JPH04127521A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH04127521A JPH04127521A JP24747590A JP24747590A JPH04127521A JP H04127521 A JPH04127521 A JP H04127521A JP 24747590 A JP24747590 A JP 24747590A JP 24747590 A JP24747590 A JP 24747590A JP H04127521 A JPH04127521 A JP H04127521A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S2304/00—Special growth methods for semiconductor lasers
- H01S2304/12—Pendeo epitaxial lateral overgrowth [ELOG], e.g. for growing GaN based blue laser diodes
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
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- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体基板の製造方法及びその基板を用いた半導体装置
に係り、特に、光半導体デバイス、高速半導体デバイス
等に用いる結晶を成長させるたｔの基板材料の結晶成長
方法及びその結晶を利用した半導体装置に関し、 半導体素子を作製するため、あらゆる化合物半導体の格
子定数に対応可能な低い格子欠陥密度の半導体基板を製
造する方法を提供すること及び上記良好な半導体基板を
用いた半導体装置を提供することを目的とし、 半導体基板上に、該半導体基板を露出する開口部を有す
るマスクを形成し、該露出した半導体基板を種結晶とし
て前記半導体基板の格子定数と異なる格子定数を有する
化合物半導体結晶を液相成長し、その横方向成長によっ
て該マスク上にも該化合物半導体結晶を形成することを
構成とする。
に係り、特に、光半導体デバイス、高速半導体デバイス
等に用いる結晶を成長させるたｔの基板材料の結晶成長
方法及びその結晶を利用した半導体装置に関し、 半導体素子を作製するため、あらゆる化合物半導体の格
子定数に対応可能な低い格子欠陥密度の半導体基板を製
造する方法を提供すること及び上記良好な半導体基板を
用いた半導体装置を提供することを目的とし、 半導体基板上に、該半導体基板を露出する開口部を有す
るマスクを形成し、該露出した半導体基板を種結晶とし
て前記半導体基板の格子定数と異なる格子定数を有する
化合物半導体結晶を液相成長し、その横方向成長によっ
て該マスク上にも該化合物半導体結晶を形成することを
構成とする。
本発明は半導体基板の製造方法に係り、特に、光半導体
デバイス、高速半導体デバイス等に用いる結晶を成長さ
せるための基板材料の結晶成長方法に関するものである
。
デバイス、高速半導体デバイス等に用いる結晶を成長さ
せるための基板材料の結晶成長方法に関するものである
。
混晶半導体の適応範囲を広げるため格子定数を自由に制
御した基板材料の開発が要求されている。
御した基板材料の開発が要求されている。
このため、作製する結晶の格子定数がＩｎＰ・ＧａＡｓ
等の２元化合物半導体またはＳｌの格子定数と異なる場
合該半導体上に、歪超格子層またはグレーデッド層を成
長することによって、格子定数を制御し、あらゆる格子
定数を持つ基板を提供している。
等の２元化合物半導体またはＳｌの格子定数と異なる場
合該半導体上に、歪超格子層またはグレーデッド層を成
長することによって、格子定数を制御し、あらゆる格子
定数を持つ基板を提供している。
しかし、このようにして作製した基板の結晶表面には多
数の格子欠陥が存在しており、この基板上に成長した結
晶中には、貫通転位など多くの格子欠陥を生じた。
数の格子欠陥が存在しており、この基板上に成長した結
晶中には、貫通転位など多くの格子欠陥を生じた。
またこのようにして基板上に形成された多くの格子欠陥
を有する結晶を用いて作製した半導体素子は、高速半導
体デバイスや、光半導体デバイスなどとして利用出来る
良好な素子特性を得ることができないという問題を生じ
ていた。
を有する結晶を用いて作製した半導体素子は、高速半導
体デバイスや、光半導体デバイスなどとして利用出来る
良好な素子特性を得ることができないという問題を生じ
ていた。
もしも基板とは格子定数が異なった良質、広面積な半導
体層を新たな導体基板とみなすことが可能となればＩ−
Ｖ族化合物半導体において重要な意義を有する。例えば
、ＩｎＧａＡ１＾Ｓ系の材料による半導体レーザを例に
取ってこのことを説明する。
体層を新たな導体基板とみなすことが可能となればＩ−
Ｖ族化合物半導体において重要な意義を有する。例えば
、ＩｎＧａＡ１＾Ｓ系の材料による半導体レーザを例に
取ってこのことを説明する。
現在Ｅｒ”″ドープ光ファイバアンプ用励起光源として
、０．９８−帯の半導体レーザへの要求が高い。半導体
レーザ実現のためには、該波長の光子と等しいバンドギ
ャップを有する直接遷移型活性層と、該活性層に対し、
伝導帯、価電子帯とも少なくとも１５０ｍｅＶ以上バン
ド不連続があるクラッド層が必要である。しかしこのよ
うな系は、現在多く用いられている２元半導体基板に格
子整合する系では得られず、ＧａＡｓの組成に近い、Ｉ
ｎＧａＡｓに格子整合する系において最も効果的に得ら
れることがわかる。
、０．９８−帯の半導体レーザへの要求が高い。半導体
レーザ実現のためには、該波長の光子と等しいバンドギ
ャップを有する直接遷移型活性層と、該活性層に対し、
伝導帯、価電子帯とも少なくとも１５０ｍｅＶ以上バン
ド不連続があるクラッド層が必要である。しかしこのよ
うな系は、現在多く用いられている２元半導体基板に格
子整合する系では得られず、ＧａＡｓの組成に近い、Ｉ
ｎＧａＡｓに格子整合する系において最も効果的に得ら
れることがわかる。
本発明は、半導体素子を作製するため、あらゆる化合物
半導体の格子定数に対応可能な低い格子欠陥密度の半導
体基板を製造する方法を提供することを目的とする。
半導体の格子定数に対応可能な低い格子欠陥密度の半導
体基板を製造する方法を提供することを目的とする。
更に又本発明は上記良好な半導体基板を用いた半導体装
置を提供することを目的とする。
置を提供することを目的とする。
上記課題は、本発明によれば
半導体基板上に、該半導体基板を露出する開口部を有す
る形成したマスクを形成し、該露出した半導体基板を種
結晶として前記半導体基板の格子定数と異なる格子定数
を有する化合物半導体結晶を液相成長し、その横方向成
長によって形成することを特徴とする半導体基板の製造
方法によって解決される。
る形成したマスクを形成し、該露出した半導体基板を種
結晶として前記半導体基板の格子定数と異なる格子定数
を有する化合物半導体結晶を液相成長し、その横方向成
長によって形成することを特徴とする半導体基板の製造
方法によって解決される。
本発明では上記方法において前記開口部からずれた位置
に化合物半導体結晶上に、更に該化合物半導体結晶表面
を露出する第２の開口部を設けた第２のマスクを形成し
、前記露出した半導体結晶を種結晶として第２の化合物
半導体結晶を形成してもよい。
に化合物半導体結晶上に、更に該化合物半導体結晶表面
を露出する第２の開口部を設けた第２のマスクを形成し
、前記露出した半導体結晶を種結晶として第２の化合物
半導体結晶を形成してもよい。
本発明では半導体基板上にグレーデッド層を形成した後
、前記開口部を有するマスクを形成することもできる。
、前記開口部を有するマスクを形成することもできる。
格子不整合の成長において、格子不整によるエピタキシ
ャル層中の歪エネルギーによりエピタキシャル層中に転
位等の格子欠陥が発生する。この転位は（１１１）面上
では、＜１１０＞方向に並ぶ６０゜転位である。この転
位が結晶表面に欠陥を発生させる原因となっている。こ
の欠陥を減少させるため、５１０２膜を付着させライン
シードを形成した基板を使用することにより、結晶が基
板による拘束を受ける面積を低下させることによって、
結晶中の歪エネルギーを低下させることが可能である。
ャル層中の歪エネルギーによりエピタキシャル層中に転
位等の格子欠陥が発生する。この転位は（１１１）面上
では、＜１１０＞方向に並ぶ６０゜転位である。この転
位が結晶表面に欠陥を発生させる原因となっている。こ
の欠陥を減少させるため、５１０２膜を付着させライン
シードを形成した基板を使用することにより、結晶が基
板による拘束を受ける面積を低下させることによって、
結晶中の歪エネルギーを低下させることが可能である。
さらに、転位の方向とラインシードの方向を一致させる
つまりラインシードの方向を＜１１ｏ＞方向にすること
により、ラインシード内で発生したミスフィツト転位が
横方向成長層に与える、影響を低下させることができる
。
つまりラインシードの方向を＜１１ｏ＞方向にすること
により、ラインシード内で発生したミスフィツト転位が
横方向成長層に与える、影響を低下させることができる
。
例えば、ＧａＡｓ基板上に通常成長したＩｎｎ、 ｏｓ
ＧａＡｓ層では６ ＸＩＯ’ ｃｍ−’の転位密度が、
３−のラインシードから成長した横方向成長層ではＩ
Ｘｌ０６ｃｍ−２に低下する。更に幅３ｐＭの＜１１ｏ
＞方向のラインシードから成長した横方向成長層ではＩ
Ｘｌ０５ｃｍ−２になる。このため更に本発明ではラ
イン状の溝に露出した半導体基板の結晶方向と転位線の
方向を一致させるのが好ましい。
ＧａＡｓ層では６ ＸＩＯ’ ｃｍ−’の転位密度が、
３−のラインシードから成長した横方向成長層ではＩ
Ｘｌ０６ｃｍ−２に低下する。更に幅３ｐＭの＜１１ｏ
＞方向のラインシードから成長した横方向成長層ではＩ
Ｘｌ０５ｃｍ−２になる。このため更に本発明ではラ
イン状の溝に露出した半導体基板の結晶方向と転位線の
方向を一致させるのが好ましい。
また上記課題は本発明によれば
半導体基板上にライン状の溝を存するマスクと、該マス
ク上に該溝を介して前記半導体基板を種結晶として形成
された半導体層を有することを特徴とする半導体装置に
よって解決される。
ク上に該溝を介して前記半導体基板を種結晶として形成
された半導体層を有することを特徴とする半導体装置に
よって解決される。
前記半導体層の格子定数が前記半導体基板の格子定数と
異ならしめることが可能であり、また用いられるマスク
材としては、スパッタによる数百ｎｍの緻密な薄膜形成
及び酸による微細なエツチングが容易であり上証基板上
に形成される素子の発熱の、基板側への放散の妨げにな
らないような良好な熱伝導率（熱伝導率が大）を有する
点から窒化アルミニウム（八ＡＮ）を用いることが好ま
しい。
異ならしめることが可能であり、また用いられるマスク
材としては、スパッタによる数百ｎｍの緻密な薄膜形成
及び酸による微細なエツチングが容易であり上証基板上
に形成される素子の発熱の、基板側への放散の妨げにな
らないような良好な熱伝導率（熱伝導率が大）を有する
点から窒化アルミニウム（八ＡＮ）を用いることが好ま
しい。
横方向成長によって形成された結晶において、格子欠陥
は、マスクの孔部において基板と接している部分に基板
から伝えられる貫通転移と、格子定数の違いによる格子
欠陥が存在するが本発明によれば、半導体素子を製造す
るための基板表面を横方向成長によって成長するように
し、基板と接触することによって生じる欠陥を、マスク
の孔部のみに押さえることが出来、更にマスクの孔部を
欠陥のない結晶表面に位置させ、横方向成長を繰り返す
ことによって、格子定数を自由に制御した欠陥密度の低
い半導体結晶基板の製造が可能になる。
は、マスクの孔部において基板と接している部分に基板
から伝えられる貫通転移と、格子定数の違いによる格子
欠陥が存在するが本発明によれば、半導体素子を製造す
るための基板表面を横方向成長によって成長するように
し、基板と接触することによって生じる欠陥を、マスク
の孔部のみに押さえることが出来、更にマスクの孔部を
欠陥のない結晶表面に位置させ、横方向成長を繰り返す
ことによって、格子定数を自由に制御した欠陥密度の低
い半導体結晶基板の製造が可能になる。
また本発明ではマスクの孔部のライン方向と転位線の方
向を一致させた場合横方向成長層の欠陥密度が低下せし
められる。
向を一致させた場合横方向成長層の欠陥密度が低下せし
められる。
以下本発明の実施例を図面にもとづいて説明する。
第１図及び第２図は、本発明に係る半導体基板の第１の
実施例を示す模式断面図である。
実施例を示す模式断面図である。
ＧａＡｓ基板１上に厚さ２００ｎｍの５１０２膜２をＣ
ＶＤ法により付着させ、このＳｉｎ、膜にフォトリソグ
ラフィー技術により幅２−のストライブ状の孔４を例え
ば２００−間隔で複数形成する。得られた基板上に固体
組成１ｎｏ、 ＋２Ｇａｏ、 ｓｓ＾Ｓに対応して８０
０℃で飽和している（Ｉｎ−Ｇａ−＾Ｓ）溶液から１℃
の過冷却度をつけて３０分間成長を行い、厚さ１０廊の
ＩｎＧａＡｓ層３を形成した。
ＶＤ法により付着させ、このＳｉｎ、膜にフォトリソグ
ラフィー技術により幅２−のストライブ状の孔４を例え
ば２００−間隔で複数形成する。得られた基板上に固体
組成１ｎｏ、 ＋２Ｇａｏ、 ｓｓ＾Ｓに対応して８０
０℃で飽和している（Ｉｎ−Ｇａ−＾Ｓ）溶液から１℃
の過冷却度をつけて３０分間成長を行い、厚さ１０廊の
ＩｎＧａＡｓ層３を形成した。
第１図の構造を多層化する場合は、以下の様な工程が施
される。
される。
第２図に示すように、ＧａＡｓ基板１上に厚さ２００ｎ
ｌＴｌのＳｉＯ，膜２ａを公知のＣＶＤ法により付着す
る。
ｌＴｌのＳｉＯ，膜２ａを公知のＣＶＤ法により付着す
る。
このＳｌＯ□膜２にホトリソグラフィー技術により幅約
２−のストライブ状の孔４ａを所定位置に複数形成して
、ラインシードを点在させる。得られた基板上に、面相
組成１ｎｏ、 、□Ｇａｏ、５ｓＡＳに対応して８００
度で飽和している（Ｉｎ −Ｇａ−Ａｓ）溶液から、１
度の過冷却度をつけて、０．２度／分の冷却速度で３０
分間結晶成長（液相エピタキシャル： ＬＰＥ成長）を
行ない厚さ１０−のＩｎＧａＡｓ層の３８を形成した。
２−のストライブ状の孔４ａを所定位置に複数形成して
、ラインシードを点在させる。得られた基板上に、面相
組成１ｎｏ、 、□Ｇａｏ、５ｓＡＳに対応して８００
度で飽和している（Ｉｎ −Ｇａ−Ａｓ）溶液から、１
度の過冷却度をつけて、０．２度／分の冷却速度で３０
分間結晶成長（液相エピタキシャル： ＬＰＥ成長）を
行ない厚さ１０−のＩｎＧａＡｓ層の３８を形成した。
更に、ＩｎＧａＡｓ層３ａ上に厚さ２００ｎｍのＳｉｎ
、膜２ｂをＣＶＤ法により付着させ上記と同様に幅約２
１ｍのストライブ状の孔４ｂを孔４ａの位置から１００
−だけずらせて形成し、同様に３０分間横方向結晶成長
を行ない厚さ１０−のＩｎＧａＡｓ層３ｂを形成した。
、膜２ｂをＣＶＤ法により付着させ上記と同様に幅約２
１ｍのストライブ状の孔４ｂを孔４ａの位置から１００
−だけずらせて形成し、同様に３０分間横方向結晶成長
を行ない厚さ１０−のＩｎＧａＡｓ層３ｂを形成した。
第３図は本発明に係る半導体基板の第２の実施例を示す
模式断面図である。
模式断面図である。
第３図に示すように、ＧａＡｓ基板１上にＶＰＥ（気相
エピタキシャル）法によって組成をＧａＡｓからＩｎｏ
、＋２６ａｏ、 ５ＢＡｓへ徐々にずらしたグレーデッ
ド層４を形成し、その上にマスク材として厚さ２００ｎ
ｍの５１０２膜２ＣをＣＶＤ法により付着させる。この
５１０２膜に上記第１の実施例と同様に幅約２８のスト
ライプ状の孔４Ｃを複数形成してラインシードを点在さ
せる。この上に、固相組成 Ｉｎｏ、 ＋２Ｇａｏ、 ５ｓＡＳに対応し８００度で
飽和している（Ｉｎ−Ｇａ−Ａｓ）溶液から、１度の過
冷却度をつけて、０．２度／分の冷却速度で３０分間結
晶成長を行ない厚さ１０−のＴｎＧａＡｓ層３Ｃを形成
した。更に、厚さ２００ｎｍのＳｉＯ□膜２ｄ全２ｄＤ
法により付着させ孔４ｄを形成後、同様に３０分間結晶
成長を行ないＩｎＧａＡｓ層３ｄを形成した。孔４ｄは
孔４Ｃからずらして形成した。
エピタキシャル）法によって組成をＧａＡｓからＩｎｏ
、＋２６ａｏ、 ５ＢＡｓへ徐々にずらしたグレーデッ
ド層４を形成し、その上にマスク材として厚さ２００ｎ
ｍの５１０２膜２ＣをＣＶＤ法により付着させる。この
５１０２膜に上記第１の実施例と同様に幅約２８のスト
ライプ状の孔４Ｃを複数形成してラインシードを点在さ
せる。この上に、固相組成 Ｉｎｏ、 ＋２Ｇａｏ、 ５ｓＡＳに対応し８００度で
飽和している（Ｉｎ−Ｇａ−Ａｓ）溶液から、１度の過
冷却度をつけて、０．２度／分の冷却速度で３０分間結
晶成長を行ない厚さ１０−のＴｎＧａＡｓ層３Ｃを形成
した。更に、厚さ２００ｎｍのＳｉＯ□膜２ｄ全２ｄＤ
法により付着させ孔４ｄを形成後、同様に３０分間結晶
成長を行ないＩｎＧａＡｓ層３ｄを形成した。孔４ｄは
孔４Ｃからずらして形成した。
第４図（ａ）及び（ｂ）は本発明に係る半導体基板の第
３の実施例を示す模式断面図及び第４図に示すようにＧ
ａＡｓ （１１１） ８基板１上にマスク材として厚さ
２００ｎｍの５ＩＤ２膜２ｅをＣＶＤ法により付着させ
る。
３の実施例を示す模式断面図及び第４図に示すようにＧ
ａＡｓ （１１１） ８基板１上にマスク材として厚さ
２００ｎｍの５ＩＤ２膜２ｅをＣＶＤ法により付着させ
る。
この５ｉＤ２膜２ｅにホトリソグラフィー技術により幅
約３−の＜１１０＞方向の孔４ｅ（ラインシード露出部
）を点在させる。この上に、固相組成Ｉｎｏ、ｏｓＧａ
ｏ、 ５ｓＡＳに対応し８００度で飽和している（Ｉｎ
−Ｇａ−＾Ｓ）溶液から、１度の過冷却度をつけて、０
．２度／分の冷却速度で３０分間結晶成長を行ない厚さ
１０ＩＩＩａのＩｎＧａＡＳ層３ｅを形成した。この結
果、ＧａＡｓ基板上に直接成長したＩｎｏ、 ０５Ｇａ
０．９５ＡＳ層では５ Ｘ ＩＱ６ｃｍ−”程度であっ
た格子欠陥密度が、＜１１０＞方向のラインシードから
形成した横方向成長層では、ｌＱ’ｃｍ〜２程度に低下
した。更に２００ｎｍのＳｉｎ、膜２ｄをＣＶＤ法によ
り付着させこの５ｉ０２膜２ｄにホトリソグラフィー技
術によって幅３Ｉ！ｍの＜１１０＞方向のラインシード
を点在させる。
約３−の＜１１０＞方向の孔４ｅ（ラインシード露出部
）を点在させる。この上に、固相組成Ｉｎｏ、ｏｓＧａ
ｏ、 ５ｓＡＳに対応し８００度で飽和している（Ｉｎ
−Ｇａ−＾Ｓ）溶液から、１度の過冷却度をつけて、０
．２度／分の冷却速度で３０分間結晶成長を行ない厚さ
１０ＩＩＩａのＩｎＧａＡＳ層３ｅを形成した。この結
果、ＧａＡｓ基板上に直接成長したＩｎｏ、 ０５Ｇａ
０．９５ＡＳ層では５ Ｘ ＩＱ６ｃｍ−”程度であっ
た格子欠陥密度が、＜１１０＞方向のラインシードから
形成した横方向成長層では、ｌＱ’ｃｍ〜２程度に低下
した。更に２００ｎｍのＳｉｎ、膜２ｄをＣＶＤ法によ
り付着させこの５ｉ０２膜２ｄにホトリソグラフィー技
術によって幅３Ｉ！ｍの＜１１０＞方向のラインシード
を点在させる。
コノ上に、固相組成１ｎｏ、 ＋ｚＧａｏ、５ｓＡｓに
対応し８００度で飽和している（Ｉｎ −Ｃ＞ａ−Ａｓ
）溶液から、同様に３０分間結晶成長を行ない厚さ１０
＃−のＩｎＧａＡｓ層３ｆを形成した。
対応し８００度で飽和している（Ｉｎ −Ｃ＞ａ−Ａｓ
）溶液から、同様に３０分間結晶成長を行ない厚さ１０
＃−のＩｎＧａＡｓ層３ｆを形成した。
第５図は本発明に係る半導体装置（発光素子）の第１の
実施例を示す模式断面図である。
実施例を示す模式断面図である。
上記第４図で示した第４の実施例で得られた結晶成長基
板を用い第５図に示した半導体発光素子を作製した。す
なわちＩｎＧａＡｓ層（Ｉｎｏ、 １２６ａ０．１１８
＾５）３ｆ上にＩｎｏ、 ５Ｇａｏ、 ４Ｐ層１０、Ｉ
ｎｏ、 ＋ｚＧａｏ、 ｅａＡＳ層１１、ｌｎｏｏｇＧ
ａｏ、 ｓＰ層１２、Ａｕ−Ｇｅ電極２１、Ａｕ−Ｚｎ
電極２２からなる発光素子を形成した。良好な結晶上へ
の素子形成を実現するため、素子はシードとなる溝上の
外の所に形成されている。
板を用い第５図に示した半導体発光素子を作製した。す
なわちＩｎＧａＡｓ層（Ｉｎｏ、 １２６ａ０．１１８
＾５）３ｆ上にＩｎｏ、 ５Ｇａｏ、 ４Ｐ層１０、Ｉ
ｎｏ、 ＋ｚＧａｏ、 ｅａＡＳ層１１、ｌｎｏｏｇＧ
ａｏ、 ｓＰ層１２、Ａｕ−Ｇｅ電極２１、Ａｕ−Ｚｎ
電極２２からなる発光素子を形成した。良好な結晶上へ
の素子形成を実現するため、素子はシードとなる溝上の
外の所に形成されている。
第６図は本発明に係る半導体装置の第５の実施例を示す
模式断面図である。
模式断面図である。
第６図（ａ）に示すようにｎ −ＧａＡｓ （１１１）
８基板ｌｂ上に＾ＩＮ膜７を反応性スパッタ法により
２０００人の厚さに堆積させる。その後＾ＩＮ膜７上に
ホトレジスト８を設はホトリソグラフィー技術により幅
１０Ｊ−のストライプ状孔４ｇ（窓）をリン酸を用いた
エツチングにより形成した後、ホトレジスト８を除去す
る（第６図（ｂ）、 （Ｃ）、 （ｄ））。次に厚
さ５−のｎ−１ｎＧａＡｓ層１３、そして厚さ２ｐｍ（
Ｄｎ−ＧａＡｌｌｎＡｓ層１４、厚さ０．１−のＩｎＧ
ａＡｓ層１５、厚さ１−のｐ−ＧａＡｌｌｎＡｓ層１６
、厚さ０．２ｍ（７）ｐ−ＩｎＧａＡｓ層１７をＬＰＥ
法〔（横方向成長）法〕でそれぞれ形成する（第６図（
ｅ）、 （ｆ））。
８基板ｌｂ上に＾ＩＮ膜７を反応性スパッタ法により
２０００人の厚さに堆積させる。その後＾ＩＮ膜７上に
ホトレジスト８を設はホトリソグラフィー技術により幅
１０Ｊ−のストライプ状孔４ｇ（窓）をリン酸を用いた
エツチングにより形成した後、ホトレジスト８を除去す
る（第６図（ｂ）、 （Ｃ）、 （ｄ））。次に厚
さ５−のｎ−１ｎＧａＡｓ層１３、そして厚さ２ｐｍ（
Ｄｎ−ＧａＡｌｌｎＡｓ層１４、厚さ０．１−のＩｎＧ
ａＡｓ層１５、厚さ１−のｐ−ＧａＡｌｌｎＡｓ層１６
、厚さ０．２ｍ（７）ｐ−ＩｎＧａＡｓ層１７をＬＰＥ
法〔（横方向成長）法〕でそれぞれ形成する（第６図（
ｅ）、 （ｆ））。
次に第６図（ｇ）に示すようにストライプ窓マスクとし
ての５ｉｎ２膜１８を形成しＡ ｕ ／ ｌ ｎ ／Ａ
ｕ ｐ電極１９を形成し、ｎ−１ｎＧａＡｓＪｉ＃１
３が露出するまテエッチングした後、第６図（ｆ）に示
すようにＡｕ／ＡｕＧｅ ｎ電極２０を形成しその後チ
ップに襞間することによりメタルストライプレーザを製
造した。
ての５ｉｎ２膜１８を形成しＡ ｕ ／ ｌ ｎ ／Ａ
ｕ ｐ電極１９を形成し、ｎ−１ｎＧａＡｓＪｉ＃１
３が露出するまテエッチングした後、第６図（ｆ）に示
すようにＡｕ／ＡｕＧｅ ｎ電極２０を形成しその後チ
ップに襞間することによりメタルストライプレーザを製
造した。
本実施例ではＡＩ！Ｈの採用により素子の基板側への熱
放散がよく大電流動作による熱飽和耐性の良いレーザが
実現できる。なお、実施例ではＬＤについて説明したが
その他の発熱による素子の特性変化が問題となる半導体
素子についても素子の熱放散を向上させる／ｌ！Ｎ膜の
採用は応用可能である。
放散がよく大電流動作による熱飽和耐性の良いレーザが
実現できる。なお、実施例ではＬＤについて説明したが
その他の発熱による素子の特性変化が問題となる半導体
素子についても素子の熱放散を向上させる／ｌ！Ｎ膜の
採用は応用可能である。
以上説明したように、本発明によれば格子定数を自由に
制御した結晶を、格子欠陥を導入することなく作製する
ことができ、光半導体デバイス、高速半導体デバイスな
どに用いる結晶を成長させるための結晶性の良い基板材
料を提供することが可能になるという効果を奏し、光半
導体デバイス、高速半導体デバイスなどに用いる混晶半
導体の適応範囲を拡大することが出来、新しい半導体素
子の開発に寄与するところが大きい。
制御した結晶を、格子欠陥を導入することなく作製する
ことができ、光半導体デバイス、高速半導体デバイスな
どに用いる結晶を成長させるための結晶性の良い基板材
料を提供することが可能になるという効果を奏し、光半
導体デバイス、高速半導体デバイスなどに用いる混晶半
導体の適応範囲を拡大することが出来、新しい半導体素
子の開発に寄与するところが大きい。
第１図は及び第２図は、本発明に係る半導体基板の第１
の実施例を示す模式断面図であり第３図は本発明に係る
半導体基板の第２の実施例を示す模式断面図であり 第４図は本発明に係る半導体基板の第３の実施例を示す
模式断面図であり 第５図は本発明に係る半導体装置（発光素子）の第１の
実施例を示す模式断面図であり第６図は本発明に係る半
導体装置の第２の実施例を示す模式断面図である。 １ ・・ＧａＡｓ、 １ ａ−ＧａＡｓ（１
１１）基板、１ ｂ−ｎ −ＧａＡｓ （１１１） ８
基板、２ａ、 ２ｂ、２Ｃ２２ｄ、２ｅ、２ ｆ”・５
ｔＯｚ膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ ｆ−Ｉ
ｎＧａＡｓ層、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ・
・・孔、５・・・グレーデッド層、 ７・・・ＡＩＮ膜、 ８・・・ホトレジスト、
１３− ｎ −ＩｎＧａＡｓ層、 １ｔ・−ｎ −Ｇａ
ＡＩＩｎＡｓ層、１５−ＩｎＧａＡｓ層、 １６−
ｐ −Ｇａ＾１１ｎＡｓ層、１７−ＩｎＧａＡｓ層、
１８−３＋０．膜、１９・・・＾ｕ／Ｚｎ／＾ｕｎ
電極、 ２Ｏ−Ａｕ／ＡｕＧｅ ｎ電極、 ２１−・−Ａｕ−３ｎ層、 ２２−・・＾ｕ−Ｚｎ
層。 第１図 ■・・・ＧａＡｓ基板 ２・・・Ｓｉ島膜 ３ ＝・ＩｎＧａＡｓ層 ４・・・孔 図 １−ＧａＡｓ基板 ２ａ 、 ２ｂ 、 ２ｃ＝４ｉ０を膜図 ４ａ 、 ４ｂ 、 ４ｃｍ孔 ５・・・グレーデッド層 ３ａ 、 ３ｂ 、 ３ｃｍ１ｎＧａ＾３層１／、４ 図 ２ｅ 、 ２ｆ＝４ｉ０ｓ膜＜１１０＞方向３ｅ 、
３ｆ−１ｎＧａ＾３層 ４ｅ 、 ４ｆ・・・孔 １Ｇ・＝Ｉａ＊、 ｈＧｌ＠、 ａＰ層１２−１ｆｌｓ
、 Ｊａ＠、 ａＰ層 １３・・・＾ｕ−５ｎ層 １４・・・＾ｕ−Ｚｎ層 ｓ６図 １ｂ−ｎ−ＧａＡｓ（１１１）８基板 ７・・・＾ＩＮ膜 ８・・・ホトレジスト １３”・ｎ−ＧａＡｓ層 ７・・・＾ｊＮｌ１ １７−１ｎＧａ、 １３−ｎ−１ｎＧａＡｓ層 １８・・・ＳｉＯ＊ｉ
の実施例を示す模式断面図であり第３図は本発明に係る
半導体基板の第２の実施例を示す模式断面図であり 第４図は本発明に係る半導体基板の第３の実施例を示す
模式断面図であり 第５図は本発明に係る半導体装置（発光素子）の第１の
実施例を示す模式断面図であり第６図は本発明に係る半
導体装置の第２の実施例を示す模式断面図である。 １ ・・ＧａＡｓ、 １ ａ−ＧａＡｓ（１
１１）基板、１ ｂ−ｎ −ＧａＡｓ （１１１） ８
基板、２ａ、 ２ｂ、２Ｃ２２ｄ、２ｅ、２ ｆ”・５
ｔＯｚ膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ ｆ−Ｉ
ｎＧａＡｓ層、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ・
・・孔、５・・・グレーデッド層、 ７・・・ＡＩＮ膜、 ８・・・ホトレジスト、
１３− ｎ −ＩｎＧａＡｓ層、 １ｔ・−ｎ −Ｇａ
ＡＩＩｎＡｓ層、１５−ＩｎＧａＡｓ層、 １６−
ｐ −Ｇａ＾１１ｎＡｓ層、１７−ＩｎＧａＡｓ層、
１８−３＋０．膜、１９・・・＾ｕ／Ｚｎ／＾ｕｎ
電極、 ２Ｏ−Ａｕ／ＡｕＧｅ ｎ電極、 ２１−・−Ａｕ−３ｎ層、 ２２−・・＾ｕ−Ｚｎ
層。 第１図 ■・・・ＧａＡｓ基板 ２・・・Ｓｉ島膜 ３ ＝・ＩｎＧａＡｓ層 ４・・・孔 図 １−ＧａＡｓ基板 ２ａ 、 ２ｂ 、 ２ｃ＝４ｉ０を膜図 ４ａ 、 ４ｂ 、 ４ｃｍ孔 ５・・・グレーデッド層 ３ａ 、 ３ｂ 、 ３ｃｍ１ｎＧａ＾３層１／、４ 図 ２ｅ 、 ２ｆ＝４ｉ０ｓ膜＜１１０＞方向３ｅ 、
３ｆ−１ｎＧａ＾３層 ４ｅ 、 ４ｆ・・・孔 １Ｇ・＝Ｉａ＊、 ｈＧｌ＠、 ａＰ層１２−１ｆｌｓ
、 Ｊａ＠、 ａＰ層 １３・・・＾ｕ−５ｎ層 １４・・・＾ｕ−Ｚｎ層 ｓ６図 １ｂ−ｎ−ＧａＡｓ（１１１）８基板 ７・・・＾ＩＮ膜 ８・・・ホトレジスト １３”・ｎ−ＧａＡｓ層 ７・・・＾ｊＮｌ１ １７−１ｎＧａ、 １３−ｎ−１ｎＧａＡｓ層 １８・・・ＳｉＯ＊ｉ
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、該半導体基板を露出する開口部を
有するマスクを形成し、該露出した半導体基板を種結晶
として前記半導体基板の格子定数と異なる格子定数を有
する化合物半導体結晶を液相成長し、その横方向成長に
よって該マスク上にも当該化合物半導体結晶を形成する
ことを特徴とする半導体基板の製造方法。 ２、前記化合物半導体結晶上に、更に前記開口部からず
れた位置に該化合物半導体結晶表面を露出する第２の開
口部を設けた第２のマスクを形成し、前記露出した半導
体結晶を種結晶として第２の化合物半導体結晶を形成す
ることを特徴とする請求項１記載の方法。 ３、前記半導体基板上にグレーデッド層を形成した後、
前記開口部を有するマスクを形成することを特徴とする
請求項１又は２記載の方法。 ４、前記開口部はライン状であることを特徴とする請求
項１又は２記載の方法。 ５、基板表面が（１００）面であり、前記ライン状のマ
スクが＜１１０＞方向に形成されることを特徴とする請
求項４記載の方法。 ６、前記ライン状の開口部に露出した半導体基板の結晶
方向と転位線の方向を一致させることを特徴とする請求
項４記載の方法。 ７、前記マスクが窒化アルミニウムであることを特徴と
する請求項１又は２記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24747590A JPH04127521A (ja) | 1990-09-19 | 1990-09-19 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24747590A JPH04127521A (ja) | 1990-09-19 | 1990-09-19 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127521A true JPH04127521A (ja) | 1992-04-28 |
Family
ID=17164011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24747590A Pending JPH04127521A (ja) | 1990-09-19 | 1990-09-19 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127521A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852416A1 (en) * | 1995-09-18 | 1998-07-08 | Hitachi, Ltd. | Semiconductor material, method of producing the semiconductor material, and semiconductor device |
| JPH10200215A (ja) * | 1997-01-08 | 1998-07-31 | Mitsubishi Cable Ind Ltd | 半導体発光素子及びその製造方法 |
| EP1037344A1 (en) * | 1999-03-05 | 2000-09-20 | Agilent Technologies Inc | Buried heterostructure for lasers and light emitting diodes |
| US6252261B1 (en) | 1998-09-30 | 2001-06-26 | Nec Corporation | GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor |
| US6348096B1 (en) | 1997-03-13 | 2002-02-19 | Nec Corporation | Method for manufacturing group III-V compound semiconductors |
| JP2002505519A (ja) * | 1998-02-27 | 2002-02-19 | ノース・キャロライナ・ステイト・ユニヴァーシティ | マスクを通過する横方向のオーバーグロースによる窒化ガリウム半導体層を製造する方法及びそれによって製造された窒化ガリウム半導体の構造体 |
| US6855959B2 (en) | 2000-03-24 | 2005-02-15 | Nec Corporation | Nitride based semiconductor photo-luminescent device |
| JP2005286018A (ja) * | 2004-03-29 | 2005-10-13 | Sumitomo Electric Ind Ltd | 光電子集積装置およびその製造方法 |
| JP2008034862A (ja) * | 1997-04-11 | 2008-02-14 | Nichia Chem Ind Ltd | 窒化物半導体の成長方法 |
| CN100440656C (zh) * | 2002-06-20 | 2008-12-03 | 索尼株式会社 | GaN基半导体器件 |
-
1990
- 1990-09-19 JP JP24747590A patent/JPH04127521A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0852416A4 (en) * | 1995-09-18 | 1999-04-07 | Hitachi Ltd | SEMICONDUCTOR MATERIAL, PROCESS FOR PRODUCING THE SEMICONDUCTOR MATERIAL, AND SEMICONDUCTOR DEVICE |
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| EP1081818A2 (en) * | 1995-09-18 | 2001-03-07 | Hitachi, Ltd. | Semiconductor laser devices |
| US6377596B1 (en) | 1995-09-18 | 2002-04-23 | Hitachi, Ltd. | Semiconductor materials, methods for fabricating semiconductor materials, and semiconductor devices |
| EP1081818A3 (en) * | 1995-09-18 | 2001-08-08 | Hitachi, Ltd. | Semiconductor laser devices |
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| US6555845B2 (en) | 1997-03-13 | 2003-04-29 | Nec Corporation | Method for manufacturing group III-V compound semiconductors |
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| US6327288B1 (en) | 1999-03-05 | 2001-12-04 | Lumileds Lighting, U.S., Llc | Buried heterostructure for lasers and light emitting diodes |
| EP1037344A1 (en) * | 1999-03-05 | 2000-09-20 | Agilent Technologies Inc | Buried heterostructure for lasers and light emitting diodes |
| US6849474B2 (en) | 1999-03-05 | 2005-02-01 | Lumileds Lighting U.S., Llc | Growing a low defect gallium nitride based semiconductor |
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| JP4575013B2 (ja) * | 2004-03-29 | 2010-11-04 | 住友電気工業株式会社 | 光電子集積装置の製造方法 |
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