KR20100027076A

KR20100027076A - 디지털-아날로그 변환 회로, 고체 촬상 소자 및 촬상 장치

Info

Publication number: KR20100027076A
Application number: KR1020090081389A
Authority: KR
Inventors: 마사쯔구 오니즈까; 마사루 기꾸찌
Original assignee: 소니 주식회사
Priority date: 2008-09-01
Filing date: 2009-08-31
Publication date: 2010-03-10
Also published as: JP2010062688A; US20100052965A1; JP4831146B2; KR101590643B1; US8035541B2; CN101667833B; CN101667833A; TW201014196A; TWI396388B

Abstract

본 발명은 참조 신호에서의 램프 파형의 아날로그 특성을 개선하는 디지털-아날로그 변환 회로, 고체 촬상 소자 및 촬상 장치를 제공하기 위한 것으로, 참조 신호 생성 회로(4)는 제1 D/A 변환부(41)와, 제2 D/A 변환부(42)와, 이득 조정 전류원(43)과, 제어 회로(44)를 갖는다. 제어 회로(44)는, 램프 신호의 초기 전압을 생성하는 제1 D/A 변환부(41)의 전류원 구성을 제2 D/A 변환부(42)에 입력되는 제어 신호 Dgain에 따라서 제어한다.

조정 전류원, 램프 신호, MOS 트랜지스터, 포토다이오드, 아날로그-디지털 변환 장치, 고체 촬상 소자, 디지털 이득 제어 입력 신호, 수평 방향 구동 회로

Description

디지털-아날로그 변환 회로, 고체 촬상 소자 및 촬상 장치{DIGITAL-ANALOG CONVERTER CIRCUIT, SOLID-STATE IMAGING DEVICE, AND IMAGING APPARATUS}

본 발명은, 램프 신호를 생성하는 디지털-아날로그 변환 회로, 고체 촬상 소자 및 촬상 장치에 관한 것이다.

디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그(D/A) 변환 장치는, 많은 전자 기기에서 사용되고 있다.

예를 들어, 촬상 장치에서는, 광을 검지하는 CCD(Charge Coupled Device)형 혹은 MOS(Metal Oxide Semiconductor)나 CMOS(Complementary Metal-oxide Semiconductor)형의 반도체 소자가 사용되고 있다. 촬상 장치는, 화소를 사용하여 광 분포를 전기 신호로 변환해서 판독하는 장치이다.

또한, CMOS형 촬상 장치 중에는, 전하 생성부에서 생성된 신호 전하에 따른 화소 신호를 생성하는 화소 신호 생성부에 증폭용의 구동 트랜지스터를 갖는 증폭형 촬상 소자(APS:Active Pixel Sensor)를 갖는 화소를 포함한 증폭형 촬상 장치가 있다.

이러한 촬상 장치에서는, 복수의 단위 화소가 배열되어 있는 화소부에 대하 여 어드레스 제어를 하고, 개개의 단위 화소로부터의 신호를 임의로 선택함으로써 개개의 단위 화소에 의해 출력되는 화소 신호를 판독하고 있다.

예를 들어, 단위 화소가 매트릭스 형상으로 배치된 어드레스형 촬상 소자에서는, 화소 그 자체에 증폭 기능을 갖게 하기 위해서, 화소에는 MOS 구조 등을 가지는 능동 소자(MOS 트랜지스터)가 포함된다. 즉, 광전 변환 소자인 포토다이오드에 축적된 신호 전하(광 전자)가 능동 소자에 의해 증폭되고, 화소 신호로서 출력된다.

화소부로부터 판독된 아날로그의 화소 신호는, 일반적으로 아날로그-디지털(A/D) 변환 장치에 의해 디지털 신호로 변환되어 출력된다.

화소 신호의 A/D 변환 방식에는, 회로 규모나 처리 속도나 분해능 등의 관점으로부터 여러 가지의 것이 있다. 예를 들어, A/D 변환 방식의 1개로서, 아날로그 화소 신호와 참조 신호를 비교함과 함께, 비교에 필요로 하는 시간을 카운트하고, 비교 처리가 완료한 시점의 카운트값에 기초하여 아날로그 화소 신호를 디지털 신호로 변환하는 방법이 있다. 이러한 A/D 변환 방식은, 싱글 슬로프 적분형(single-slope integration-type) 혹은 램프 신호 비교형(ramp signal comparison-type)이라고 불린다.

이러한 A/D 변환 방식을 이용한 촬상 소자로서, 예를 들어 일본 특허 공개 제2000-152082호 공보, 일본 특허 공개 제2002-232291호 공보 및 일본 특허 공개 제2007-59991호 공보에 개시된 기술이 있다.

이러한 A/D 변환 방식에서, 참조 신호란, 단조롭게 변화하는 톱니 형상의 신 호(램프 신호)로서, 램프 신호를 생성하기 위해서, D/A 변환 회로가 사용될 수 있다.

상술한 바와 같은 싱글 슬로프 적분형의 A/D 변환 방식에서는, 아날로그 화소 신호와 참조 신호를 비교하는 비교 회로에 공급되는 참조 신호의 기울기를 변경함으로써, 아날로그 화소 신호에 대하여 이득 조정을 행할 수 있다.

그러나, 상술한 바와 같이 참조 신호의 기울기를 제어하여 이득 조정을 행해도, 참조 신호의 개시 전압을 생성하는 D/A 변환 회로의 전류원 구성이 고정이기 때문에, 고 이득 기간을 위해서，P상 레인지를 확대한 설계에서는, 저 이득 기간에 P상 레인지에 리던던시(redundancy)가 발생하게 된다.

즉, 저 이득 기간에는, 출력 진폭이 불필요하게 커지기 때문에 전류원의 드레인-소스간 전압을 충분히 확보할 수 없어, 참조 신호에서의 램프 파형의 아날로그 특성이 악화하게 된다고 하는 불이익이 있었다.

본 발명은, 참조 신호에서의 램프 파형의 아날로그 특성을 개선하는 D/A 변환 회로, 고체 촬상 소자 및 촬상 장치를 제공한다.

본 발명의 일 실시예에 따른 디지털-아날로그 변환 회로는, 디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와, 외부로부터 입력되는 디지털 이득 제어 입력 신호의 값에 따른 제어 신호를 생성하는 제2 디지털-아날로그 변환부를 포함하고, 상기 제1 디지털-아날로그 변환부는, 상기 제2 디지털-아날로그 변환부를 제어하는 상기 디지털 이득 제어 입력 신호에 기초하여, 아날로그 출력 신호의 개시 전압 혹은 종료 전압을 조정한다.

본 발명의 다른 실시예에 따른 고체 촬상 소자는, 복수의 화소를 갖고, 아날로그 화소 신호를 출력하는 화소부와, 소정의 초기 전압을 가지며 일정한 기울기를 갖는 램프 신호를 생성하는 디지털-아날로그 변환 회로와, 상기 화소부에 의해 출력된 상기 아날로그 화소 신호와, 상기 디지털-아날로그 변환 회로에 의해 생성된 상기 램프 신호를 비교하고, 비교 시간을 기초로 상기 아날로그 화소 신호를 디지털 변환하는 아날로그-디지털 변환부를 포함하고, 상기 디지털-아날로그 변환 회로는, 디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와, 디지털 이득 제어 입력 신호의 값에 따른 아날로그의 이득 제어 출력 신호를 얻는 제2 디지털-아날로그 변환부를 포함하고, 상기 제2 디지털-아날로그 변환부를 제어하는 상기 디지털 이득 제어 입력 신호에 기초하여, 상기 제1 디지털-아날로그 변환부의 개시 전압 혹은 종료 전압을 조정한다.

본 발명의 다른 실시예에 따른 촬상 장치는, 복수의 화소를 갖는 고체 촬상 소자와, 피사체로부터의 광을 상기 고체 촬상 소자의 상기 화소 상에 결상시키는 광학계를 포함하고, 상기 고체 촬상 소자는, 복수의 화소를 갖고, 아날로그 화소 신호를 출력하는 화소부와, 소정의 초기 전압을 가지며 일정한 기울기를 갖는 램프 신호를 생성하는 디지털-아날로그 변환 회로와, 상기 화소부에 의해 출력된 상기 아날로그 화소 신호와, 상기 디지털-아날로그 변환 회로에 의해 생성된 상기 램프 신호를 비교하고, 비교 시간을 기초로 상기 아날로그 화소 신호를 디지털 변환하는 아날로그-디지털 변환부를 포함하고, 상기 디지털-아날로그 변환 회로는, 디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와, 디지털 이득 제어 입력 신호의 값에 따른 아날로그의 이득 제어 출력 신호를 얻는 제2 디지털-아날로그 변환부를 포함하고, 상기 제2 디지털-아날로그 변환부를 제어하는 상기 디지털 이득 제어 입력 신호에 기초하여, 상기 제1 디지털-아날로그 변환부의 개시 전압 혹은 종료 전압을 조정한다.

본 발명에 따르면, 참조 신호에서의 램프 파형의 아날로그 특성을 개선할 수 있다.

이하, 본 발명의 실시예의 CMOS 센서(100)에 대해서 설명한다.

도 1은, 본 실시예의 CMOS 센서(100)의 구성예를 도시하는 블록도이다.

도 1에 도시하는 바와 같이, CMOS 센서(100)는, 타이밍 제어부(1), 수직 주사 회로(2), 화소 어레이(3), 참조 신호 생성 회로(4), 컬럼 A/D(Analog to Digital) 변환부(5), 및 수평 전송 주사 회로(6)를 갖는다.

화소 어레이(3)는, 본 발명의 화소부에 대응하고 있다.

참조 신호 생성 회로(4)는, 본 발명의 디지털-아날로그 변환 회로에 대응하고 있다.

컬럼 A/D 변환부(5)는, 본 발명의 아날로그-디지털 변환부에 대응하고 있다.

타이밍 제어부(1)는, 로직 제어 회로, PLL 회로(CLK 분주기), 타이밍 제어 회로, 및 통신 인터페이스 등을 갖고, 타이밍 제어부(1)에는, 도시하지 않는 외부의 회로로부터 메인 클럭이 공급된다.

타이밍 제어부(1)는, CMOS 센서(100)의 각 구성을 제어하기 위한 제어 신호나, 클럭 신호를 출력한다.

수직 주사 회로(2)는, 수직 방향 디코더(21) 및 수직 방향 구동 회로(22)를 구비하고, 타이밍 제어부(1)로부터의 제어 신호에 따라서, 화소 어레이(3)의 수직 방향으로 배열되는 화소를, 순차적으로 소정의 타이밍에서 제어하고, 화소 신호를 출력시킨다.

수직 방향 디코더(21)는, 예를 들어, 화소 어레이(3)의 화소로부터, 소정의 행의 화소를 씨닝하고, 나머지의 행의 화소로부터 화소 신호를 출력시킬 때에, 화소 신호를 출력시키는 행을 선택하는 신호를 생성하고, 수직 방향 구동 회로(22)에 공급한다.

수직 방향 구동 회로(22)는, 화소 어레이(3)의 화소를 구동시키는 제어 신호, 즉, 선택 신호, 리셋 신호, 및 트리거 신호를 생성하고, 화소 어레이(3)에 공급한다.

화소 어레이(3)는, 가로×세로의 개수가 m×n개인 화소(31_11~31_mn), n개의 행 제어선(32_1~32_n), 및 m개의 수직 신호선(33_1~33_m)을 갖는다. 또한, m 및 n은 양의 정수이다.

화소(31_1~31_mn)는, 행 제어선(32_1~32_n)을 통해서 수직 주사 회로(2)에 접속되고, 수직 신호선(33_1~33_m)을 통해서 컬럼 A/D 변환부(5)에 접속되어 있다.

화소(31_11~31_mn)는, 예를 들어, 베이어 배열(Bayer arrangement)에 따라서, 3색의 광(RGB)을 수광하도록 배치되어 있고, 수직 주사 회로(2)로부터 행 제어선(32_1~32_n)을 통해서 공급되는 제어 신호에 따라서, 수직 신호선(33_1~33_m)에 화소 신호를 출력한다.

또한, 화소 어레이(3)에는, 화상을 도입하는 유효 영역인 유효 화상 영역 이외에, 광학적 흑(optical black)을 부여하는 기준 화소 영역이, 유효 화상 영역의 주위에 제공되어 있다.

일례로서는, 수직열 방향의 상하에 수개의 행(예를 들어 1~10행)분의 광학적 흑을 부여하는 기준 화소가 배열되며, 또한, 유효 화상 영역을 포함하는 수평행에서의 좌우에 수개의 화소~수십개의 화소(예를 들어 3~40화소)분의 광학적 흑을 부여하는 기준 화소가 배열된다.

광학적 흑을 부여하는 기준 화소는, 그 수광면 측이, 포토다이오드 등을 포함하는 전하 생성부에 광이 들어가지 않도록 차광되어 있다. 이 기준 화소로부터의 화소 신호는, 영상 신호의 흑 기준에 사용된다.

참조 신호 생성 회로(4)에는, 타이밍 제어부(1)로부터 공급되는 이득이나 오프셋을 제어하는 제어 신호나, 소정의 주파수의 클럭 신호 등을 기초로, 소정의 초기 전압으로부터 일정한 기울기로 전압이 강하하는 참조 신호(램프 신호)를 생성한다.

참조 신호 생성 회로(4)의 상세에 대해서는 후술한다.

참조 신호 생성 회로(4)는, 생성한 참조 신호를 컬럼 A/D 변환부(5)에 공급한다.

컬럼 A/D 변환부(5)는, 전압 비교부(51), A/D 변환부(52), 및 감도 증폭부(53)를 포함한다.

전압 비교부(51)는, m개의 비교기(51_1~51_m)를 갖는다.

비교기(51_1~51_m)에는, 수직 신호선(33_1~33_m)을 통해서, 화소(31_11~31_mn)로부터 화소 신호가 각각 공급됨과 함께, 참조 신호 생성 회로(4)로부터 램프 신호가 공급된다.

비교기(51_1~51_m)는 수직 신호선(331~33m)을 통해서 공급되는 화소 신호와, 참조 신호 생성 회로(4)로부터 공급되는 램프 신호를 비교하고, 그 비교 결과를 나타내는 비교 결과 신호를 A/D 변환부(52)에 공급한다.

즉, 비교기(51_1)는, 수직 신호선(33_1)을 통해서, 1열째의 화소(31_11~31_1n)로부터 순차적으로 공급되는 화소 신호와, 참조 신호 생성 회로(4)로부터 공급되는 램프 신호를 비교한다. 그리고, 그 결과 얻어지는 비교 결과 신호를, A/D 변환부(52)의 A/D 변환기(52_1)에 공급한다.

비교기(51_2)는, 비교기(51_1)와 마찬가지로, 수직 신호선(33_2)를 통해서 공급되는 화소 신호와 램프 신호를 비교한 결과 얻어지는 비교 결과 신호를, A/D 변환부(52)의 A/D 변환기(52_2)에 공급한다.

이하, 마찬가지로, 비교기(51_m)는, 수직 신호선(33_m)을 통해서 공급되는 화소 신호와 램프 신호를 비교한 결과 얻어지는 비교 결과 신호를, A/D 변환부(52) 의 A/D 변환기(52_m)에 공급한다.

A/D 변환부(52)는, m개의 A/D 변환기(52_1~52_m)를 갖는다.

A/D 변환기(52_1~52_m)에는, 전압 비교부(51)의 비교기(51_1~51_m)로부터 각각 비교 결과 신호가 공급된다.

각각의 A/D 변환기(52_1~52_m)는, 래치와, 복수의 TFF(Toggle Flip-Flop)(예를 들어 13개의 TFF)를 포함하며, TFF의 개수에 따른 비트수의 화소 데이터를 출력한다.

즉, A/D 변환기(52_1~52_m)에는, 비교기(51_1~51_m)로부터 비교 결과 신호가 공급됨과 함께, 타이밍 제어부(1)로부터, 소정의 주파수의 카운터 클럭 신호와, 소정의 제어 신호가 공급된다.

그리고, A/D 변환기(52_1~52_m)는, 비교기(51_1~51_m)로부터 공급되는 비교 결과 신호와, 타이밍 제어부(1)로부터 공급되는 제어 신호에 따라, 타이밍 제어부(1)로부터 공급되는 카운터 클럭 신호를 카운트한다. 이에 의해, 화소 어레이(3)의 화소(31_11~31_mn)로부터 출력되는 아날로그의 화소 신호를 A/D 변환하고, 그 결과 얻어지는 화소 데이터를 출력한다.

감도 증폭부(53)는, 복수(상기한 TFF에 대응한 수)의 증폭부를 갖고 있고, A/D 변환부(52)로부터 출력되는 화소 데이터를 증폭하여, 타이밍 제어부(1)를 통해서, 후단의 화상 처리 회로 등에 출력한다.

수평 주사 회로(6)는, 수평 방향 디코더(61) 및 수평 방향 구동 회로(62)를 갖는다.

수평 주사 회로(6)는, 타이밍 제어부(1)로부터의 제어 신호에 따라서, 컬럼 A/D 변환부(5)의 수평 방향으로 배열되는 복수의 A/D 변환기(52_1~52_m)를, 순차적으로 소정의 타이밍에서 제어하고, 화소 데이터를 출력시킨다.

수평 방향 디코더(61)는, 소정의 열의 화소를 씨닝하고, 나머지의 열의 화소로부터의 화소 데이터를 출력시킬 때에, 화소 신호를 출력시키는 열을 선택하는 신호를 생성하고, 수평 방향 구동 회로(62)에 공급한다.

수평 방향 구동 회로(62)는, 소정의 열을 구동시키는 제어 신호를 생성한다.

다음으로, 도 2를 참조하여, CMOS 센서(100)의 동작예에 대해서 설명한다.

도 2는, CMOS 센서(100)의 동작 시의 타이밍차트이다.

도 2의 (a)는, 화소 어레이(3)의 화소(31)로부터 출력되는 화소 신호를 나타낸다.

도 2의 (b)는, 참조 신호 생성 회로(4)에 의해 출력되는 램프 신호를 나타낸다.

도 2의 (c)는, 전압 비교부(51)에 의해 출력되는 비교 결과 신호를 나타낸다.

도 2의 (d)는, A/D 변환부(52)의 카운트 업과 카운트 다운을 절환하는 신호를 나타낸다.

도 2의 (e)는, 타이밍 제어부(1)에 의해 출력되는 카운터 클럭 신호를 나타낸다.

도 2의 (f)는, A/D 변환부(52)에 의해 출력되는 카운터 출력 신호를 나타낸 다.

화소 어레이(3)의 화소(31)는, 도 2의 (a)에 도시하는 바와 같이, 수직 주사 회로(33)로부터 공급되는 제어 신호에 따라, 리셋 신호 A/D 변환 기간(프리차지상:P상) 동안은, 소정의 기준 전위에 따른 화소 신호(리셋 성분)를 출력한다. 그리고, 화소 어레이(3)의 화소(31)는 데이터 신호 A/D 변환 기간(데이터상:D상) 동안에, 도시하지 않는 포토디텍터의 수광 i에 대응하는 전하에 따른 화소 신호(데이터 성분)를 출력한다.

참조 신호 생성 회로(4)는, 도 2의 (b)에 도시하는 바와 같이, 소정의 초기 전압으로부터, 일정한 기울기로 전압이 강하되는 램프 신호를 출력한다. 램프 신호에서는, 리셋 신호 A/D 변환 기간에 대응하는 전압이 강하되는 기간보다도, 데이터 신호 A/D 변환 기간에 대응하는 전압이 강하되는 기간이 길게 되어 있다.

전압 비교부(51)는, 도 2의 (c)에 도시하는 바와 같이, 화소 신호와 램프 신호(의 전압)를 비교하고, 화소 신호가 램프 신호 이상일 때에는, 하이 레벨의 비교 결과 신호를 출력하고, 화소 신호가 램프 신호 미만일 때에는, 로우 레벨의 비교 결과 신호를 출력한다.

즉, 전압 비교부(51)는, 램프 신호의 전압이 일정한 기울기로 강하하는 경우에, 램프 신호와 화소 신호가 일치하였을 때에, 하이 레벨로부터 로우 레벨로 천이하는 비교 결과 신호를 출력한다.

A/D 변환부(52)에는, 도 2의 (d)에 도시하는 바와 같이, 카운트 업과 카운트 다운을 절환하는 신호가, 타이밍 제어부(1)로부터 공급된다. 카운트 업과 카운트 다운을 절환하는 신호는, P상의 기간에 램프 신호의 전압이 일정한 기울기로 강하하고 있을 때(P상 슬로프)에는 로우 레벨로 되고, D상의 기간에 램프 신호의 전압이 일정한 기울기로 강하하고 있을 때(D상 슬로프)에는 하이 레벨로 된다.

타이밍 제어부(1)는, 도 2의 (e)에 도시하는 바와 같은 소정의 주파수의 카운터 클럭 신호, 예를 들어, 500㎒의 고속의 카운터 클럭 신호를, A/D 변환부(52)에 공급한다.

A/D 변환부(52)는, 도 2의 (f)에 도시하는 바와 같이, 카운터 클럭 신호를 카운트하고, 화소 데이터를 출력한다.

즉, A/D 변환부(52)는, 카운트 업과 카운트 다운을 절환하는 신호가 로우 레벨인 경우, 카운트 다운 모드로 된다. 그리고, A/D 변환부(52)는, P상에서의 램프 신호의 전압의 강하가 개시한 시각에서 다운 카운트를 개시하고, 비교 결과 신호가 하이 레벨로부터 로우 레벨로 천이한 시각까지 카운트한 카운트값(리셋 신호 카운트)을 유지한다.

그 후, 카운트 업과 카운트 다운을 절환하는 신호가, 로우 레벨로부터 하이 레벨로 천이하면, A/D 변환부(52)는, 카운트 업 모드로 된다. 그리고, A/D 변환부(52)는, D상에서의 램프 신호의 전압의 강하가 개시한 시각에서 업 카운트를 개시하고, 비교 결과 신호가 하이 레벨로부터 로우 레벨로 천이한 시각까지 카운트한 카운트값(데이터 신호 카운트)을 취득한다. 최종적으로는, A/D 변환부(52)는, 리셋 신호 카운트와의 차의 카운트값을, 화소 데이터로서 출력한다.

다음으로, 참조 신호 생성 회로(4)를 상세히 설명한다.

참조 신호 생성 회로(4)는, 화소 어레이(3)에서의 색분해 필터를 구성하는 색 필터의 색의 종류나 배열에 따라, A/D 변환용의 참조 신호를 발생한다.

구체적으로, 참조 신호 생성 회로(4)는 타이밍 제어부(1)로부터 DAC용의 카운트 클럭 CKdac를 받고, 이것에 동기해서 톱니파(램프 파형)를 생성하여, A/D 변환부(52)에 A/D 변환용의 참조 전압으로서 공급한다.

참조 신호 생성 회로(4)는, 타이밍 제어부(1)로부터 공급되는 제어 신호에 포함되는 램프 신호의 초기값을 지시하는 정보에 기초하여 초기 전압(램프 신호의 출력 개시 시의 전압)을 결정한다.

동시에, 참조 신호 생성 회로(4)는, 타이밍 제어부(1)로부터 공급되는 제어 신호에 포함되는 램프 신호의 기울기(변화율)를 지시하는 정보에 기초하여 1클럭당의 전압 변화분을 설정한다.

그리고, 카운트 클럭 CKdac의 1카운트마다 전압 변화분만큼 전압을 변화시키는 램프 신호를 생성한다. 즉, 카운트 클럭의 주기가 짧아질수록 램프 신호의 기울기는 커진다.

따라서, 본 실시예의 CMOS 센서(100)에서는, 타이밍 제어부에 의해 공급되는 카운트 클럭 CKdac에 의해 램프 신호의 기울기가 제어된다. 그리고, 램프 신호의 기울기를 제어함으로써, A/D 변환부(52)에서의 화상 신호의 A/D 변환 시의 아날로그 이득을 제어할 수 있다.

이하, 구체적인 구성 등에 대해서 설명한다.

도 3의 (a) 및 도 3의 (b)는, 참조 신호 생성 회로(4)의 구성예를 도시하는 블록도이다.

도 3의 (a)에 도시하는 바와 같이, 참조 신호 생성 회로(4)는, 제1 D/A 변환부(41)와, 제2 D/A 변환부(42)와, 이득 조정 전류원(43)과, 제어 회로(44)를 갖는다.

제1 D/A 변환부(41)는, 본 발명의 실시예의 제1 디지털-아날로그 변환부에 대응한다.

제2 D/A 변환부(42)는, 본 발명의 실시예의 제2 디지털-아날로그 변환부에 대응한다.

제어 회로(44)는, 본 발명의 실시예의 제어부에 대응한다.

또한, 도 3의 (b)는, 참조 신호 생성 회로(4)의 회로도를 나타낸다.

제1 D/A 변환부(41)는, 소정의 초기 전압값과 소정의 기울기를 갖는 슬로프 형상의 램프 신호를 생성한다.

제2 D/A 변환부(42)는, 제1 D/A 변환부(41)에서 생성되는 램프 신호의 기울기를 제어한다(이득 제어). 제2 D/A 변환부(42)는, 제1 D/A 변환부(41)를 제어하는 프로그래머블 이득 앰프(PGA:Programmable Gain Amplifier) 기능을 갖는다.

제1 및 제2 D/A 변환부(41, 42)는, 각각 소정의 가중치 부여의 출력 전류값을 생성하는 전류원이 복수개 제공된 전류원 어레이(411, 421)와, 전류원의 선택 동작을 제어하는 제어부(412, 422)를 갖는다.

전류원 어레이(411, 421)는, 각각 복수개의 전류원을 포함한다.

제1 D/A 변환부(41)의 제어부(412)는, 타이밍 제어부(1)로부터 공급되는 디 지털 제어 신호 Din에 따라, 제1 D/A 변환부(41)에서의 D/A 변환 처리를 제어한다.

제2 D/A 변환부(42)의 제어부(422)는, 타이밍 제어부(1)로부터 공급되는 이득 조정 설정용의 디지털 제어 신호 Dgain에 따라, 제2 D/A 변환부(42)에서의 D/A 변환 처리를 제어한다.

즉, 제1 및 제2 D/A 변환부(41, 42)는, 복수의 전류원의 선택 동작을 디지털 처리로 제어하고, 선택된 전류원으로부터 출력되는 전류의 가산 처리에 의해 D/A 변환을 행하는 전류 출력형의 D/A 변환 회로이다.

제1 D/A 변환부(41)와 제2 D/A 변환부(42) 사이에, 이득 조정 전류원(43)이 커런트 미러로 접속되도록 배치되어 있다.

즉, 이 이득 조정 전류원(43)이, 전류원 어레이(411) 내의 각 전류원과의 사이에서 커런트 미러를 구성하게 되어 있다.

이득 조정 전류원(43)은, 병렬로 접속되는 소정수(예를 들어 k개:k는 양의 정수)의 전류 분배 트랜지스터(431)를 포함한다. k개의 전류 분배 트랜지스터(431) 중의 1개와, 제1 D/A 변환부(41)의 전류원 어레이(411)내의 전류원이 커런트 미러로 접속되어 있다.

그리고, 제2 D/A 변환부(42)의 출력 단자 DACgain으로부터 출력되는 가산 전류 Igain이 k개로 분류되어 제1 D/A 변환부(41)의 전류원에 공급된다. 가산 전류 Igain은, 제2 D/A 변환부(42)의 전류원 어레이(421)로부터 출력된 전류를 모두 가산한 전류이다.

이득 조정 전류원(43)을 구성하는 k개의 전류 분배 트랜지스터(431)의 각각 은, Igain/k에 가중치 부여된 전류를 출력하는 전류원으로서 기능한다.

즉, 이득 조정 전류원(43)은, 정밀도가 높은 전류 분기로를 형성한다. 또한, 전류 분배 트랜지스터(431)의 수를 조정함으로써, 전류/전압 변환부로서 기능하는 이득 조정 전류원(43)에서의 전압에 대한 전류의 변환비를 조정할 수 있다.

이득 조정 전류원(43)은, 가산 전류 Igain에 기초하여 생성한 이득 제어 출력 신호 Vbais를, 전류 제어선(700)을 통해서 제1 D/A 변환부(41)의 전류원 어레이(411)을 구성하는 각 전류원에 공급한다.

제어 전압 Vbais를 공급받은 전류원 어레이(411)는, 제어 전압 Vbais에 따라서 사용하는(전류를 흘리는) 전류원을 결정한다.

결과적으로, 제1 D/A 변환부(41)는, 제어 전압 Vbais에 의해 규정되는 동작 전류로 동작하고, 램프 신호를 생성해서 출력한다.

따라서, 이득 조정 설정용의 디지털 제어 신호 Dgain에 따라서 제2 D/A 변환부(42)가 가산 전류 Igain을 출력하고, 가산 전류를 취득한 이득 조정 전류원(43)이 제어 전압 Vbais를 생성한다.

제어 전압 Vbais는, 제1 D/A 변환부(41)의 전류원 어레이(411)에 공급되고, 전류를 흘리는 전류원이 선택되어 램프 신호가 생성된다.

램프 신호의 기울기는, 제1 D/A 변환부(41)의 전류원 어레이(411)의 출력 전압의 진폭에 의해 정해지므로, 제2 D/A 변환부(42)에 입력되는 제어 신호 Dgain에 따라, 램프 신호의 기울기가 결정되게 된다.

램프 신호의 기울기를 변경하는 것은 램프 신호에 대한 이득 조정을 의미한 다.

램프 신호에 대한 이득 조정은, A/D 변환부(52)와 같은 싱글 슬로프 적분형의 A/D 변환기에서의 A/D 변환 처리에서는, 비교 대상인 화소 신호에 대한 이득 조정으로서 기능한다.

따라서, 제2 D/A 변환부(42)에 입력되는 이득 설정용의 디지털 제어 신호 Dgain의 비트 정밀도로 화소 신호에 대하여 이득 조정을 할 수 있게 되기 때문에, A/D 변환부(52)에서의 A/D 변환 후에, 이득 조정이 이루어진 디지털 화소 신호가 얻어질 수 있다.

즉, 본 실시예의 CMOS 센서(100)에서, 이득 설정용의 디지털 제어 신호 Dgain을 고정밀도로 디지털 제어함으로써, 결과적으로, A/D 변환 처리 대상인 아날로그 화소 신호에 대하여 고정밀도로 이득 조정을 할 수 있게 된다.

다음으로, 제어 회로(44)에 대해서 설명한다.

제어 회로(44)는, 제2 D/A 변환부(42)에 입력되는 이득 설정용의 디지털 제어 신호 Dgain에 따라, 흑 레벨을 실현하는 제1 D/A 변환부(41)의 전류원 어레이(411)에서 전류를 흘리는 전류원의 수를 결정한다.

흑 레벨은, 램프 신호의 소기 전압(출력 개시 시 전압)에 대응한다. 즉, 제어 회로(44)는, 램프 신호의 초기 전압을 제어하기 위한 회로이다.

도 4에, 이득 설정과 램프 신호의 파형에 대해서 도시한다.

도 4의 (a)는, 제어 회로(44)에 의해 램프 신호의 초기 전압이 제어되지 않는 경우의 GND 기준 D/A 변환 회로에서의 고 이득시·저 이득시에서의 파형의 일례 를 나타내고 있다.

GND 기준 D/A 변환 회로란, 기준 저항이 접지된 D/A 변환 회로이다.

GND 기준 D/A 변환 회로의 구성의 일례를 도 5의 (a)에 도시한다.

GND 기준 D/A 변환 회로 이외에, 기준 저항이 전원부에 접속된 D/A 변환 회로인 전원 기준 D/A 변환 회로가 있고, 이 구성의 일례를 도 5의 (b)에 도시한다.

도 4의 (b)는, 제어 회로(44)에 의해 램프 신호의 초기 전압이 제어되지 않는 경우의 전원 기준 D/A 변환 회로에서의 고 이득시·저 이득시에서의 파형의 일례를 나타내고 있다.

일반적으로, CMOS 센서에 사용되는 램프 신호를 공급하는 DAC로서는, 노이즈에 대한 내성(tolerance)의 관점에서 도 5의 (a)에 도시하는 GND 기준 D/A 변환 회로가 유리하다. 이 때문에, 본 실시예에서는 제1 D/A 변환부(41)가 GND 기준 D/A 변환 회로인 경우에 대해서 설명한다.

도 4의 (a)에 도시하는 바와 같이, 램프 신호의 초기 전압이 제어 회로(44)에 의해 제어되지 않는 경우에는, 고 이득 시의 진폭과 슬로프 기간을 확보하기 위해서, 특히 저 이득에서의 P상 레인지 진폭을 크게 취할 필요가 있다. 이 때문에, 저 이득 시에 제1 D/A 변환부(41)의 출력 전압이 증대하고, 제1 D/A 변환부(41)의 아날로그 특성이 악화되게 된다고 하는 사태가 발생하고 있었다.

도 6의 (a)에, 램프 신호의 초기 전압을 제어 회로(44)에 의해 제어한 경우의 저 이득 시의 램프 파형의 일례를 도시한다.

도 6의 (b)에는, 램프 신호의 초기 전압을 제어 회로(44)에 의해 제어한 경 우의 고 이득 시의 램프 파형의 일례를 도시한다.

도 6의 (a)에 도시하는 저 이득 시에서는, 램프 신호의 초기 전압을 생성하는 제1 D/A 변환부(41)의 구성을 변경함으로써, 진폭이 과잉으로 커지지 않도록 제어한다. 이 제어에 의해, 전류원을 구성하는 MOS 트랜지스터의 포화 동작으로서 충분한 드레인-소스간 전압을 확보할 수 있어, 저 이득 시의 아날로그 특성이 개선된다.

또한, 도 6의 (a)에 도시하는 바와 같이, P상 종료 시에는 램프 신호 종료시 전압을 안정시키기 위해서, 클럭 신호가 입력되어도 제1 D/A 변환부(41)가 램프 신호 생성을 행하지 않도록, 제1 D/A 변환부(41)의 제어부(412)에 대하여 클럭 신호를 마스크하는 제어를 행한다.

또한, 도 6의 (b)에 도시하는 바와 같이, 고 이득 시에, P상 레인지를 확대하고, POF값을 조정하기 위해서, CMOS 센서(100)의 CDS 동작(Correlated Double Sampling)을 보다 안정적으로, 고속으로 지연 없이 행할 수 있게 된다. 또한, 고 이득 시에는 P상 레인지의 확대에 따라, 오토 제로 전압(auto-zero voltage)을 조정한다.

이하, 제어 회로(44)의 동작예에 대해서 설명한다.

도 7은, 제어 회로(44) 동작 시의, 참조 신호 생성 회로(4)의 동작예를 설명하는 흐름도이다.

스텝 ST1:

제어 회로(44)에, 제2 D/A 변환부(42)에 입력된 이득 설정용의 제어 신호 Dgain이 입력된다.

스텝 ST2: 제어 회로(44)는, 스텝 ST1에서 입력된 제어 신호 Dgain에 따라, 램프 신호의 초기 전압을 결정하여, 제1 D/A 변환부(41)의 제어부(412)에 전달한다.

스텝 ST3:

제1 D/A 변환부(41)는, 스텝 ST2에서 설정된 램프 신호의 초기 전압에 따라, 램프 신호를 생성한다.

스텝 ST4: 제어 회로(44)는, 저 이득 동작 시에는, 종료 전압을 안정시키기 위해서, 제1 D/A 변환부(41)에 대하여 입력되는 클럭 신호를 마스크한다.

또한, 스텝 ST3 및 ST4는, 필요에 따라서 필요한 횟수만큼 반복된다.

스텝 ST5:

제1 D/A 변환부(41)는, 스텝 ST3 및 ST4에서 생성된 램프 신호를 출력한다.

또한, 상술한 설명에서는, 제1 D/A 변환부(41)로서, 기준 저항이 접지되어 있는 GND 기준 D/A 변환 회로를 채용한 경우에 대해서 설명하였다. 그러나, 본 발명은 이것으로 한정되지 않는다. 제1 D/A 변환부(41)가 도 5의 (b)에 도시하는, 기준 저항이 전원부에 접속된 전원 기준 D/A 변환 회로이었던 경우에도 본 발명의 실시예는 적용 가능하다. 단, 상세한 설명은 생략하지만, 이 경우에는 제어 회로(44)는 램프 신호의 초기 전압이 아니라, 종료 전압을 제어하게 된다.

이상 설명한 바와 같이, 본 실시예의 CMOS 센서(100)에 의하면, 참조 신호 생성 회로(4)는 제1 D/A 변환부(41)와, 제2 D/A 변환부(42)와, 이득 조정 전류 원(43)과, 제어 회로(44)를 갖는다. 제어 회로(44)는, 제1 D/A 변환부(41)에서 생성되는 램프 신호의 초기 전압을 제2 D/A 변환부(42)에 입력되는 제어 신호 Dgain에 따라서 제어한다.

이에 의해, 제1 D/A 변환부(41)에서의 저 이득 시의 아날로그 특성이 개선된다. 또한, P상 종료 시에는 램프 신호 종료시 전압을 안정시키기 위해서, 클럭 신호가 입력되어도 제1 D/A 변환부(41)가 램프 신호 생성을 행하지 않도록, 제1 D/A 변환부(41)의 제어부(412)에 대하여 클럭 신호를 마스크하는 제어를 행한다. 또한, 고 이득 시에, P상 레인지를 확대하고, POF값을 조정하기 위해서, CMOS 센서(100)의 CDS 동작(Correlated Double Sampling)을 보다 안정적으로, 고속으로 지연 없이 행할 수 있게 된다.

또한, 상술한 실시예의 CMOS 센서(100)는, 고체 촬상 소자로서 예를 들어 디지털 카메라 등의 촬상 장치에 적용하는 것이 가능하다.

이하, 그 적용예에 대해서 설명한다.

도 8은, 촬상 장치(300)의 구성의 일례를 도시하는 블록도이다.

도 8에 도시하는 바와 같이, 촬상 장치(300)는, 렌즈를 포함하는 광학계(71) (본 발명의 실시예의 광학계에 대응됨), 촬상 디바이스(72), 카메라 신호 처리 회로(73) 및 시스템 컨트롤러(74) 등을 포함한다.

광학계(71)는, 본 발명의 실시예의 광학계에 대응한다.

광학계(71)는, 렌즈 등으로 피사체로부터의 상 광을 촬상 디바이스(72)의 촬상면에 결상한다. 촬상 디바이스(72)는, 광학계(71)에 의해 촬상면에 결상된 상 광(image light)을 화소 단위의 전기 신호로 변환해서 얻어지는 화상 신호를 출력한다. 이 촬상 디바이스(72)로서, 전술한 실시예에 따른 열 병렬 ADC가 탑재된 CMOS 센서(100)가 사용된다.

카메라 신호 처리 회로(73)는, 촬상 디바이스(72)로부터 출력되는 화상 신호에 대하여 여러 가지의 신호 처리를 행한다. 시스템 컨트롤러(74)는, 촬상 디바이스(72)나 카메라 신호 처리 회로(73)에 대한 제어를 행한다.

특히, 촬상 디바이스(72)의 열 병렬 ADC는, 모든 화소의 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드를 갖는다. 또한, 촬상 디바이스(72)의 열 병렬 ADC는, 통상 프레임 레이트 모드 시에 비해서, 화소의 노광 시간을 1/N으로 설정해서 프레임 레이트를 N배로 증가시킨 고속 프레임 레이트 모드를 갖는다. 이 경우, 촬상 디바이스(72)의 열 병렬 ADC에서, 각 동작 모드에 대응한 A/D 변환 동작이 가능하면, 외부로부터의 명령에 따라서 동작 모드들 간의 절환 제어 등을 행한다.

본 발명은 상술한 실시예로 한정되지 않는다.

즉, 본 발명의 실시 시에는, 본 발명의 기술적 범위 또는 그 균등한 범위 내에서, 상술한 실시예의 구성 요소에 관하여 여러 가지의 변경 및 대체를 행해도 된다.

본 출원은 2008년 9월 1일자로 일본 특허청에 출원된 일본 우선권 특허 출원 제2008-224165호에 개시된 내용과 관련된 요지를 포함하며, 그 전체 내용이 본 명세서에 참조로 포함되어 있다.

도 1은 본 실시예의 CMOS 센서의 구성예를 도시하는 블록도.

도 2는 CMOS 센서의 동작 시의 타이밍차트.

도 3은 참조 신호 생성 회로의 구성예를 도시하는 블록도.

도 4는 이득 설정과 램프 신호의 파형에 대해서 도시한 도면.

도 5는 D/A 변환 회로의 구성의 일례를 도시한 도면.

도 6은 램프 신호의 초기 전압을 제어 회로에 의해 제어한 경우의 램프 파형의 일례를 도시하는 도면.

도 7은 제어 회로 동작 시의, 참조 신호 생성 회로의 동작예를 설명하는 흐름도.

도 8은 촬상 장치의 구성의 일례를 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

100 : CMOS 센서

1 : 타이밍 제어부

2 : 수직 주사 회로

3 : 화소 어레이

4 : 참조 신호 생성 회로

5 : A/D 변환부

6 : 수평 전송 주사 회로

21 : 수직 방향 디코더

22 : 수직 방향 구동 회로

31 : 화소

32 : 수평 방향 구동 회로

33 : 수직 주사 회로

41 : 제1 D/A 변환부

411 : 전류원 어레이

412 : 제어부

421 : 전류원 어레이

422 : 제어부

42 : 제2 D/A 변환부

43 : 이득 조정 전류원

44 : 제어 회로

51 : 전압 비교부

52 : A/D 변환부

53 : 감도 증폭부

61 : 수평 방향 디코더

62 : 수평 방향 구동 회로

700 : 전류 제어선

790 : 전류 분배 트랜지스터

300 : 촬상 장치

71 : 광학계

72 : 촬상 디바이스

73 : 카메라 신호 처리 회로

74 : 시스템 컨트롤러

Claims

디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와,

외부로부터 입력되는 디지털 이득 제어 입력 신호의 값에 따른 제어 신호를 생성하는 제2 디지털-아날로그 변환부를 포함하고,

상기 제1 디지털-아날로그 변환부는, 상기 제2 디지털-아날로그 변환부를 제어하는 상기 디지털 이득 제어 입력 신호에 기초하여, 상기 아날로그 출력 신호의 개시 전압 혹은 종료 전압을 조정하는, 디지털-아날로그 변환 회로.
제1항에 있어서,

상기 제1 디지털-아날로그 변환부는, 소정의 가중치가 부여된 정전류를 출력 가능한 복수의 전류원을 포함하고, 상기 복수의 전류원 중 선택된 전류원의 정전류 출력을 가산하여 출력함으로써 상기 디지털 입력 신호의 값에 따른 출력 전류를 상기 아날로그 출력 신호로서 생성하고,

상기 제2 디지털-아날로그 변환부는, 소정의 가중치가 부여된 정전류를 출력 가능한 복수의 전류원을 포함하고, 상기 복수의 전류원 중 선택된 전류원의 정전류 출력을 가산하여 출력함으로써 상기 디지털 이득 제어 입력 신호의 값에 따른 출력 전류를 생성하고, 생성된 출력 전류에 기초하는 상기 제어 신호를 상기 제1 디지털-아날로그 변환부에 공급하는, 디지털-아날로그 변환 회로.
제2항에 있어서,

상기 제2 디지털-아날로그 변환부에 의해 생성된 상기 제어 신호에 기초하여, 상기 제1 디지털-아날로그 변환부의 상기 복수의 전류원 중 선택되는 전류원을 결정하는 제어부를 더 포함하며,

상기 제어부는, 상기 제1 디지털-아날로그 변환부의 상기 복수의 전류원으로부터 전류를 흘리는 전류원을 선택함으로써 생성된 상기 아날로그 출력 신호의 개시 전압 혹은 종료 전압을 조정하는, 디지털-아날로그 변환 회로.
제3항에 있어서,

상기 제1 디지털-아날로그 변환부는, 입력 클럭 신호에 따라서 상기 아날로그 출력 신호를 생성하고,

상기 제어부는, 상기 아날로그 출력 신호의 개시 전압 혹은 종료 전압을 조정함으로써, 상기 아날로그 출력 신호 생성이 불필요하게 되는 타이밍 후에는, 상기 클럭 신호에 따른 상기 아날로그 출력 신호를 생성하지 않도록 상기 제1 디지털-아날로그 변환부를 제어하는, 디지털-아날로그 변환 회로.
복수의 화소를 갖고, 아날로그 화소 신호를 출력하는 화소부와,

소정의 초기 전압을 가지며 일정한 기울기를 갖는 램프 신호를 생성하는 디지털-아날로그 변환 회로와,

상기 화소부에 의해 출력된 상기 아날로그 화소 신호와, 상기 디지털-아날로그 변환 회로에 의해 생성된 상기 램프 신호를 비교하고, 비교 시간을 기초로 상기 아날로그 화소 신호를 디지털 변환하는 아날로그-디지털 변환부를 포함하고,

상기 디지털-아날로그 변환 회로는, 디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와, 디지털 이득 제어 입력 신호의 값에 따른 아날로그 이득 제어 출력 신호를 얻는 제2 디지털-아날로그 변환부를 포함하고, 상기 제2 디지털-아날로그 변환부에 의해 생성된 제어 신호에 기초하여, 상기 제1 디지털-아날로그 변환부의 개시 전압 혹은 종료 전압을 조정하는, 고체 촬상 소자.
복수의 화소를 갖는 고체 촬상 소자와,

피사체로부터의 광을 상기 고체 촬상 소자의 상기 화소 상에 결상시키는 광학계를 포함하고,

상기 고체 촬상 소자는,

복수의 화소를 갖고, 아날로그 화소 신호를 출력하는 화소부와,

소정의 초기 전압을 가지며 일정한 기울기를 갖는 램프 신호를 생성하는 디지털-아날로그 변환 회로와,

상기 화소부에 의해 출력된 상기 아날로그 화소 신호와, 상기 디지털-아날로그 변환 회로에 의해 생성된 상기 램프 신호를 비교하고, 비교 시간을 기초로 상기 아날로그 화소 신호를 디지털 변환하는 아날로그-디지털 변환부를 포함하고,

상기 디지털-아날로그 변환 회로는, 디지털 입력 신호의 값에 따른 아날로그 출력 신호를 얻는 제1 디지털-아날로그 변환부와, 디지털 이득 제어 입력 신호의 값에 따른 아날로그 이득 제어 출력 신호를 얻는 제2 디지털-아날로그 변환부를 포함하고, 상기 제2 디지털-아날로그 변환부에 의해 생성된 제어 신호에 기초하여, 상기 제1 디지털-아날로그 변환부의 개시 전압 혹은 종료 전압을 조정하는, 촬상 장치.