KR20100026960A

KR20100026960A - 반도체 장치

Info

Publication number: KR20100026960A
Application number: KR1020090041676A
Authority: KR
Inventors: 모또야스 데라오; 사또루 한자와; 히또시 구메; 미노루 오구시; 요시따까 사사고; 마사하루 기노시따; 다까우라 노리까쯔
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2008-08-29
Filing date: 2009-05-13
Publication date: 2010-03-10
Also published as: JP5188328B2; US7996735B2; KR101025053B1; US8132063B2; US20100058127A1; KR20110016980A; KR101061694B1; US20110283039A1; JP2010055699A

Abstract

고속, 저소비 전력, 고신뢰의 상 변화 메모리 시스템을 실현한다. 복수의 제1 메모리 셀을 갖는 제1 영역과, 복수의 제2 메모리 셀을 갖는 제2 영역을 갖는 제1 메모리 어레이를 갖는 메모리 디바이스 PCM과, 메모리 디바이스 PCM에 접속되며, 상기 메모리 디바이스에 커맨드를 발행하는 컨트롤러 CONT와, 복수의 시험 쓰기 조건이 유지되는 조건 테이블 CDTABLE를 구비하고, 컨트롤러 CONT는, 조건 테이블 CDTABLE에 유지된 복수의 시험 쓰기 조건에 기초하여 복수의 제2 메모리 셀에 복수회 시험 쓰기를 행하고, 그 결과에 기초하여, 복수의 제1 메모리 셀에의 기입 조건을 결정하고, 메모리 디바이스 PCM은, 컨트롤러 CONT로부터 지시된 기입 조건에 의해 복수의 제1 메모리 셀에의 기입을 행한다.

시험 쓰기, 메모리 디바이스, 컨트롤러, 조건 관리 테이블, 메모리 셀

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것으로, 특히, 상 변화 메모리 혹은 RRAM 등의 불휘발 반도체 메모리 시스템과, 그 컨트롤러에 관한 것이다.

칼코게나이드 재료의 물성을 이용한 기록 기술로서, 상 변화 메모리 및 상 변화 광 디스크가 있고, 이들에 이용되는 상 변화 재료로서, Te(텔루륨)를 포함하는 칼코게나이드(chalcogenide) 재료가 알려져 있다.

특허 문헌 1에는, 기록층으로서 [(Ge_yTe_1-y)_a(Sb_zTe_1-z)_1-a]_1-b(In_1-xTe_x)_b(여기서, 0.4≤y≤0.6, 0.3≤z≤0.6, 0.4≤z≤0.6, 0.1≤a≤0.5, 0.01≤b≤0.3)로 표현되는 칼코게나이드 재료를 이용한 광 디스크 매체가 개시되어 있다. 이것은, 고속으로 결정화가 가능하다고 하는 특성을 유지하면서, 비정질 상태의 안정성을 높여, 데이터의 장기 보존성을 향상시키는 것을 목적으로 하여, Ge(게르마늄)-Sb(안티몬)-Te에 In(인듐)을 첨가한 것이다.

한편, 특허 문헌 2에는, 칼코게나이드 재료막을 이용한 불휘발성 메모리에 관한 상술이 이루어져 있다. 이 불휘발성 메모리는, 상 변화 재료막 자체에 흐르 는 전류에 의한 줄열과 냉각 속도에 따라서, 상 변화 재료막의 원자 배열이 변화됨으로써, 기억 정보가 기입되는 상 변화 메모리이다. 예를 들면, 비정질화(아몰퍼스화)할 때에는, 줄열로 600℃를 초과하는 온도를 상 변화 재료막에 가하여, 일단 상 변화 재료막을 융해시키기 때문에, 동작 전류가 커지기 쉽지만, 상태에 따라서 저항값이 2자리 내지 3자리나 변화한다.

상기한 전기적인 상 변화 메모리에 관해서는, 칼코게나이드로서 Ge₂Sb₂Te₅를 이용한 것을 중심으로 연구가 진행되고 있으며, 예를 들면, 특허 문헌 3에는, GeSbTe를 이용한 기록 소자가 개시되어 있다. 또한, 특허 문헌 4에는, 칼코게나이드 재료를 이용한 메모리에 관한 기술이 개시되어 있다. 또한, 비특허 문헌 1에는, Ge₂Sb₂Te₅로 이루어지는 상 변화막을 이용한 상 변화 메모리에서 10¹²회의 재기입이 가능한 것이 기재되어 있고, 비특허 문헌 2에는, 결정 성장형 재료를 이용한 상 변화 메모리에 관한 기술이 개시되어 있다.

또한, 특허 문헌 5에는, 메모리 소자마다의 특성 변동에 대처하기 위해서, 각 메모리 소자에 기입 테스트를 하여, 각각의 소자에 알맞은 펄스로 재기입을 하는 방법이 게시되어 있다.

이 외에, 산화물이나 Se, S를 함유하는 재료의 막에 인접하여 Au, 혹은 Ag,혹은 Cu, 혹은 Ni, 혹은 Zn의 전극을 형성한 RRAM으로 불리는 메모리 소자도 알려져 있다. 메모리 셀 면적 저감을 위해서, 메모리 소자를 선택하는 소자에 다이오드를 적용한 예가 비특허 문헌 3에 기재되어 있다. 회로 동작은 유사하므로, 상 변화 메모리 혹은 PRAM에도 다이오드를 적용하는 것이 가능하다.

한편, 센서 네트워크에서의 특징적인 동작으로서, 간헐 동작이 있다. 이것은, 센싱이나 데이터 송신과 같은 태스크를 실행할 때만 필요한 하드웨어를 구동하고, 실행할 태스크가 없을 때는 주변 하드웨어를 완전히 정지하고, 마이크로컴퓨터도 저전력 모드에서 슬립시킨다고 하는 동작이다. 간헐 동작을 행함으로써, 컨트롤러는, 저소비 전력으로 장시간 동작이 가능하게 된다.

[특허 문헌 1] 미국 특허 제5254382호 공보

[특허 문헌 2] 미국 특허 제5883827호 공보

[특허 문헌 3] 일본 특허 공개 2002-109797호 공보

[특허 문헌 4] 일본 특허 공개 2003-100991호 공보

[특허 문헌 5] 일본 특허 공개 2005-050424호 공보

[비특허 문헌 1] IEEE International Electron Devices meeting, TECHNICAL DIGEST, 2001년，p.803-806

[비특허 문헌 2] Nature Materials, Vol.4, 2005년，p.347-351

[비특허 문헌 3] IEEE International Electron Devices meeting, TECHNICA DIGEST, 2007년,　p.771-774

상 변화 메모리는, 고성능을 기대할 수 있지만, 다성분의 비정질 상태가 비교적 안정된 재료를 이용하기 때문에 메모리 소자마다 특성이 크게 벗어나는 경우 가 많다. 이에 대하여, 특허 문헌 5와 같이 각 소자의 특성을 미리 조사하면 최적의 조건에서 재기입을 행할 수 있지만, 방대한 시간이 걸리게 되고, 또한 소자마다 상이한 최적 조건을 기억하는 데에 메모리를 소비하게 되기 때문에, 실용적이지 않다.

또한, 상 변화 메모리는 열 이력의 영향에 의해 메모리 특성이 변화되기 쉬운 경향이 있다. 그 때문에, 베리파이 횟수가 많아져, 고속성을 충분히 발휘할 수 없는 경우가 있다. 이것은, 웨이퍼 중심과 주변부의 온도차, 막 두께차도 영향을 준다.

여기서, 재기입 조건에 영향을 주는 요인은 하기와 같다.

1. 막 제조 시 기판 온도 … 평균값과 온도 불균일

2. 층간 절연막 형성의 온도 조건

3. 선택 다이오드 형성 시의 어닐링 조건

4. 주위 온도(주변 소자로부터의 열 전도도 영향):

… 어느 온도에서 몇회 재기입하였는가?

… 온도가 변하면 저항이 변하여, 고저항 상태로부터 저저항 상태로 변화시키기 위해서 필요한 인가 전압(소위 임계 전압)도 변한다.

5. 과거의 재기입 횟수

… 횟수가 많으면 세트(저저항화)하기 쉬운 경향.

따라서 본 발명의 목적은, 상기의 종래 기술의 문제점을 해소하여, 편차나 변동에 대처하여, 안정적으로 동작할 수 있는 메모리 시스템을 제공하는 것에 있 다.

시험 쓰기 영역은 메모리의 평균적 상태를 검출하는 일종의 센서로서, 단독, 또는 복수로 구성된다. 이들 영역은 메모리 칩 내부에 형성되므로, 종래의 메모리와 마찬가지로, 자신으로부터는 정보를 발신하지 않는다. 따라서, 시험 쓰기나 읽어내기의 실행에는, 폴링, 즉 컨트롤러의 명령이 필요하다.

마찬가지로 상 변화를 기억 원리로 하는 DVD-RAM에서는, 종래부터 시험 쓰기 전용 영역에의 시험 쓰기가 실시되고 있다. 단, 반도체 상 변화 메모리에서는 전용 시험 쓰기 영역에의 시험 쓰기 방식을 채용할 때, 메모리 영역과 시험 쓰기 영역의 재기입 완료 횟수의 차가 커지기 쉬운 점의 대책도 중요하다.

따라서 본 발명은 상기　문제점을 감안하여 이루어진 것이다. 본 발명은, 시험 쓰기에 의해 데이터 메모리 영역에의 편차가 적고, 또한 변동하지 않는 데이터 기입·재기입을 실현하고, 또한 컨트롤러의 저소비 전력을 실현하는 기술을 개시하는 것을 목적으로 한다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

복수의 제1 메모리 셀을 갖는 제1 영역과, 복수의 제2 메모리 셀을 갖는 제2 영역을 갖는 제1 메모리 어레이를 갖는 메모리 디바이스와, 메모리 디바이스에 접속되며, 상기 메모리 디바이스에 커맨드를 발행하는 컨트롤러와, 복수의 시험 쓰기 조건이 유지되는 조건 관리 테이블을 구비하고, 컨트롤러는, 조건 관리 테이블에 유지된 복수의 시험 쓰기 조건에 기초하여 복수의 제2 메모리 셀에 복수회 시험 쓰기를 행하고, 그 결과에 기초하여, 복수의 제1 메모리 셀에의 기입 조건을 결정하고, 메모리 디바이스는, 컨트롤러로부터 지시된 기입 조건에 의해 복수의 제1 메모리 셀에의 기입을 행한다.

본 발명의 실시에 의해, 메모리 소자 또는 메모리 디바이스 또는 메모리 시스템의 수율이 높아지고, 또한 베리파이 횟수를 대폭 줄이거나, 베리파이 없음으로 할 수 있기 때문에, 데이터의 실효 전송 속도를 향상시킬 수 있다. 저소비 전력도 실현할 수 있다. 또한, 유저 사용 시에서 수시로 동작 조건의 최적화가 행해지기 때문에, 고신뢰의 메모리 시스템을 구축하는 것이 가능하게 된다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 실시 형태의 각 기능 블록을 구성하는 회로 소자는, 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해, 단결정 실리콘과 같은 반도체 기판 상에 형성된다.

또한, 실시 형태에서는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 일례로서 MOS(Metal Oxide Semiconductor) 트랜지스터를 이용한다. 도면에서, P채널형 MOS 트랜지스터(PMOS 트랜지스터)에는 게이트에 화살표의 기호를 붙임으로써, N채널형 MOS 트랜지스터(NMOS 트랜지스터)와 구별하는 것 으로 한다. 도면에는 MOS 트랜지스터의 기판 전위의 접속은 특별히 명기하고 있지 않지만, MOS 트랜지스터가 정상 동작 가능한 범위이면, 그 접속 방법은 특별히 한정되지 않는다.

[실시예 1]

본 실시예에서는, 상 변화 메모리에의 전원 투입 시에 메모리 어레이의 소정의 영역에 기입을 행하여, 기입 조건의 최적화를 행하기 위한 구성 및 그 방법에 대하여 설명한다.

《전체의 시스템 구성》

도 1은, 본 발명에 따른 실시예 1의 반도체 장치에서, 시스템 전체도를 나타내는 것이다. 본 실시예의 시스템에서는, 중앙 처리 장치 CPU와, 상 변화 메모리 PCM과 중앙 처리 장치 CPU의 지시를 받아, 상 변화 메모리 PCM을 제어하는 메모리 컨트롤러 MEM-CONT를 갖는다. 중앙 처리 장치 CPU와 메모리 컨트롤러 MEM_CONT는, 동일한 반도체 칩 SOC에 형성된다. 메모리 컨트롤러 MEM-CONT는, 관리 테이블 TABLE 및 컨트롤 레지스터 CONT-REG를 갖고 있다. 또한, 관리 테이블 TABLE는, 조건 테이블 CDTABLE를 갖는다. 중앙 처리 장치 CPU와 상 변화 메모리 PCM은, 어드레스 버스 PADD 및 데이터 버스 PDATA로 접속되어 있고, 중앙 처리 장치 CPU가 컨트롤 레지스터 CONT-REG에 액세스함으로써 메모리 컨트롤러에 동작 지시를 행한다. 컨트롤러 CONT는, 컨트롤 레지스터 CONT-REG에 기입된 정보에 기초하여, 상 변화 메모리 PCM에 대하여 제어 신호나 어드레스 신호 등을 출력한다. 또한, 관리 테이블 TABLE는, 불량 섹터나 어드레스 대체를 위한 정보를 유지한다. 또한, 후술하지 만 상 변화 메모리 PCM의 어느 어드레스가 시험 쓰기용의 어드레스인지를 조건 테이블 CDTABLE에 유지한다. 메모리 컨트롤러 MEM-CONT와 상 변화 메모리 PCM은, 전술한 제어를 전달하는 제어 버스 MCONT, 어드레스를 전달하는 어드레스 버스 MADD 외에, 데이터를 전달하는 데이터 버스 MData 및 상 변화 메모리 PCM이 동작 중인지의 여부를 나타내는 레디/비지 신호 RBB를 전달하는 비지 신호 버스 MRBB에 의해 접속되어 있다. 또한, 동일한 신호선을 이용하여 제어 신호나 어드레스, 데이터를 전송하는 것도 가능하다. 신호선의 개수를 삭감함으로써, 실장 코스트를 삭감할 수 있다.

《상 변화 메모리의 전체 구성》

도 2는 상 변화 메모리 PCM의 주요부 구성예를 도시하는 회로 블록도이다. 도 2에서는, 일례로서, 4Gbit의 메모리 플레인 PL0∼PL1로 이루어지는 8Gbit의 경우의 구성이 도시되어 있다. 각 메모리 플레인은, 메모리 어레이 MA, 센스 앰프 및 재기입 드라이버(S/A&Write Driver), 컬럼 선택 게이트(Y-Gating), 컬럼 디코더 YDEC, 제1 로우 디코더 XDEC1, 제2 로우 디코더 XDEC2로 구성된다. 메모리 어레이 MA는, 칼코게나이드 재료로 이루어지는 기록층과 셀 선택용의 다이오드로 구성된 메모리 셀이 이차원 매트릭스 형상으로 배치된 구성이다. 센스 앰프 및 재기입 드라이버는, 메모리 어레이로부터의 기억 정보의 읽어내기와, 메모리 어레이에의 기억 정보의 기입 동작을 행하는 회로 블록이다. 컬럼 선택 게이트(Y-Gating)는, 16896(=2¹⁴+2⁹)개의 데이터선쌍 D[16895:0]를 통하여 센스 앰프 및 재기입 드라이버 에 접속됨과 함께, 플레인 데이터 버스 PDBUS를 통하여 입출력선 버퍼군 및 래치 회로군(I/O Buffers&Latches)에 접속되어, 기억 정보의 수수를 행하는 회로 블록이다.

각 디코더의 동작은, 메모리 플레인 PL0에 주목하여 이하에 설명한다. 컬럼 디코더 YDEC는, 전술한 센스 앰프 및 재기입 드라이버와 입출력선 버퍼군 및 래치 회로군을 접속하는 컬럼 선택 게이트에서, 활성화하는 게이트를 선택하기 위한 회로 블록이다. 제1 및 제2 로우 디코더 XDEC1, XDEC2는, 활성화하는 메모리 셀의 선택을 행하는 회로 블록이다. 제1 로우 디코더는, 메모리 플레인 PL0용으로 분배된 내부 어드레스 PA0[28:12]에 따라서, 131072(=2¹⁷)개의 워드선 WL[131071:0]로부터 1개를 선택하여, 활성화하는 회로 블록이다. 제2 로우 디코더는, 메모리 플레인 PL0용으로 분배된 내부 어드레스 PA0[29]에 따라서, 2개의 비트선 선택선 BS[1:0]로부터 1개를 선택하여, 활성화하는 회로 블록이다.

어레이 전압 VARY는, 상 변화 메모리 PCM의 외부로부터, 제1 로우 디코더 XDEC1 및 재기입 드라이버(Write Driver)에 공급되는 전압이다. 여기서, 어레이 전압은 후술하는 바와 같이, 베리파이 재기입 동작에서, 적절히 변경된다.

본 실시예에서는, 메모리 어레이 MA에 시험 쓰기 영역 TRY를 갖고 있다. 시험 쓰기 영역 TRY는, 전원 투입 시에 메모리 셀에 흐르는 전류값, 시간(펄스 폭)을 변화시킴으로써 복수의 조건 하에서 기입이 행해진다(이하, 복수의 조건 하에서 기입을 행하는 것을 "시험 쓰기"라고 부른다. 또한, 시험 쓰기에서 행해지는 조건을 "시험 쓰기 조건"이라고 부른다). 또한, 본 실시예에서는, 메모리 어레이 MA의 상부, 중앙부, 하부의 각각에 시험 쓰기 영역 TRY_U, TRY_M, TRY_L를 갖고 있다. 예를 들면, 상부의 시험 쓰기 영역 TRY_U는, 워드선 WL0 상의 메모리 셀이다. 또한, 중앙부의 시험 쓰기 영역 TRY_M은, 워드선 WL65536 상의 메모리 셀이다. 또한, 하부의 시험 쓰기 영역 TRY_L은, 워드선 WL131071 상의 메모리 셀이다. 또한，이 시험 쓰기 영역을 이용한 시험 쓰기 동작에 대해서는 후술한다. 또한, 시험 쓰기 영역은, 본 실시예와 같이 3개소에 형성할 필요는 없고 1개소에 통합하여 두어도 된다.

다음으로, 주변 회로 블록에 대하여 설명한다. 본 발명에 따른 상 변화 메모리에서 취급하는 기억 정보, 커맨드 신호, 어드레스 신호의 각각은, 입출력선 IO[7:0]로부터 글로벌 버퍼(Global Buffer) 혹은 출력 드라이버(Output Driver)를 통하여 수수된다. 여기서, 입출력선군 IO[7:0]는, 도 1에 기재된 제어 버스 MCONT, 어드레스 버스 MADD, 데이터 버스 MData를 공통화한 신호선군이다. 글로벌 버퍼(Global Buffer)는, 제어 신호군 CTL1에 의해 제어된다. 기억 정보는, 또한 글로벌 버퍼(Global Buffer) 혹은 출력 드라이버(Output Driver)와 입출력선 버퍼군 및 래치 회로군(I/O Buffers&Latches) 사이를, 대응하는 글로벌 버스 GBUS1 혹은 글로벌 버스 GBUS2를 통하여 전송된다. 입출력선 버퍼군 및 래치 회로군(I/O Buffers&Latches)은, 제어 신호군 CTL2에 의해 제어된다. 커맨드 신호는, 글로벌 버퍼(Global Buffer)로부터 칩 내부 버스 IBUS를 통하여 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)에 전송된다. 또한, 어드레스 신호 IA[30:0]는, 동일하게 칩 내부 버스 IBUS를 통하여, 어드레스 버퍼군 및 래치군에 전송된다. 구체적으로는, 어드레스 신호 IA[11:0]는, 컬럼 어드레스 버퍼군 및 래치군(Y-Buffers&Latches)에 전송된다. 어드레스 신호 IA[30:12]는, 로우 어드레스 버퍼군 및 래치군(X-Buffers&Latches)에 전송된다.

커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)는, 또한, 로우 어드레스 버퍼군 및 래치군(X-Buffers&Latches)으로부터 출력된 메모리 플레인 선택 신호 PS[1:0]와, 복수의 제어 신호에 따라서, 제어 신호군 CTL1∼CTL4를 상 변화 메모리의 각 블록에 분배한다. 복수의 제어 신호는, 구체적으로는, 커맨드 래치 기동 신호 CLE, 어드레스 래치 기동 신호 ALE, 칩 기동 신호 CEB, 읽어내기 기동 신호 REB, 기입 기동 신호 WEB, 기입 보호 신호 WPB, 레디/비지 신호 RBB이다. 커맨드 래치 기동 신호 CLE는, 커맨드 신호를 일시적으로 저장하는 전술한 커맨드 레지스터를 활성화하기 위한 신호이다. 어드레스 래치 기동 신호 ALE는, 어드레스 신호를 일시적으로 저장하는 전술한 어드레스 버퍼군 및 래치군을 활성화하기 위한 신호이다. 칩 기동 신호 CEB는, 상 변화 메모리 칩을 선택하기 위한 신호이다. 읽어내기 기동 신호 REB는, 칩 내부에서 컬럼 어드레스를 발생하면서, 전술한 출력 드라이버를 활성화하여, 기억 정보를 출력하기 위한 신호이다. 기입 기동 신호 WEB는, 기억 정보, 커맨드 신호, 어드레스 신호를 수신하기 위한 신호이다. 기입 보호 신호 WPB는, 전원 기동 시에서의 뜻하지 않은 기입 동작을 방지하기 위한 신호이다. 레디/비지 신호 RBB는, 칩 내부의 상태가 한창 읽어내기 동작이나 기입 동작 중인지의 여부를 통지하는 신호이다.

커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)는, 또한, 베리파이 횟수 레지스터 VERREG 및 조건 설정 레지스터 CDREG를 갖는다. 베리파이 횟수 레지스터는, 시험 쓰기 동작 시에, 임의의 조건에서의 기입에서, 몇회 베리파이를 행하였는지를 나타내는 레지스터이다. 또한, 조건 설정 레지스터 CDREG는, 기입의 조건(메모리 셀에 흘리는 전류량, 기간)을 어느 정도로 할지를 설정하는 레지스터이다.

로우 어드레스 버퍼군 및 래치군(X-Buffers&Latches)은, 메모리 플레인 선택 신호 PS[1:0]에 따라서, 어드레스 신호 IA[29:12]를 메모리 플레인 PL0∼PL1에 전송하기 위한 회로 블록이다. 전송처의 메모리 플레인은 내부 어드레스 신호 PA0[11:0]과 마찬가지로, 내부 어드레스 신호 PA[29]에 따라서 발생된 메모리 플레인 제어 신호 PS0, PS1에 의해 선택된다.

《메모리 어레이의 구성》

도 3은 도 1에 도시한 메모리 어레이 MA의 상세한 구성예를 도시하는 도면이다. 여기서는, 1회의 읽어내기 동작이나 기입 동작에서 액세스되는 메모리 셀의 단위를, 이하에서는 페이지라고 부른다. 도 3의 메모리 어레이 MA는, 262144(=2¹⁸)개의 페이지를 갖는다. 각각의 페이지는, 2kByte의 메인 영역과 64Byte의 스페어 영역으로 이루어지고, 이들을 합계하면 2112kByte의 규모이다. 이와 같은 특징의 메모리 어레이 MA에 대하여, 이하에 상세하게 설명한다.

메모리 어레이 MA는, 33792(=(2¹⁴+2⁹)×2)개의 비트선과 131072(=2¹⁷)개의 워 드선의 교점에 배치된 메모리 셀 MC00∼MC(=2¹⁷-1)168951과 멀티플렉서군 MUXB로 구성된다. 메모리 셀의 각각은, 칼코게나이드 재료를 이용한 기록층의 기능을 갖는 상 변화 저항 소자 R과, 메모리 셀 선택용의 다이오드 D가, 대응하는 비트선과 워드선 사이에서 직렬 접속된 구성이다. 또한, 도 3에는 시험 쓰기 영역이 기재되어 있지 않지만, 메모리 셀의 구성은 동일하다.

멀티플렉서군 MUXB는, 16896(=2¹⁴+2⁹)개의 센스 앰프(상세한 것은 후술함)에 대응하는, 멀티플렉서 MUX0∼MUX16895로 구성된다. 멀티플렉서 MUX0∼MUX16895의 각각은, 예를 들면 멀티플렉서 MUX0과 같이, 2개의 비트선 BL00∼BL01로부터 1개를 비트선 선택 신호 BS[1:0]에 따라서 선택하여, 공통 데이터선 CD0에 접속하는 회로이다.

도 3에는, 센스 앰프 및 재기입 드라이버(S/A&Write Driver)도 기재되어 있다. 센스 앰프 및 재기입 드라이버(S/A&Write Driver)는, 16896(=2¹⁴+2⁹)개의 멀티플렉서 MUX0∼MUX16895에 대응하는, 읽기쓰기 회로 RW0∼RW16895로 구성된다. 읽기쓰기 회로 RW0∼RW16895의 각각은, 예를 들면 읽기쓰기 회로 RW0과 같이, 공통 데이터선 CD0과 데이터선쌍 D0T/B 사이에 배치된다. 읽기쓰기 회로 RW0은, 센스 앰프 SA와 재기입 드라이버 WD로 구성된다.

<<센스 앰프 및 재기입 드라이버의 구성>>

이하에서는, 센스 앰프 및 재기입 드라이버(S/A&Write Driver)의 구체적인 구성예를 설명한다. 도 4는 일례로서 읽기쓰기 회로 RW0 내의 센스 앰프 SA가 나 타내어져 있다. 우선, 센스 앰프 SA는, 프리차지 회로 PCC, 크로스 커플형 래치 앰프 CCL, 전달 게이트 RG로 이루어지는 공지의 회로 구성이다.

프리차지 회로 PCC는, 3개의 NMOS 트랜지스터로 구성되며, 대기 시에 데이터선 이퀄라이즈 신호 DLEQ가 전원 전압 VDD보다도 높은 승압 전압 VPP로 구동됨으로써 활성화되어, 데이터선쌍 D0T, D0B를 기준 전압 VDR(여기서는, 예를 들면 VDD/2)로 구동한다.

크로스 커플형 선 래치 앰프 CCL은, 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터로 구성된다. 대기 시에서, 공통 소스선 CSP, CSN은 데이터선쌍 D0T, D0B와 같은 프리차지 전압(여기서는, 기준 전압 VDR)으로 구동된다. 한편, 읽어내기 동작에서, 선택된 메모리 셀이 기억하는 정보에 따른 신호가 데이터선 D0T에 발생 되면, 공통 소스선 CSP가 전원 전압 VDD, 공통 소스선 CSN이 접지 전압 VSS로 구동됨으로써 활성화되어, 데이터선쌍 D0T, D0B에 발생한 미소 신호를 증폭한다.

전달 게이트 RG는, 크로스 커플형 센스 래치와 메모리 셀 어레이 사이에 삽입된 2개의 NMOS 트랜지스터로 구성된다. 읽어내기 동작에서, 전달 게이트 기동 신호 RGE1, RGE2가 승압 전압 VPP로 구동됨으로써 활성화되어, 공통 데이터선 CD0 및 참조 전압 VREF(여기서는, 예를 들면 VDD/2)와 크로스 커플형 래치 앰프를 접속하여, 선택 메모리 셀로부터 읽어낸 신호를 크로스 커플형 센스 래치에 전송한다. 또한, 데이터선 이퀄라이즈 신호 DLEQ, 공통 소스선 CSP, CSN, 전달 게이트 기동 신호 RGE1, RGE2는, 제어 신호군 CTL4의 구성 요소이다.

도 5는 재기입 드라이버 WD의 구성을 도시하고 있다. 이 재기입 드라이버 는, 시험 쓰기에 필요한 복수의 조건을 만들어 낼 수 있는 것이 특징이다. 우선 리세트 동작에서는, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)로부터 공급되는 전류 선택 신호 LS1B∼LS3B에 따라서 메모리 셀에 흐르는 전류 Irst의 크기를 제어함과 함께, 동일하게 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)로부터 설정된 전류 인가 시간 WIDTH_RST에 따라서 흐르는 기간을 제어하는 것이 가능하다. 또한, 세트 동작에서는, 전류의 크기는 변경하지 않고, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)로부터 설정된 전류 인가 시간 WIDTH_SET에 따라서 흐르는 기간만을 제어한다. 이것은, 세트 동작은 결정화 동작을 위해서 열을 공급하는 기간을 변경하는 쪽이 보다 효과가 크기 때문이다. 그러나, 결정화 온도도 최적의 값이 있기 때문에, 다소 회로 규모는 커지지만, 리세트 동작과 마찬가지로, 흐르는 전류의 크기를 제어하여도 무방하다.

이 재기입 드라이버의 기본 구성은, NMOS 트랜지스터 MN71, MN72, MN73으로 이루어지는 2개의 커런트 미러 회로이다. 우선, 커런트 미러 회로의 구성에 대하여 설명한다.

제1 커런트 미러 회로는, 트랜지스터 MN71과 MN73의 조합으로 형성되는 구성이다. 트랜지스터 MN71과 어레이 전압 VARY 사이에는, PMOS 트랜지스터 MP710, MP711이 직렬로 삽입된다. 트랜지스터 MP710의 게이트에는, 바이어스 전압 VBIAS1이 입력된다. 또한, 트랜지스터 MP711의 게이트에는, 세트 기동 신호 SET_EN과 데이터선 D0T가 입력된 후 2입력 NAND 회로 ND70의 출력 신호가 입력된다. 이와 같 은 구성에 의해, 메모리 셀을 저저항 상태로 하는, 즉 기억 정보 "1"을 기입하는 경우에, 공통 데이터선 CD0를 통하여 인가하는 메모리 셀 전류 Icell을 세트 동작에 필요한 값 Iset로 제어한다. 또한, 세트 기동 신호 SET_EN은, 세트 타이머 TIM_SET에 의해 제어된다. 세트 타이머 TIM_SET는, 내부 기입 인에이블 신호 IWE가 활성화된 후, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)로부터 설정된 전류 인가 시간 WIDTH_SET를 카운트하고, 그 사이, 세트 기동 신호 SET_EN을 활성화한다. 이에 의해, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)로부터 설정된 전류 인가 시간 WIDTH_SET에 따른 기간분, 메모리 셀에 세트용의 전류가 흐르게 된다.

제2 커런트 미러 회로는, 트랜지스터 MN72와 MN73의 조합으로 형성되는 구성이다. 트랜지스터 MN72와 어레이 전압 VARY 사이에는, PMOS 트랜지스터 MP720, MP722, MP723, MP724와, MP721이 직병렬로 삽입된다. 여기서, 병렬 접속된 트랜지스터의 게이트 폭은, 트랜지스터 MP720, MP722, MP723, MP724의 순으로 크게 설정되어 있다. 트랜지스터 MP720의 게이트에는, 접지 전압 VSS가 입력된다. 또한, 트랜지스터 MP722, MP723, MP724의 게이트에는, 전류 선택 신호 LS1B∼LS3B가 각각 입력된다. 또한, 트랜지스터 MP721의 게이트에는, 리세트 기동 신호 RST_EN과 데이터선 D0B가 입력된 후 2입력 NAND 회로 ND71의 출력 신호가 입력된다. 이와 같은 구성에 의해, 메모리 셀을 고저항 상태로 하는, 즉 기억 정보 "0"을 기입하는 경우에, 공통 데이터선 CD0을 통하여 인가하는 메모리 셀 전류 Icell을 제어한다. 구체적으로는, 도 6에 도시된 바와 같이 리세트 조건 A로 하는 경우에는, 트랜지스 터 MP720이 도통함으로써 리세트 전류 Irst는, Irst0으로 설정된다. 리세트 조건 B에서 메모리 셀에 기입 동작을 행하는 경우에는, 트랜지스터 MP720, MP722이 각각 도통함으로써, 리세트 전류 Irst는, (m+1)×Irst0으로 설정된다. 리세트 조건 C에서 기입 동작을 행하는 경우에는, 트랜지스터 MP720, MP723이 각각 도통함으로써, 리세트 전류 Irst는, (k+1)×Irst0으로 설정된다. 리세트 조건 D에서 기입 동작을 행하는 경우에는, 트랜지스터 MP720, MP724가 각각 도통함으로써 리세트 전류 Irst는, (j+1)×Irst0으로 설정된다. 여기서, 계수 m, k, j는, m<k<j의 관계로 설정되어 있다. 따라서, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)에 의해 지정된 리세트 조건에 의해 다양한 전류의 크기를 메모리 셀에 흘리는 것이 가능하게 된다. 또한, 리세트 전류 Irst는, 세트 전류 Iset보다도 큰 값으로 되도록 설정된다.

또한, 제1 커런트 미러 회로와 마찬가지로 리세트 타이머 TIM_RST를 이용하여 메모리 셀에 전류를 흘리는 기간을 제어하는 것이 가능하다.

이상과 같이, 제2 커런트 미러 회로는, 게이트 폭이 서로 다른 트랜지스터 MP720, 722, 723 및 724를 병렬로 접속하고, 전류 선택 신호에 따라서 도통시키는 트랜지스터를 선택하는 점에 특징이 있다. 이와 같은 구성에 의해, 최적의 리세트 전류를 공급하는 것이 가능하게 된다. 또한, 트랜지스터 MP720은 도통 상태이기 때문에, 제거하여도 된다.

<<시험 쓰기 동작>>

계속해서, 도 7을 이용하여 시험 쓰기 동작에 대해서 설명한다. 도 7은 시 험 쓰기 동작의 플로우차트를 나타낸다. 전원 투입 후, 메모리 컨트롤러 MEM_CONT와 상 변화 메모리의 초기 설정을 행한다. 이 중에서, 시험 쓰기 영역에의 기억 정보 '1' 기입하고, 즉 세트 동작을 행하여, 시험 쓰기 영역의 메모리 소자를 세트 상태로 한다. 이 후, 메모리 컨트롤러는, 관리 TABLE 내의 조건 테이블 CDTABLE로부터 기억 정보 '0'의 시험 쓰기 조건, 즉 리세트 시행 조건을 읽어낸다.

도 8은 전술한 실시할 조건을 관리하는 조건 테이블 CDTABLE의 상세도이다. 여기서, 종축은 리세트 전류, 횡축은 기간을 나타내고 있다. 지그재그의 화살표는, 어떠한 순서로 시험 쓰기의 조건을 변화시킬지를 나타내고 있으며, 컨트롤러 CONT는, 조건 테이블 CDTABEL에 따라서, 동작을 행한다. 이 예에서는, 펄스 폭 300㎱/리세트 조건A로부터 개시하고, 순서대로 펄스 폭 400㎱/리세트 조건A ⇒ 펄스 폭 200㎱/리세트 조건B 등과 같이 전술한 동작을 반복한다. 도시되는 바와 같이, 여기에 나타내어지는 조건 모두를 실행할 필요는 없다. 예를 들면, 펄스 폭이 100㎱이고 리세트 조건A(가장 전류가 작음)에서는, 명백하게 리세트를 할 수 없는 것을 알고 있는 경우이면, 그 부분을 실시할 필요는 없다. 또한, 조건 테이블 CDTABLE는, 복수의 시험 쓰기 영역이 있는 경우에는, 어느 시험 쓰기 영역에의 시험 쓰기 동작이 종료되어 있는지를 관리한다. 여기서는, 최초이기 때문에, 컨트롤러 CONT는, 펄스 폭 300㎱/리세트 조건A를 선택하고, 또한, 그 조건을 읽어낸다(후의 설명을 위해서, TRY_U가 "미실시"로 되어 있지 않지만 여기서는, "미실시"로 되어 있는 것으로 한다).

도 7을 다시 참조하여, 시험 쓰기의 동작의 계속을 설명한다. 컨트롤러 CONT는, 읽어낸 조건(300ns/조건A)에서, 상 변화 메모리 PCM에 대하여, 상부 시험 쓰기 영역 TRY_U에의 시험 쓰기 커맨드를 발행한다. 이 발행 방법은 후술한다. 상 변화 메모리 PCM은, 시험 쓰기 커맨드를 받은 후, 시험 쓰기 커맨드에 포함되는 조건에서, 상부 시험 쓰기 영역 TRY_U에 대하여 리세트 동작을 행한다. 또한, 상 변화 메모리 PCM은, 리세트 동작에서는, 원하는 저항값까지 올라갔는지의 여부를 판정하는 베리파이 동작을 행한다. 이 베리파이 동작은, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)에 의해 제어되고, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)는, 그 조건 하에서 몇회 베리파이를 행하였는지를 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic) 내에 포함되는 베리파이 횟수 레지스터 VERREG에 저장한다. 상 변화 메모리 PCM은, 리세트 동작이 종료된 시점에서 메모리 컨트롤러 MEM_CONT에 통지한다. 또한, 기억 정보 '0'의 재기입은, 매회 동일한 동작 조건에서 행하여도 되고, 도 5에 도시되어 있는 어레이 전압 VARY를 서서히 올리면서 실행하여도 된다.

상 변화 메모리 PCM으로부터의 통지를 받아, 메모리 컨트롤러는, 상태 읽어내기 커맨드를 발행하고, 베리파이 횟수 레지스터 VERREG로부터 몇회 베리파이를 행하였는지를 읽어내고, 도 8에 도시되는 조건 테이블 CDTABLE에 기입한다. 이 예에서는, 5회이었던 것을 나타낸다(TRY_U:5). 이것으로, 하나의 기입 조건에 대한 시험 쓰기 동작이 종료된다(700).

계속해서, 다음의 기입 조건이 미실시인지를 체크한다. 여기서는, 다음의 400㎱/조건A가 미실시이기 때문에, 재차, 시험 쓰기를 행하기 위해서, 상 변화 메 모리 PCM에 대하여, 시험 쓰기 커맨드를 발행한다. 이하, 마찬가지의 동작(700)을 필요한 조건에 대하여 행한다.

여기서, 소정의 조건 하에서의 베리파이 횟수를 조건 테이블 CDTABLE에 저장하고, 본 실시예와 같이 이력을 취하면 된다. 이력을 취하여, 학습함으로써, 명백하게 리세트를 할 수 없는 조건을 알 수 있어, 시험 쓰기 동작에서 행할 조건을 적게 하는 것이 가능하게 된다.

이와 같이 상부 시험 쓰기 영역 TRY_U에 대한 실시할 모든 조건이 종료된 후, 다른 영역이 미실시가 아닌지를 확인한다. 여기서는, 중앙부 시험 쓰기 영역 TRY_M이 미실시이기 때문에, 메모리 컨트롤러 MEM_CONT는, 중앙부 시험 쓰기 영역 TRY_M에의 마찬가지의 동작을 개시한다. 또한, 그 후에 하부 시험 쓰기 영역 TRY_L에 대하여 마찬가지의 시험 쓰기 동작을 행한다.

모든 시험 쓰기 영역 TRY에의 시험 쓰기 동작이 종료된 시점에서, 메모리 컨트롤러 MEM_CONT는, 관리 테이블에 있는 각 조건 하에서의 베리파이 횟수를 체크하여, 가장 적절한 리세트 조건 및 기간을 결정한다. 그 후, 결정한 리세트 조건, 기간을 상 변화 메모리 PCM의 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic) 내에 있는 조건 설정 레지스터 CDREG에 등록하기 위한 조건 설정 커맨드를 발행하고, 기입 조건을 설정한다. 이것으로, 리세트 동작 검증 및 동작 조건 최적화가 종료된다.

계속해서, 세트 동작에 대해서도 리세트 동작과 마찬가지로, 상부, 중앙부, 하부의 시험 쓰기 영역 TRY에 대하여 행하여, 조건 설정을 행한다. 도 9는, 조건 테이블 CDTABLE 중, 세트 조건을 관리하는 테이블이다. 세트 동작을 행하는 경우에는, 입출력선 I/O[7:0]를 통하여 상 변화 메모리에, 기억 정보 "1"을 출력하면 된다. 또한, 본 실시예에서는, 세트 동작은, 기간에서만 행하고 있으므로, 그 시험 쓰기 동작을 행하는 기간을 짧게 하는 것이 가능하다. 세트 동작이 종료된 단계에서, 시험 쓰기 동작이 종료된다. 또한, 기억 정보 '1'의 재기입은, 매회 동일한 동작 조건에서 행하여도 되고, 도 5에 도시되어 있는 어레이 전압 VARY를 서서히 올려가면서 실행하여도 된다.

도 10은 일례로서 상부 시험 쓰기 영역에 대한 리세트 동작의 시험 쓰기 동작의 각 신호의 파형을 도시하고 있다. 우선, 메모리 컨트롤러는, 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 구동하고, 하이 레벨로 되어 있는 칩 기동 신호 CEB 및 어드레스 래치 기동 신호 ALE를 로우 레벨로 구동한다. 이 후, 제1 시험 쓰기 커맨드 신호 PRG1을 입출력선 I/Ox(x=0∼7)를 통하여 입력하면, 라이트 기동 신호 WEB의 상승 엣지에 의해, 제1 시험 쓰기 커맨드 신호 PRG1이 상 변화 메모리 PCM에 취득된다. 다음으로, 또한, 하이 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 로우 레벨, 로우 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 하이 레벨로 각각 구동하여, 상부 시험 쓰기 영역 TRY_U를 나타내는 어드레스를 컬럼 어드레스로서 2회(CA1, CA2), 로우 어드레스로서 3회(RA1, RA2, RA3)로 나누어 순서대로 입력한다. 이들 어드레스는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상 변화 메모리 칩에 취득되고, 칩 내부에서는 어드레스의 디코드가 순차적으로 행해진다. 또한, 하이 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 로우 레벨로 구동하여, 리세트 동작에 대응하는 "0"의 기억 정보 Din(N)∼Din(M)을 입출력선I/Ox(x=0∼7)를 통하여 입력한다. 계속해서, 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 구동하여, 제2 시험 쓰기 커맨드 신호 PRG2를 입출력선I/Ox(x=0∼7)에 입력한다. 이 제2 시험 쓰기 커맨드 신호 PRG2는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상 변화 메모리 칩에 취득되어, 시험 쓰기 동작이 행해진다. 또한, 시험 쓰기 동작에서, 하이 레벨로 되어 있는 레디/비지 신호 RBB는 로우 레벨로 구동된다. 재기입 동작을 종료하고, 로우 레벨로 되어 있는 레디/비지 신호 RBB가 하이 레벨로 구동되고 나서, 상태 읽어내기 커맨드 신호 RDS를 입력한다. 상태 읽어내기 커맨드 신호 RDS는, 기입 기동 신호 WEB의 상승 엣지에서 칩 내부에 취득된다. 또한, 읽어내기 기동 신호 RDB에 동기하여, 베리파이를 행한 횟수 RIO0이 입출력선 I/Ox(x=0∼7)로부터 출력된다.

이상과 같이 시험 쓰기를 행함으로써, 제조 시의 조건이나 재기입 횟수에 의한 열 이력에 의한 재기입 조건의 변화에 맞추어 최적의 리세트 조건·세트 조건의 설정이 가능하게 되고, 결과로서 베리파이 횟수가 적어져, 안정 동작·고속 동작이 가능하게 된다. 또한, 메모리 어레이 MA의 상부, 중앙부, 하부의 3개소에 시험 쓰기를 행하고, 각각의 결과를 보기 때문에, 메모리 어레이가 대규모로 되었을 때도 위치에 의한 재기입 조건의 변화도 고려에 넣을 수 있어, 전체로서 가장 적절한 조건으로 하는 것이 가능하게 된다.

또한, 메모리 어레이의 위치에 의한 변동을 고려할 필요가 없는 경우에는, 시험 쓰기 영역을 3개소에 형성할 필요는 없고, 1개소만에 형성하여도 되는 것은 물론이다.

[실시예 2]

다음으로 본 발명의 실시예 2에 대하여 설명한다. 상 변화 실시예 2의 시스템에서는, 도 11에 도시한 바와 같이 메모리 컨트롤러 MEM_CONT 내에 어드레스 대체 회로 REP를 갖는다. 어드레스 대체 회로 REP는, 상 변화 메모리 PCM에 기입을 행하였을 때에, 기입이 실패하였는지의 여부를 체크하고, 실패한 경우에, 그 어드레스를 불량 어드레스로서 관리하고, 그 불량 어드레스에 대하여 어느 어드레스로 변환할지를 관리한다. 어드레스 대체 회로 REP에는, 제조 시의 테스트에 의해 판별된 불량 어드레스 및 그 치환처 어드레스도 등록된다.

상 변화 소자에서는, 제조 시는 기입을 할 수 없는, 즉 불량 메모리 셀이라도, 몇번인가 기입 전류를 인가함으로써, 소자 특성이 변화되고, 저항 변화가 커지는, 즉 정상으로 동작하는 경우가 있다. 본 실시예에서는, 그 특성을 살려, 중앙 처리 장치 CPU로부터의 액세스가 없는 기간에, 어드레스 대체 회로 REP에서 관리되는 불량 어드레스에 대하여, 기입을 행하고, 기입이 실패하였는지를 재체크하고, 기입이 성공한 경우에는, 불량 어드레스의 관리로부터 제외하여, 사용 가능하게 하는 것을 특징으로 한다.

구체적인 동작을 도 12를 이용하여 설명한다. 우선, 메모리 컨트롤러 MEM_CONT는, 중앙 처리 장치 CPU로부터의 액세스가 없는 기간에, 어드레스 대체 회로에서 관리되는 불량 어드레스를 읽어내고, 제1 기입 커맨드, 어드레스, 기억 정보를 출력한다. 또한, 계속해서 제2 기입 커맨드를 발행한다. 상 변화 메모리 PCM은, 메모리 컨트롤러 MEM_CONT로부터의 출력을 받아, 레디/비지 신호를 하강시킴과 함께, 그 불량 어드레스에 대하여 기입 동작을 행한다. 그 기입 동작 내에는, 베리파이 동작을 포함하고, 그 행한 횟수를 베리파이 횟수 레지스터 VERREG에 저장한다. 그 후, 레디/비지 신호를 상승시킨다. 레디/비지 신호가 상승한 것을 받아, 컨트롤러 CONT는, 상태 읽어내기 커맨드를 발행하고, 베리파이 횟수 레지스터 VERREG 내의 베리파이 횟수를 읽어낸다. 이 베리파이 횟수가 미리 정해진 횟수보다 큰 경우에는, 기입에 실패하였다고 판단하고, 그 동작을 종료한다. 한편, 읽어낸 베리파이 횟수가 소정의 횟수보다 작은 경우에는, 기입에 성공하였다(부활하였다)고 판단한다. 여기서, 단순히 어드레스 대체 회로 REP 내의 불량 어드레스로서의 관리로부터 제외하면, 차회 액세스가 온 경우에, 어드레스 대체 처리가 행해지지 않아, 상이한 정보가 읽어내어지게 된다. 따라서, 기입에 성공한 경우에는, 컨트롤러 CONT는, 어드레스 대체 회로 REP로부터 치환처의 어드레스에 저장되는 정보를 읽어내기 위해서, 상 변화 메모리 PCM에 읽어내기 커맨드를 발행한다. 그 후, 읽어내어진 정보를 부활한 메모리 셀의 어드레스에 대한 제1, 제2 기입 커맨드를 발행하여, 정보를 기입한다. 이 처리가 종료된 시점에서, 어드레스 대체 회로 REP의 불량 어드레스로서의 관리로부터 제외한다.

이상의 동작에 의해, 출하 후에 유저측에서, 불량 메모리 셀의 특성개선이 자동적으로 행해져, 메모리 용량을 보충하는 것이 가능하게 된다. 이와 같은 기능은, 특히 대용량의 스토리지 용도에서 유익하다. 대용량의 스토리지 용도에서는, 어느 정도의 불량을 허용하여 칩을 출하하는 경우가 많다. 이와 같은 형태의 메모 리는, Mostly Good Memory로 부르고 인지되어 있다. 종래는, 재기입 횟수의 상한에 도달한 메모리 셀로부터 사용 불가능하게 되므로, 메모리 용량은 감소의 일로를 걷는다. 그러나, 본 실시예의 기능을 이용하면, 메모리 셀을 보충하는 것이 가능하게 되어, 메모리 용량의 감소를 억제하는 것이 가능하게 된다.

또한, 본 실시예에서는, 기입 동작을 실패하였는지의 여부를 베리파이 횟수 레지스터 VERREG에 저장된 베리파이 횟수로 판단하였지만, 기입에 성공하였는지의 여부를 나타내는 플래그를 별도로 설치하여, 그에 의해 판단하여도 된다.

[실시예 3]

계속해서, 본 발명의 실시예 3에 대하여 설명한다. 실시예 3에 따른 메모리 시스템을 나타내는 도 13의 구성은, 실시예 1의 도 1에 대하여, 메모리 컨트롤러 MEM_CONT 내에 온도계 TMP를 갖고 있는 점이 상위한다. 상 변화 메모리 PCM은, 공급된 열량으로 상 변화 소자의 상태를 변화시키기 때문에, 주위 온도의 영향을 받기 쉽다. 즉, 주위 온도의 변화에 의해 최적의 기입 조건이 변화된다. 본 실시예에서는, 온도계 TMP에 의해, 주위 온도를 관측하고, 주위 온도가 변화된 것을 검출하였을 때에, 온도계 TMP로부터 컨트롤러 CONT에 통지가 이루어진다. 컨트롤러 CONT는, 그 통지를 받았을 때에, 실시예 1에 설명한 시험 쓰기의 동작을 행하여, 최적의 조건을 재설정한다.

이와 같이 함으로써, 시스템이 동작 중이라도, 최적의 기입 조건을 유지하는 것이 가능하게 된다.

또한, 본 실시예에서는, 주위 온도의 변화를 온도계 TMP에 의해 관리하고 시 험 쓰기 동작의 트리거로 하고 있지만, 타이머 등에 의해 정기적으로 시험 쓰기 동작을 행함으로써, 주위 온도의 변화에 대응하는 것도 가능하다.

또한, 온도계 TMP에 의해 계측된 온도와, 그 온도일 때에 행한 시험 쓰기의 결과를 관련지어 조건 테이블 CDTABLE에 유지함으로써, 각 온도에서의 최적 조건의 이력이 남고, 그 이력을 이용하여, 각 온도에서의 최적 조건의 설정을 행하는 것이 가능하게 된다.

[실시예 4]

계속해서 실시예 4에 대하여 설명한다. 실시예 3은, 메모리 컨트롤러 MEM_CONT와 상 변화 메모리 PCM이 비교적 가까운 위치에 존재하는 시스템에 적합한 한편, 메모리 컨트롤러 MEM_CONT와 상 변화 메모리 PCM이 떨어진 장소에 위치하고 있는 경우에는, 바람직하지 않다. 왜냐하면, 메모리 컨트롤러 MEM_CONT 내에서 온도를 검출하였다고 해도, 상 변화 메모리 PCM이 떨어진 위치에 있는 경우에는, 그 주위 온도는 상이하기 때문이다. 이와 같은 경우, 주위 온도의 영향을 받는 상 변화 메모리 PCM 내에 온도계를 설치하고, 상 변화 메모리 PCM으로부터 메모리 컨트롤러 MEM_CONT에 온도 변화를 통지하는 구성으로 하여도 되지만, 그 경우, 메모리 컨트롤러 MEM_CONT와의 인터페이스를 변경하거나, 온도계를 특별히 설치하는 등, 범용성이 상실될 가능성이 있다. 따라서, 본 실시예에서는, 도 14에 도시된 바와 같이 상 변화 메모리 PCM과 가까운 위치에 별도의 칩에 형성된 온도 센서 TMP를 배치하는 구성을 채용한다. SOC와 온도 센서 TMP는, 센서 인터페이스 SIF로 연결된다. 이 센서 인터페이스 SIF는, SOC와 상 변화 메모리 PCM의 거리에 따라서 유선 이어도 되고, 무선이어도 된다. 이에 의해, 상 변화 메모리 PCM에는 어떠한 변경도 가하지 않고, 실현하는 것이 가능하게 된다.

구체적인 동작을 도 15을 이용하여 설명한다. 우선，SOC보다 상 변화 메모리 PCM의 근방에 위치하는 온도 센서 TMP에 대하여 센싱 명령을 통지한다. 온도 센서는, 센싱 명령을 받을 때까지는, 인터페이스부 이외의 부분은, 슬립 모드로 되어 있어, 저소비 전력을 실현하고 있다. 온도 센서 TMP는, 센싱 명령을 받음으로써, 슬립 모드로부터 복귀하고, 주위 온도를 센스하고, 그 센싱 결과를 SOC에 회답한다. 그 후, 다시 인터페이스부 이외의 부분은 슬립 모드에 들어간다. 한편, 센싱 결과를 받은 SOC는, 그 온도 변화를 검출하고, 필요하면, 실시예 1에 설명되는 바와 같은 시험 쓰기 동작을 개시한다. 이에 의해, 메모리 컨트롤러 MEM_COMT와 상 변화 메모리 PCM의 위치가 떨어져 있는 경우라도, 상 변화 메모리 PCM의 주위 온도의 변화에 대하여 최적의 기입 조건을 설정 가능하게 된다.

[실시예 5]

계속해서 실시예 5에 대해서 설명한다. 실시예 1∼실시예 4에서 설명한 시험 쓰기 동작에서는, 베리파이 재기입 동작과는 상이한 제어 인자의 값을 변화시키고 있었다. 즉, 리세트 동작에서는, 베리파이 재기입의 제어 인자인 어레이 전압 VARY의 설정이 일의로 설정되어 있었던 것에 대하여, 시험 쓰기 동작에서는 도 8에 도시한 바와 같이, 리세트 전류의 구동 능력이나 펄스 폭을 변화시켜 왔다. 그러나, 리세트 전류의 구동 능력이나 펄스 폭이 변화되면, 그에 따른 어레이 전압 VARY의 설정이 존재한다. 본 실시예에서는, 어레이 전압 VARY의 최적 설정을 실현 하는 방법을 제공한다.

도 16은, 본 실시예에 따른 상 변화 메모리의 주요부 회로의 블록도를 도시하고 있다. 전술한 도 2의 구성과의 상위점은, 커맨드 레지스터 및 제어 논리 회로(Command Resister&Control Logic)에 전압 설정 레지스터 VREG와, 그 출력 신호인 어레이 전압 제어 신호 VACSIG가 입력된 어레이 전압 제어 회로 VACTL을 추가한 점에 있다. 어레이 전압 설정 레지스터 VAREG의 값은, 베리파이 횟수 레지스터VERREG 및 조건 설정 레지스터 CDREG의 값에 따라서 설정된다. 이와 같은 구성에 의해, 보다 확실하게 기입 동작을 실현할 수 있다.

또한, 어레이 전압 제어 회로 VACTL의 계조는, 일정할 필요는 없으며, 시험 쓰기 동작과 통상 동작에서, 서로 다른 값으로 설정하는 것도 가능하다. 예를 들면, 시험 쓰기 동작에서는 0.2볼트 이하, 보다 바람직하게는 0.1볼트 이하의 미세한 전압단위로 행하여, 저항값이 변화하는 동작 전압을 정확하게 구한다. 게다가, 통상 동작에서의 베리파이 재기입 동작에서는, 그것보다 약간 작은 계조수, 예를 들면 베리파이 후에는 0.3볼트의 전압 단위로 전압을 올리면서 기입하면, 베리파이 횟수를 줄일 수 있다. 이와 같은 제어에 의해, 기입 시간을 단축하는 것이 가능하게 된다.

이상, 실시예에 따라서 설명해 왔지만, 본 발명의 취지를 일탈하지 않는 한, 다양한 변경이 가능하다. 예를 들면, 중앙 처리 장치 CPU와 메모리 컨트롤러 MEM_CONT는, 서로 다른 칩으로 형성하여도 되고, 또한, 메모리 컨트롤러 MEM_CONT와 상 변화 메모리 PCM을 하나의 장치로 하여, 소위, SSD(솔리드 스테이트 디스크) 와 같은 구성으로 하여도 된다. 또한, 시험 쓰기의 순서를 제어하는 컨트롤러 부분을 상 변화 메모리 PCM 내에 설치하고, 관리 테이블 TABLE 등의 메모리를 도 2에 도시되는 메모리 어레이 MA 내의 소자를 이용하여도 된다. 여기서, 관리 테이블 TABLE를, SOC에 내장된 RAM(random access memory)에 일시적으로 구축함으로써, 관리 테이블에의 읽기쓰기 동작 시간을 단축할 수 있다. 보다 섬세한 제어를 행하기 위해서 큰 관리 테이블 용량을 필요로 하는 경우에는, 내장 RAM 외에, 외장의 RAM을 추가하면 된다.

또한, 도 2의 메모리 어레이 MA를 적층 구조로 하여, 대용량을 실현하여도 된다. 그 경우, 제조 시의 각 층의 열 이력이 상이하기 때문에，층마다 시험 쓰기 영역 TRY를 형성하고, 층마다 기입 조건을 변화시키면 된다.

또한, 지금까지 설명해 온 실시예에서는, 동작 조건이나 주위 온도를 차례대로 하나하나 감시하면서, 관리 테이블에 따라서 최적의 동작 조건을 설정하였지만, 감시 내용은 이에 한정되지 않는다. 예를 들면 도 1의 관리 테이블에, 메모리 셀에의 기입 횟수를 계수하는 영역을 형성함과 함께, 컨트롤러가 기입 횟수에 따른 최적 동작 조건을 도출함으로써, 새로운 기입 동작 조건을 설정하는 것도 가능하다. 이와 같은 제어에 의해, 보다 고신뢰의 상 변화 메모리 시스템을 실현하는 것이 가능하게 된다. 또한, 상기의 최적 동작 조건의 도출에 이용하는 식을, 상 변화 메모리 PCM에 기억하도록 해 두면, 이와 같은 기능 추가에 의한 관리 테이블 증대를 억제할 수 있다.

실시예 1의 설명에서는, 시험 쓰기 영역 TRY_U, TRY_M, TRY_L을 고정으로 하 였지만, 특별히 제한은 없다. 예를 들면, 유저 정보가 기입되어 있지 않은 영역을 사용하여 시험 쓰기를 행하면, 메모리를 효율적으로 사용할 수 있다.

SOC와 상 변화 메모리 PCM 사이에서, 시험 쓰기의 제어를 행하였지만, 시험 쓰기 제어의 범위는, 특별히 제한은 없다. 요즈음, 대개의 정보 단말기는 인터넷망에 접속되어 있으므로, 컨트롤러 CONT가 시험 쓰기에 의해 얻어진 정보를 특정한 데이터 센터에 보냄으로써, 특정한 데이터 센터를 마스터로 하여 제어하는 것도 가능하다. 예를 들면, 이 데이터 센터를 칩 벤더가 운영하는 것이면, 고객으로부터 얻어진 최적 동작 조건이나 불량 정보를 분석하여, 출하한 칩의 불량이 확대되기 전에, 시험 쓰기의 명령을 전체 유저에게 통지할 수 있다. 이에 의해, 유저는 예기하지 않은 고장을 미연에 방지하는 것이 가능하게 되어, 고신뢰의 메모리 시스템을 구축할 수 있다. 또한, 컨트롤러 CONT가 다른 메모리 시스템으로부터 특정한 데이터 센터에 송신한 시험 쓰기 정보를 읽어내어, 자기 자신의 기입 조건의 결정에 이용하는 것도 가능하다. 이에 의해, 예를 들면, 동일한 웨이퍼 로트로 제조된 다른 상 변화 메모리 PCM의 정보도 얻을 수 있어, 보다 고신뢰의 메모리 시스템을 구축할 수 있다.

도 1은 본 발명의 실시예 1의 반도체 장치에서의 상 변화 메모리 시스템의 구성의 예를 도시하는 도면.

도 2는 도 1에 기재된 상 변화 메모리의 구성의 예를 도시하는 도면.

도 3은 도 2에 기재된 상 변화 메모리에서, 메모리 어레이의 구성의 예를 도시하는 도면.

도 4는 도 2에 기재된 상 변화 메모리에서, 센스 앰프의 구성의 예를 도시하는 도면.

도 5는 도 2에 기재된 상 변화 메모리에서, 재기입 드라이버의 구성의 예를 도시하는 도면.

도 6은 도 5에 기재된 재기입 드라이버에서, 리세트 동작에서의 동작의 예를 도시하는 도면.

도 7은 도 1에 기재된 상 변화 메모리 시스템에서, 시험 쓰기 동작의 시퀀스의 예를 나타내는 플로우차트.

도 8은 도 1에 기재된 조건 테이블 CDTABLE의 예를 도시하는 도면.

도 9는 도 1에 기재된 조건 테이블 CDTABLE의 예를 도시하는 도면.

도 10은 도 1에 기재된 상 변화 메모리에서, 상부 시험 쓰기 영역에 대한 리세트 동작의 시험 쓰기 동작의 신호 파형의 예를 도시하는 도면.

도 11은 본 발명의 실시예 2의 반도체 장치에서의 상 변화 메모리 시스템의 구성의 예를 도시하는 도면.

도 12는 도 11에 기재된 상 변화 메모리 시스템에서, 불량 어드레스에의 시험 쓰기 동작의 시퀀스의 예를 나타내는 플로우차트.

도 13은 본 발명의 실시예 3의 반도체 장치에서의 상 변화 메모리 시스템의 구성의 예를 도시하는 도면.

도 14는 본 발명의 실시예 4의 반도체 장치에서의 상 변화 메모리 시스템의 구성의 예를 도시하는 도면.

도 15는 도 14에 기재된 상 변화 메모리 시스템에서, 온도 측정과 시험 쓰기 동작의 시퀀스의 예를 나타내는 플로우차트.

도 16은 본 발명의 실시예 5의 반도체 장치에서의 상 변화 메모리의 어레이의 구성의 예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

PCM : 상 변화 메모리

CPU : 중앙 처리 장치

MEM-CONT : 메모리 컨트롤러

SOC : 반도체 칩

TABLE : 관리 테이블

CDTABLE : 조건 테이블

CONT-REG : 컨트롤 레지스터

PADD : 어드레스 버스

PDATA : 데이터 버스

MData : 데이터 버스

MRBB : 비지 신호 버스

PL0, PL1 : 메모리 플레인

MA : 메모리 어레이

YDEC : 컬럼 디코더

XDEC1, XDEC2 : 로우 디코더

D[16895:0], D0T/B∼D16895T/B : 데이터선쌍

IA[30:0] : 어드레스 신호

PA0[29], PA0[28:12] : 내부 어드레스 신호

WL[217-1:0] : 워드선

BS[1:0] : 비트선 선택선

CTL1∼CTL4 : 제어 신호군

VARY : 어레이 전압

IO[7:0] : 입출력선

CLE　커맨드 래치 기동 신호

ALE : 어드레스 래치 기동 신호

CEB : 칩 기동 신호

REB : 읽어내기 기동 신호

WEB : 기입 기동 신호

WPB : 기입 보호 신호

RBB : 레디/비지 신호

PS[1:0] : 메모리 플레인 선택 신호

MUXB : 멀티플렉서군

TRY_U, TRY_M, TRY_L : 시험 쓰기 영역

VERREG : 베리파이 횟수 레지스터

CDREG : 조건 설정 레지스터

VAREG : 전압 설정 레지스터

VACSIG : 어레이 전압 제어 신호

VACTL : 어레이 전압 제어 회로

MB0∼MB16895 : 멀티플렉서

MC00∼MC(2¹⁷-1)168951 : 적층 메모리 셀군

R : 상 변화 저항 소자

D : 메모리 셀 선택용의 다이오드

BL00∼BL168951 : 비트

CD0∼CD16895 : 공통 데이터선

RW0∼RW16895 : 읽기쓰기 회로

SA : 센스 앰프

WD : 재기입 드라이버

PCC : 프리차지 회로

CCL : 크로스 커플형 래치 앰프

RG : 전달 게이트

DLEQ : 데이터선 이퀄라이즈 신호

CSP, CSN : 공통 소스선

RGE1, RGE2 : 전달 게이트 기동 신호

VBIAS0, VBIAS1 : 바이어스 전압

MN70, MN71, MN72, MN73 : NMOS 트랜지스터

MP700, MP701, MP710, MP711, MP710, MP722, MP723, MP724 : PMOS 트랜지스터

Icell, Iset, Irst : 메모리 셀 전류

LS1B∼LS3B : 전류 선택 신호

SET_EN : 세트 기동 신호

ND70, ND712 : 입력 NAND 회로

SET_EN : 세트 기동 신호

RST_EN : 리세트 기동 신호

TIM_SET : 세트 타이머

IWE : 내부 기입 인에이블 신호

WIDTH_SET, WIDTH_RST : 전류 인가 시간

TIM_RST : 리세트 타이머

CA1, CA2 : 컬럼 어드레스

RA1, RA2, RA3 : 로우 어드레스

PRG1, PRG2 : 기입 커맨드 신호

RD1, RD2 : 읽어내기 커맨드 신호

REP : 어드레스 대체 회로

TMP : 온도계

SIF : 센서 인터페이스

Claims

복수의 제1 메모리 셀을 갖는 제1 영역과, 복수의 제2 메모리 셀을 갖는 제2 영역을 갖는 제1 메모리 어레이를 갖는 메모리 디바이스와,

상기 메모리 디바이스에 접속되며, 상기 메모리 디바이스에 커맨드를 발행하는 컨트롤러와,

복수의 시험 쓰기 조건이 유지되는 조건 관리 테이블을 포함하고,

상기 컨트롤러는, 상기 조건 관리 테이블에 유지된 상기 복수의 시험 쓰기 조건에 기초하여 상기 복수의 제2 메모리 셀에 복수회 시험 쓰기를 행하고, 그 결과에 기초하여, 상기 복수의 제1 메모리 셀에의 기입 조건을 결정하고,

상기 메모리 디바이스는, 상기 컨트롤러로부터 지시된 상기 기입 조건에 의해 상기 복수의 제1 메모리 셀에의 기입을 행하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 조건 관리 테이블은, 상기 복수의 제2 메모리 셀의 어드레스를 유지함과 함께, 상기 복수의 시험 쓰기 조건을 실시하는 순서를 유지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 어레이는, 복수의 제3 메모리 셀을 갖는 제3 영역을 더 갖고,

상기 조건 관리 테이블은, 상기 복수의 제2 메모리 셀에 대한 상기 복수의 시험 쓰기 조건에 의한 기입 결과와, 상기 복수의 제3 메모리 셀에 대한 상기 복수의 시험 쓰기 조건에 의한 기입 결과를 유지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 디바이스는, 상기 제1 메모리 어레이의 상층에 형성된 제2 메모리 어레이를 갖고,

상기 제2 메모리 어레이는, 복수의 제4 메모리 셀을 갖는 제4 영역과, 복수의 제5 메모리 셀을 갖는 제5 영역을 갖고,

상기 메모리 디바이스는, 상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 각각에 대하여 기입 조건을 유지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 주위 온도의 변화를 검출하는 온도계를 더 갖고, 상기 온도계에 의해 소정량의 온도 변화가 있었을 때에, 상기 복수의 제2 메모리 셀에 대하여 상기 복수의 시험 쓰기 조건에 의해 기입을 행하여, 상기 기입 조건을 다시 결정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 복수의 시험 쓰기 조건의 각각은, 기입 시의 전류량 및 펄스 폭 중 적어도 한쪽이 상이한 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 상기 복수의 시험 쓰기 조건에 기초하여 행한 시험 쓰기의 결과의 이력을 유지하고, 상기 유지된 이력에 기초하여, 상기 복수의 시험 쓰기 조건 중 상기 시험 쓰기에 사용하는 시험 쓰기 조건을 결정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 조건 관리 테이블은, 상기 복수의 시험 쓰기 조건 중, 어느 시험 쓰기 조건을 이용할지를 유지하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서

상기 제2 영역은, 상기 제1 메모리 어레이의 단부에 형성되고, 상기 제3 영역은, 상기 제1 메모리 어레이의 중앙부에 형성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 시험 쓰기는, 상기 메모리 디바이스 및 상기 컨트롤러의 전원 투입 시 에 행해지는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 디바이스는, 상기 복수의 제1 메모리 셀에의 기입 시에, 베리파이 동작을 행하여, 베리파이에 실패하였을 때에 행하는 재기입 시에 공급되는 전압을 변화시키고,

상기 전압의 변화량은, 상기 메모리 디바이스에 포함되는 레지스터에 의해 설정되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 주위 온도의 변화를 검출하는 온도계를 더 갖고, 상기 온도계에 의해 검출된 온도와, 상기 시험 쓰기의 결과를 관련지어 유지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 상기 복수의 제1 메모리 셀에의 기입 횟수를 계수하고, 유지함과 함께, 상기 기입 횟수에 따른 기입 조건을 도출하는 식을 이용하여, 상기 기입 조건을 결정하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 복수의 제1 메모리 셀의 각각은, 상 변화 소자를 갖고,

상기 기입 조건은, 상기 상 변화 소자를 세트 상태로 하는 경우와 리세트 상태로 하는 경우의 각각의 경우에서, 결정되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 조건 관리 테이블은, 상기 메모리 디바이스에 유지되고,

상기 컨트롤러는, RAM을 내장함과 함께, 상기 조건 관리 테이블을 상기 RAM에 읽어내어 이용하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 유저 정보가 기입되어 있지 않은 영역을 관리함과 함께, 상기 유저 정보가 기입되어 있지 않은 영역을 상기 제2 영역으로서 이용하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 컨트롤러는, 상기 시험 쓰기에 의해 얻어진 정보를 정보 센터에 송신하는 것을 특징으로 하는 반도체 장치.
제17항에 있어서,

상기 컨트롤러는, 상기 정보 센터로부터 다른 메모리 디바이스의 시험 쓰기 결과를 수취하고, 상기 다른 메모리 디바이스의 시험 쓰기 결과를 이용하여 상기 기입 조건을 결정하는 것을 특징으로 하는 반도체 장치.