KR20090092232A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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KR20090092232A
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Abstract

웰 영역에 있어서, 게이트 폭 방향으로 요철 구조가 형성되고, 절연막을 통해 오목부 내에 그리고 볼록부의 상부 표면 상에 게이트 전극이 형성된다. 게이트 길이 방향으로 게이트 전극의 일측 상에 상부 소스 영역 및 하부 소스 영역이 형성되고, 게이트 전극의 타측 상에 상부 드레인 영역 및 하부 드레인 영역이 형성된다. 따라서, 소스 영역에서의 하부 소스 영역 및 드레인 영역에서의 하부 드레인 영역을 형성함으로써, 게이트 길이가 짧아짐에 따라 발생되는 채널 영역의 상부에서 발생한 전류 집중이 억제될 수도 있고, 전류가 전체 채널 영역에서 균일하게 흐르는 것이 허용될 수도 있고, 그에 따라 유효 게이트 폭이 웰 영역 내에 형성된 요철 구조로 인하여 보다 넓어진다. 따라서, 반도체 장치의 온-저항이 감소되어, 구동 성능을 강화한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이고, 보다 상세하게는 트렌치를 이용하여 넓은 게이트 폭을 갖는 금속 산화물 반도체 (MOS) 트랜지스터에 관한 것이다.
MOS 트랜지스터는 전자 기술의 코어에 있는 전자 장치이고, 그에 따라 MOS 트랜지스터의 소형화 및 구동 성능 강화는 중요한 이슈이다. MOS 트랜지스터의 구동 성능을 강화하는 방법으로서, 게이트 폭을 보다 길게 함으로써, 온-저항을 감소시키는 것을 수반한 방법이 주어진다. 그러나, 게이트 폭이 보다 길어지는 경우, MOS 트랜지스터의 점유 면적이 커지는 문제점이 발생한다.
일본특허공개공보 제 2006-294645 호는, 측방향 MOS 구조를 갖는 MOS 트랜지스터의 점유 면적의 증가를 억제하면서, 게이트 폭이 보다 길어지는 기술을 제안한다. 이 기술에 있어서, 도 2a 의 투시도에 도시된 바와 같이, 웰 (2) 내에 오목부 (트렌치 ; 11a) 가 형성되고, 게이트 절연막 (4) 을 통해 오목부 (11a) 내에 그리고 볼록부 (11b) 상에 게이트 전극 (3) 이 형성된다. 웰 (2) 의 표면 부분에 있어서, 게이트 전극 (3) 의 일측 상에 소스 영역 (5a) 이 형성되고, 게이트 전극 (3) 의 타측 상에 드레인 영역 (6a) 이 형성된다.
도 2a 의 A-A 단면도 및 B-B 단면도가 도 2b 및 도 2c 에 각각 도시되어 있다. A-A 단면도에 도시된 바와 같이, 오목부 (11a) 내에 게이트 전극 (3) 이 형성되고, 그에 따라 게이트 절연막 (4) 과 접촉하게 되는 윤곽의 길이가 게이트 폭이 된다. 이와 같이, 이 기술에 따르면, 유효 게이트 폭의 길이는, 오목부 (11a) 및 볼록부 (11b) 를 갖는 트렌치 구조에 게이트부를 형성함으로써, 게이트부의 표면 상의 게이트 전극 (3) 의 길이보다 길어질 수도 있고, 그에 따라 MOS 트랜지스터의 내저항을 감소시키지 않으면서, 단위 면적당 온-저항이 감소될 수도 있다.
이 기술에 있어서, 도 2a 의 투시도에 도시된 바와 같이, 볼록부 (11b) 및 오목부 (11a) 를 형성하도록 웰 (2) 내에 트렌치가 형성되고, 게이트 절연막 (4) 을 통해 오목부 (11a) 내에 그리고 볼록부 (11b) 의 상부 표면 상에 게이트 전극 (3) 이 형성된다. 웰 (2) 의 표면 부분에 있어서, 게이트 전극 (3) 의 일측 상에 소스 영역 (5a) 이 형성되고, 게이트 전극 (3) 의 타측 상에 드레인 영역 (6a) 이 형성된다.
도 2b 는 도 2a 의 A-A 단면도이고, 여기서 게이트 전극 (3) 에 전압을 인가함으로써, 오목부 (11a) 및 볼록부 (11b) 를 따라 채널 영역 (9) 이 형성되고, 게이트 폭은, 트렌치가 형성되지 않은 일반적인 MOS 트랜지스터와 비교하여 오목부의 측면의 길이만큼 보다 길어질 수도 있고, 그에 따라 MOS 트랜지스터의 내저항을 감소시키지 않으면서, 단위 면적당 온-저항이 감소될 수도 있다.
그러나, 도 2a 의 구조에 있어서, 게이트 길이 L 이 짧아짐에 따라, 예상된 구동 성능이 획득될 수 없다는 문제점이 발생한다.
도 2c 는 도 2a 의 B-B 단면도이다. 도 2b 로부터 자명한 바와 같이, 도 2c 는 트렌치의 측벽 바로 옆의 부분을 커팅함으로써 획득된 단면도이고, 여기에 채널 영역 (9) 이 형성되어 있다. 전류는 전류 경로 (10) 를 통해 소스와 드레인 사이에 형성된 채널 영역 (9) 으로 흐르는데, 이는 도 2c 에 도시되어 있다. 채널 영역 (9) 의 상부에 위치한 전류 경로 (10) 는, 채널 영역 (9) 의 하부에 위치한 전류 경로 (10) 보다 짧고, 게이트 길이 L 이 짧아짐에 따라, 이러한 차이는 뚜렷하게 관측된다. 상세하게는, 게이트 길이 L 이 짧아짐에 따라, 전류는 집중 방식으로 채널 영역 (9) 의 상부에 위치한 전류 경로 (10) 를 통해 흐른다. 이는, 전류가 하부에 위치한 전류 경로 (10) 를 통해서는 거의 흐르지 않는 현상을 야기한다. 따라서, 채널 영역 (9) 은 효과적으로 사용될 수 없고, 그 결과 예상된 구동 성능이 획득될 수 없다. 이는, 소스 영역 (5a) 및 드레인 영역 (6a) 이 트렌치의 깊이보다 얕은 깊이를 갖기 때문일 수도 있다. 소스 영역 (5a) 및 드레인 영역 (6a) 의 깊이가 트렌치 깊이와 거의 동등하게 될 수도 있는 경우, 게이트 길이 L 이 짧아짐에 따라 전술한 전류 집중은 발생하지 않고, 전류는 전체 채널에서 균일하게 흐른다. 그러나, 정규 불순물 주입이 적용되는 소스 영역 및 드레인 영역에 관하여, 소스 영역 및 드레인 영역이 깊게 형성되는 경우라도, 일반적으로 이들을 0.5 ㎛ 보다 큰 깊이로 형성하는 것은 어렵다.
불순물 주입 이후에 열 확산을 통해, 불순물이 보다 깊은 레벨로 확산될 수 있다. 그러나, 확산은 소스 영역 및 드레인 영역의 농도를 저하시키고, 기생 저항의 증가 및 구동 성능의 열화를 야기한다. 또한, 불순물은 깊이 방향뿐만 아니라 측방향으로 확산되고, 그에 따라 유효 길이 L 은 짧아진다. 타깃 유효 길이 L 을 달성하기 위해서, 레이아웃의 길이 L 은 측방향 확산에 대한 양만큼 보다 커져야 하고, 그 결과 장치의 크기는 증가하고, 단위 면적당 구동 성능은 열화된다.
또다른 방법으로서, 매우 큰 주입 에너지가 불순물을 보다 깊게 확산하는데 이용될 수 있다. 전술한 방법과 유사하게, 이 방법에서도, 불순물의 측방향 확산은 단위 면적당 구동 성능을 열화시킨다. 또한, 증가된 주입 에너지는, 불순물이 게이트 전극을 관통하여 채널로 주입되는 위험을 야기한다.
본 발명의 목적은, 트렌치 구조를 갖는 반도체 장치의 단위 면적당 구동 성능을 강화하는 것이다.
(1) 전술한 목적을 달성하기 위해서, 본 발명은, 반도체 기판; 반도체 기판 상에 형성되며, 게이트 폭 방향으로 요철 (irregularities) 이 형성된 제 1 도전형의 웰 영역; 절연막을 통해 요철 내에 형성된 게이트 전극; 제 1 도전형의 웰 영역의 상부의 부근에서, 불규칙한 길이 방향으로 게이트 전극의 일측 상에 형성된 제 2 도전형의 상부 소스 영역; 제 1 도전형의 웰 영역보다 얕게 되도록, 제 2 도전형의 상부 소스 영역의 하부측 상에 형성된 제 2 도전형의 하부 소스 영역; 제 1 도전형의 웰 영역의 상부의 부근에서, 불규칙한 길이 방향으로 게이트 전극의 타측 상에 형성된 제 2 도전형의 상부 드레인 영역; 및 제 1 도전형의 웰 영역보다 얕게 되도록, 제 2 도전형의 상부 드레인 영역의 하부측 상에 형성된 제 2 도전형의 하부 드레인 영역을 포함하는 반도체 장치를 제공한다.
(2) 전술한 반도체 장치에 있어서, 게이트 전극에 인접한 제 2 도전형의 상부 드레인 영역 및 제 2 도전형의 하부 드레인 영역의 영역들은, 저 불순물 농도를 갖도록 설정된다.
(3) 또한, 반도체 기판 상에 제 1 도전형의 하부 웰 영역을 형성하는 단계; 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계; 제 1 도전형의 하부 웰 영역의 기판 표면, 제 2 도전형의 하부 소스 영역의 기판 표면, 및 제 2 도전형의 하부 드레인 영역의 기판 표면 상에 반도체 에피택셜층을 형성하는 단계; 반도체 에피택셜층 상에 상부 웰 영역을 형성하는 단계; 에칭에 의해 요철을 형성하기 위해 트렌치를 형성하는 단계; 요철의 전체 표면 상에 절연막을 형성하고, 절연막을 통해 게이트 전극을 형성하는 단계; 및 형성된 게이트 전극의 양측 상에 이온 주입을 수행하여, 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역과 접촉하게 되도록 상부 소스 영역 및 상부 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
(4) 또한, 반도체 기판 상에 제 1 도전형의 하부 웰 영역을 형성하는 단계; 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 저농도 소스 영역 및 제 2 도전형의 하부 저농도 드레인 영역을 형성하는 단계; 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계로서, 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역은 제 2 도전형의 하부 저농도 소스 영역 및 제 2 도전형의 하부 저농도 드레인 영역보다 높은 불순물 농도를 갖는, 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계; 제 1 도전형의 하부 웰 영역의 기판 표면, 제 2 도전형의 하부 소스 영역의 기판 표면, 및 제 2 도전형의 하부 드레인 영역의 기판 표면 상에 반도체 에피택셜층을 형성하는 단계; 반도체 에피택셜층 상에 상부 웰 영역을 형성하는 단계; 에칭에 의해 요철을 형성하기 위해 트렌치를 형성하는 단계; 요철의 전체 표면 상에 절연막을 형성하고, 절연막을 통해 게이트 전극을 형성하는 단계; 게이트 전극의 양측 상에 이온 주입을 수행하여, 제 2 도전형의 상부 저농도 영역을 형성하는 단계; 및 게이트 전극의 소스측 상에 그리고 게이트 전극의 드레인측의 일부 상에 제 2 도전형의 상부 소스 영역 및 제 2 도전형의 상부 드레인 영역을 형성하는 단계로서, 제 2 도전형의 상부 소스 영역 및 제 2 도전형의 상부 드레인 영역은 제 2 도전형의 상부 저농도 영역보다 높은 불순물 농도를 갖는, 제 2 도전형의 상부 소스 영역 및 제 2 도전형의 상부 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, 관련 기술과 비교하여 보다 깊게 소스 영역 및 드레인 영역을 형성함으로써, 반도체 장치의 구동 성능이 강화될 수도 있다.
도 1a 내지 도 1c 는 본 발명의 일 실시형태에 따른 반도체 장치의 구조를 설명하는 도면.
도 2a 내지 도 2c 는 종래의 반도체 장치를 설명하는 도면.
도 3a 내지 도 3f 는 도 1a 내지 도 1c 의 반도체 장치를 제조하는 방법을 설명하는 도면.
도 4 는 변형예 1 에 따른 반도체 장치의 구조를 설명하는 도면.
도 5a 내지 도 5i 는 도 4 의 반도체 장치를 제조하는 방법을 설명하는 도면.
※ 도면의 주요부분에 대한 부호의 설명
1: 반도체 기판 2: 웰 영역
3: 게이트 전극 4: 절연막
5a: 상부 소스 영역 5b: 하부 소스 영역
6a: 상부 드레인 영역 6b: 하부 드레인 영역
9: 채널 영역 10: 전류 경로
11a: 오목부 (트렌치) 11b: 볼록부
(1) 실시형태의 개략
도 1a 내지 도 1c 는 본 발명의 일 실시형태에 따른 반도체 장치의 구조를 나타낸다. 도 1a 는 투시도이고, 도 1b 는 도 1a 의 A-A 단면도이고, 도 1c 는 도 1a 의 B-B 단면도이다.
웰 영역 (2) 에 있어서, 게이트 폭 방향으로 요철 구조 (오목부 (11a) 및 볼록부 (11b)) 가 형성되고, 절연막 (4) 을 통해 오목부 (11a) 내에 그리고 볼록부 (11b) 의 상부 표면 상에 게이트 전극 (3) 이 형성된다. 게이트 길이 방향으로 게이트 전극 (3) 의 일측 상에 상부 소스 영역 (5a) 및 하부 소스 영역 (5b) 이 형성되고, 게이트 전극 (3) 의 타측 상에 상부 드레인 영역 (6a) 및 하부 드레인 영역 (6b) 이 형성된다. 이와 같이, 소스 영역에서의 하부 소스 영역 (5b) 및 드레인 영역에서의 하부 드레인 영역 (6b) 의 형성을 통해, 길이 L 이 짧아짐에 따라 발생되는 도 1c 의 채널 영역 (9) 의 상부에서의 전류 집중이 억제될 수도 있고, 전류가 전체 채널 영역 (9) 에서 균일하게 흐르는 것이 허용될 수도 있고, 그에 따라 구동 성능이 강화된다.
(2) 실시형태의 상세
도 1a 내지 도 1c 는 본 발명의 일 실시형태에 따른 반도체 장치의 구조를 설명하는 도면이다.
본 발명은 측방향 MOS 구조를 갖는 MOS 트랜지스터를 제공하는데, 여기서 반도체 기판 (1) 상에 웰 영역 (2) 이 형성되고, 또한 웰 영역 (2) 상에 게이트 전극 (3), 상부 소스 영역 (5a), 하부 소스 영역 (5b), 상부 드레인 영역 (6a), 및 하부 드레인 영역 (6b) 이 형성된다. 이들 컴포넌트는 실리콘 (LOCOS ; 7) 의 국부 산화에 의해 반도체 기판 (1) 의 다른 영역으로부터 전기적으로 절연된다. 웰 영역 (2) 은 제 1 도전형을 갖도록 형성되고, 상부 소스 영역 (5a), 하부 소스 영역 (5b), 상부 드레인 영역 (6a), 및 하부 드레인 영역 (6b) 은 제 2 도전형을 갖도록 형성된다. 제 1 도전형이 p 형인 경우, 제 2 도전형은 n 형이고, 제 1 도전형이 n 형인 경우, 제 2 도전형은 p 형이다.
도 1a 내지 도 1c 에 있어서, 제 1 도전형은 p 형이고, 제 2 도전형은 n 형이고, p 형 반도체로 웰 영역 (2) 이 형성되고, n 형 반도체로 소스 영역 (5) 및 드레인 영역 (6) 이 형성된다. 도 1a 내지 도 1c 에 있어서, p 형과 n 형 사이의 명백한 차이에 대해, p 형의 웰 영역은 "p 형 웰 영역" 으로 언급된다. 또한, 도 1a 내지 도 1c 에 있어서, 제 1 도전형이 n 형이고, 제 2 도전형이 p 형이고, n 형 반도체로 웰 영역 (2) 이 형성되고, p 형 반도체로 상부 소스 영역 (5a), 하부 소스 영역 (5b), 상부 드레인 영역 (6a), 및 하부 드레인 영역 (6b) 이 형성되는 경우에도 유사한 설명이 이루어질 수도 있다.
게이트 폭 방향으로 배열되도록 웰 영역 (2) 내에 복수의 트렌치 (즉, 오목부 (11a)) 가 형성된다. 오목부 (11a) 의 내부 표면측 상에 그리고 볼록부 (11b) 의 상부 표면측 상에 (즉, 게이트 전극 (3) 이 웰 영역 (2) 에 대향하는 표면 상에) SiO2 로 이루어진 절연막 (4) 이 형성된다. 절연막 (4) 을 통해 오목부 (11a) 의 내부 표면 상에 그리고 볼록부 (11b) 의 상부 표면 상에 다결정 실리콘 등으로 이루어진 게이트 전극 (3) 이 형성된다. 이들 오목부 (11a), 볼록부 (11b), 절연막 (4), 및 게이트 전극 (3) 을 포함한 이러한 구조는 도 2a 내지 도 2c 에 도시된 종래의 실시예와 유사하다.
게이트 길이 방향으로 게이트 전극 (3) 의 측면 영역에 있어서, 게이트 전극 (3) 의 일측 상에, n 형 반도체로 형성된 상부 소스 영역 (5a) 및 하부 소스 영역 (5b) 이 형성된다. 게이트 전극 (3) 의 타측 상에, n 형 반도체로 형성된 상부 드레인 영역 (6a) 및 하부 드레인 영역 (6b) 이 형성된다. 하부 소스 영역 (5b) 및 하부 드레인 영역 (6b) 의 형성을 통해, 상부 소스 영역 (5a) 및 상부 드레인 영역 (6a) 만을 갖는 구조의 경우와 비교하여, 소스 영역 및 드레인 영역의 깊이는 보다 커진다. 상부 소스 영역 (5a) 및 상부 드레인 영역 (6a) 내에 복수의 콘택 (8) 이 형성되고, 그에 따라 외부 회로와의 본딩이 수행될 수도 있다. 도 1a 및 도 1c 에서의 심볼 "n+" 는, n 형의 농도가 높다 (즉, 불순물이 고농도이다) 는 것을 나타낸다. 저농도의 경우에, 심볼 "n-" 가 이용된다.
전술한 바와 같이, 소스 영역 및 드레인 영역 각각에서의 하부 소스 영역 (5b) 및 하부 드레인 영역 (6b) 의 형성을 통해, 게이트 길이 L 이 짧아짐에 따라 발생되는 도 1c 의 채널 영역 (9) 의 상부에서의 전류 집중이 억제될 수 있고, 전류가 전체 채널 영역 (9) 에서 균일하게 흐르는 것이 허용될 수도 있고, 그에 따라 구동 성능이 강화된다. 이러한 구조에 있어서, 본 발명의 반도체 장치의 점유 면적의 증가를 억제하면서, 구동 성능이 강화될 수도 있다.
다음에, 도 1a 내지 도 1c 의 반도체 장치를 제조하는 방법에 대한 설명이 이루어진다.
도 1a 내지 도 1c 의 반도체 장치를 제조하기 위해서, 먼저 도 3a 에 도시된 바와 같이, 반도체 기판 (1) 상에 제 1 도전형의 하부 웰 영역 (2b) 이 형성된다. 그 이후에, 레지스트 등에 의해 마스크가 형성되고, 임의의 부분에서 하부 소스와 하부 드레인을 위한 불순물 주입 (12) 이 수행되고, 하부 웰 영역 (2b) 내에 제 2 도전형의 불순물 영역 (13) 이 형성된다. 그런 다음, 도 3b 에 도시된 바와 같이, 기판 표면 상에 반도체 에피택셜층 (16) 이 성장하고, 반도체 에피택셜층 (16) 의 표면 상에서 상부 웰을 위한 불순물 주입 (14) 이 수행됨으로써, 제 1 도전형의 불순물 영역 (15) 을 형성한다.
도 3c 에 도시된 바와 같이, LOCOS (7) 가 형성되고, 하부 소스와 하부 드레인을 위한 불순물 영역 (13) 에서의 불순물 및 상부 웰을 위한 불순물 영역 (15) 에서의 불순물이 확산됨으로써, 하부 소스 영역 (5b), 하부 드레인 영역 (6b), 및 상부 웰 영역 (2a) 을 형성한다. 이 경우, 하부 소스 영역 (5b) 및 하부 드레인 영역 (6b) 이 상부 웰 영역 (2a) 에 의해 소멸되지 (extinguished) 않도록, 하부 소스와 하부 드레인을 위한 불순물 주입 (12) 의 선량 (dose) 은 상부 웰을 위한 불순물 주입 (14) 의 선량보다 매우 커진다. 또한, 상부 웰 영역 (2a) 의 농도가 하부 웰 영역 (2b) 의 농도와 실질적으로 동등하게 되도록, 상부 웰을 위한 불순물 주입 (14) 의 선량이 조정된다. 또한, 상부 웰 영역 (2a) 이 하부 웰 영역 (2b) 과 접촉하게 되도록, 반도체 에피택셜층 (16) 의 두께도 조정된다.
도 3d 에 도시된 바와 같이, 트렌치 (11a) 가 형성되고, 그 이후에 게이트 절연막 (4) 이 형성되고, 게이트 절연막 (4) 상에 게이트 전극 (3) 이 형성된다. 이 경우, 게이트 전극 (3) 은 트렌치 (11a) 를 채우도록 형성된다. 다음에, 도 3e 에 도시된 바와 같이, 게이트 전극 (3) 을 에칭하도록 레지스트로 마스크가 선택적으로 형성된다. 마지막으로, 도 3f 에 도시된 바와 같이, 상부 소스와 상부 드레인을 위한 불순물 주입 (18) 이 수행되어, 자기-정렬에 의해 제 2 도전형의 상부 드레인 영역 (6a) 및 상부 소스 영역 (5a) 을 형성한다.
이 경우, 상부 소스 영역 (5a) 및 상부 드레인 영역 (6a) 이 각각 하부 소스 영역 (5b) 및 하부 드레인 영역 (6b) 과 접촉하게 되도록, 상부 소스와 상부 드레인의 불순물 주입 (18) 의 에너지와 선량, 및 에피택셜층의 두께가 조정된다.
전술한 이 실시형태에 따르면, 다음의 효과가 획득될 수도 있다.
(1) 요철 구조와 접촉하게 되도록 오목부 (11a) 내에 그리고 볼록부 (11b) 상에 게이트 전극 (3) 이 형성되는데, 이는 요철 구조를 갖는 채널 (9) 의 형성을 허용하고, 유효 게이트 폭이 보다 넓어지는 것을 허용한다.
(2) 소스 영역에서의 하부 소스 영역 (5b) 및 드레인 영역에서의 하부 드레인 영역 (6b) 의 형성을 통해, 도 1c 의 채널 영역 (9) 의 상부에서, 게이트 길이 L 이 짧아짐에 따라 발생되는 전류 집중이 억제될 수도 있고, 전류가 전체 채널 영역 (9) 에서 균일하게 흐르는 것이 허용될 수도 있는데, 이는 채널이 효과적으로 사용되는 것을 허용한다.
(3) 유효 게이트 폭이 보다 커지고, 그에 따라 온-저항이 감소된다. 따라서, 반도체 장치 (1) 의 구동 성능이 강화될 수도 있다.
(4) 단일 칩에 높은 구동 성능을 갖는 상보성 금속 산화물 반도체 (CMOS) 구조가 형성될 수도 있다.
도 1a 내지 도 1c 에 있어서, 제 1 도전형은 p 형이고, 제 2 도전형은 n 형이고, 그에 따라 n 채널 MOS 트랜지스터가 획득된다는 것에 주목하라. 제 1 도전형이 n 형이고, 제 2 도전형이 p 형인 경우, MOS 트랜지스터는 p 채널 MOS 트랜지스터로서 기능한다.
(변형예 1)
이 변형예에 있어서, 드레인 영역에서의 전계 완화 (electric field relaxation) 영역의 형성을 통해 반도체 장치의 내전압이 강화된다.
도 4 는 이 변형예에 따른 반도체 장치의 구조를 설명하는 도면이다.
도 1a 내지 도 1c 의 전술한 반도체 장치의 드레인 영역 (6a 및 6b) 에 있어서, 하부 저농도 드레인 영역 (21) 및 상부 저농도 드레인 영역 (22) 이 형성되는데, 이들은 게이트 전극 (3) 의 대향측 상의 n 형의 저농도를 갖는 n- 영역이다. n+ 드레인 영역 (6a 및 6b) 은 n 형의 고농도를 갖는데, 이는 도 1a 내지 도 1c 의 드레인 영역 (6a 및 6b) 의 농도와 실질적으로 동등하고, n+ 드레인 영역 (6a 및 6b) 상에 콘택 (8) 이 형성된다. 한편, 소스측 상의 구조는 도 1a 내지 도 1c 와 동일하다. 전술한 바와 같이, 게이트 전극 (3) 과 n+ 드레인 영역 (6a 및 6b) 사이에 n 형의 저농도를 갖는 영역이 존재하는 경우, 이 영역에서 전계가 완화되고, 도 4 에 도시된 반도체 장치의 내전압이 강화된다.
다음에, 도 4 의 반도체 장치를 제조하는 방법이 설명된다. 도 5a 내지 도 5i 는 도 4 의 반도체 장치를 제조하는 방법을 나타내고, 기본적인 제조 방법은, 도 1a 내지 도 1c 의 반도체 장치를 제조하는 방법을 나타내는 도 3a 내지 도 3f 와 동일하다. 도 5a 내지 도 5i 는 다음의 점에 있어서 도 3a 내지 도 3f 와 상이하다: 도 5a 의 하부 저농도 드레인 (20) 을 위한 불순물 주입 (19) 및 도 5g 의 상부 저농도 드레인 (22) 을 위한 불순물 주입 (23) 이 부가되고, 도 5h 에 도시된 바와 같이, 상부 저농도 드레인 영역 (22) 이 상부 드레인 영역 (6a) 에 의해 소멸되지 않도록 레지스트 마스크 (17) 가 형성된다. 이러한 방법을 통해, 저농도 드레인 영역이 형성되므로, 도 4 의 반도체 장치의 내전압이 강화된다.

Claims (4)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되며, 게이트 폭 방향으로 요철 (irregularities) 이 형성된 제 1 도전형의 웰 영역;
    절연막을 통해 상기 요철 내에 형성된 게이트 전극;
    상기 제 1 도전형의 웰 영역의 상부의 부근에서, 불규칙한 길이 방향으로 상기 게이트 전극의 일측 상에 형성된 제 2 도전형의 상부 소스 영역;
    상기 제 1 도전형의 웰 영역보다 얕게 되도록, 상기 제 2 도전형의 상부 소스 영역의 하부측 상에 형성된 제 2 도전형의 하부 소스 영역;
    상기 제 1 도전형의 웰 영역의 상부의 부근에서, 불규칙한 길이 방향으로 상기 게이트 전극의 타측 상에 형성된 제 2 도전형의 상부 드레인 영역; 및
    상기 제 1 도전형의 웰 영역보다 얕게 되도록, 상기 제 2 도전형의 상부 드레인 영역의 하부측 상에 형성된 제 2 도전형의 하부 드레인 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극에 인접한 상기 제 2 도전형의 상부 드레인 영역 및 상기 제 2 도전형의 하부 드레인 영역의 영역들은, 저 불순물 농도를 갖도록 설정되는, 반도체 장치.
  3. 반도체 기판 상에 제 1 도전형의 하부 웰 영역을 형성하는 단계;
    상기 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계;
    상기 제 1 도전형의 하부 웰 영역의 기판 표면, 상기 제 2 도전형의 하부 소스 영역의 기판 표면, 및 상기 제 2 도전형의 하부 드레인 영역의 기판 표면 상에 반도체 에피택셜층을 형성하는 단계;
    상기 반도체 에피택셜층 상에 상부 웰 영역을 형성하는 단계;
    에칭에 의해 요철 (irregularities) 을 형성하기 위해 트렌치를 형성하는 단계;
    상기 요철의 전체 표면 상에 절연막을 형성하고, 상기 절연막을 통해 게이트 전극을 형성하는 단계; 및
    상기 형성된 게이트 전극의 양측 상에 이온 주입을 수행하여, 상기 제 2 도전형의 하부 소스 영역 및 상기 제 2 도전형의 하부 드레인 영역과 접촉하게 되도록 상부 소스 영역 및 상부 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  4. 반도체 기판 상에 제 1 도전형의 하부 웰 영역을 형성하는 단계;
    상기 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 저농도 소스 영역 및 제 2 도전형의 하부 저농도 드레인 영역을 형성하는 단계;
    상기 제 1 도전형의 하부 웰 영역의 일부 내에 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계로서, 상기 제 2 도전형의 하부 소스 영역 및 상기 제 2 도전형의 하부 드레인 영역은 상기 제 2 도전형의 하부 저농도 소스 영역 및 상기 제 2 도전형의 하부 저농도 드레인 영역보다 높은 불순물 농도를 갖는, 상기 제 2 도전형의 하부 소스 영역 및 제 2 도전형의 하부 드레인 영역을 형성하는 단계;
    상기 제 1 도전형의 하부 웰 영역의 기판 표면, 상기 제 2 도전형의 하부 소스 영역의 기판 표면, 및 상기 제 2 도전형의 하부 드레인 영역의 기판 표면 상에 반도체 에피택셜층을 형성하는 단계;
    상기 반도체 에피택셜층 상에 상부 웰 영역을 형성하는 단계;
    에칭에 의해 요철 (irregularities) 을 형성하기 위해 트렌치를 형성하는 단계;
    상기 요철의 전체 표면 상에 절연막을 형성하고, 상기 절연막을 통해 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측 상에 이온 주입을 수행하여, 제 2 도전형의 상부 저농도 영역을 형성하는 단계; 및
    상기 게이트 전극의 소스측 상에 그리고 상기 게이트 전극의 드레인측의 일부 상에 제 2 도전형의 상부 소스 영역 및 제 2 도전형의 상부 드레인 영역을 형성하는 단계로서, 상기 제 2 도전형의 상부 소스 영역 및 상기 제 2 도전형의 상부 드레인 영역은 상기 제 2 도전형의 상부 저농도 영역보다 높은 불순물 농도를 갖는, 상기 제 2 도전형의 상부 소스 영역 및 제 2 도전형의 상부 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
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