KR20090071024A - 액정표시장치의 구동장치 및 그 구동방법 - Google Patents

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Abstract

실시예에 따른 액정표시장치의 구동장치는 POR(power-on-reset)회로; 및 상기 POR 신호를 받아서 시간을 지연시킨 후 게이트 드라이버 칩의 power가 안정화된 이후에 resetb를 해제하는 카운터(counter);를 포함하는 것을 특징으로 한다.
액정표시장치의 구동장치, 게이트 드라이버, POR

Description

액정표시장치의 구동장치 및 그 구동방법{LCD Driver IC and Method for Operating the same}
실시예는 액정표시장치의 구동장치 및 그 구동방법에 관한 것이다.
LCD 패널(panel)의 전원은 VCC, VSS, VGH(양극게이트전압), VGL(음극게이트전압)로 구성되어있고 이들 전원은 각각 3v, 0v, 20v, -10v 정도의 전압 값을 갖는다. 게이트 드라이버칩(Gate driver IC)이 안정적으로 동작하기 위해서는 정해진 power sequence에 따라 외부에서 power가 인가되어야 한다. 하지만 LCD panel 환경에 따라 정해진 power sequence를 만족을 못할 경우가 발생하므로 이를 대비해 게이트 드라이버 칩(Gate driver IC) 내에 POR(Power On Reset)회로를 내장하게 된다.
또한, 게이트 드라이버 칩 내의 로직(logic) 출력이 임의의 상태로 출력되는 것과 이로 인해 칩(IC)출력이 임의의 상태로 출력되어 경우에 따라 출력단에서 과도한 전류가 흘러 오동작을 일으키기도 한다. 이를 해결하기 위해서 IC내에 POR회로가 필요하다.
종래기술에 한 POR회로는 도 1, 도 2처럼 구성되어 있다.
도 1의 POR의 동작을 살펴보면 VDD가 선형으로 시간에 따라 증가한다고 하면, Node 1의 전압 역시 선형으로 증가하다가 inverter의 문턱전압(threshold voltage)을 만나면 RESETB신호는 High 상태에서 Low값으로 바뀌게 된다. 만약 VDD에 noise나 VDD의 rising이 짧으면 RESETB 신호가 제대로 출력되지 않아 내부회로의 F/F(Flip Flop)을 초기화시키지 못하는 단점이 있다.
도 2의 POR의 동작은 도 1과 유사한 동작을 한다. 도 2는 커패시터(Capacitor)를 추가하여 VDD의 rising이 짧을 때의 RESETB 신호가 제대로 출력되지 않는 경우를 개선한 회로이다. 그런데, 도 2의 회로의 단점은 정적 전류가 흐른다는 것과 도 3과 같이 게이트 드리이버 칩 내부에 VGH, VGL전압이 안정화되기 전에 RESETB 신호가 출력되어 게이트 드리이버 칩의 오동작을 유발할 수 있다.
도 3은 게이트 드리이버 칩에 인가되는 power의 순서를 나타낸 그림이다. 도 3에서 게이트 드리이버 칩이 안정적으로 동작하기 위한 RESETB출력은 POR동작 후 어느 정도 안정화 시간이 필요하다. 즉, 도 3에서 T1은 도 2의 RESETB 출력지점이며, T2는 원하는 RESETB 출력지점이다. 즉, 게이트 드리이버 칩이 안정적으로 동작하기 위한 RESETB출력(T2)은 POR동작(T1) 후 어느 정도 안정화 시간(T2-T1)이 필요하다.
실시예는 TFT 게이트 드라이버 칩(gate driver IC)의 초기 power 인가 시 power sequence에 무관하고 POR회로의 정적전류를 없애고 Gate IC의 초기에 비정상적인 동작을 방지할 수 있는 액정표시장치의 구동장치 및 그 구동방법을 제공하고자 한다.
실시예에 따른 액정표시장치의 구동장치는 POR(power-on-reset)회로; 및 상기 POR 신호를 받아서 시간을 지연시킨 후 게이트 드라이버 칩의 power가 안정화된 이후에 resetb를 해제하는 카운터(counter);를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 액정표시장치의 구동장치의 구동방법은 POR회로를 동작시키는 단계; 상기 POR회로가 동작한 후 카운터(Counter)에서 게이트 드라이버 칩의 모든 power가 안정화될 때까지 카운트(counting)하는 단계; 및 상기 모든 power가 안정화된 후 게이트 드라이버 칩의 resetb를 해제하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 액정표시장치의 구동장치 및 그 구동방법에 의하면, 저항을 구비하지 않음으로써 정적전류를 0(zero)으로 만들어 POR의 정적전류의 소비를 감소시킬 수 있다.
또한, 실시예에 의하면 counter회로를 추가하여 게이트 드라이버 칩 내부 RESETB을 VGH, VGL이 안정화된 이후에 출력할 수 있어, 안정적인 RESET 신호를 출력할 수 있어 Chip의 오동작 발생 확률을 낮출 수 있다.
또한, 실시예에 의하면 counter회로를 추가하여 power sequence와 무관하게 안정적인 RESET 신호를 출력할 수 있다.
이하, 실시예에 따른 액정표시장치의 구동장치 및 그 구동방법을 첨부된 도면을 참조하여 상세히 설명한다.
(실시예)
도 4는 실시예에 따른 액정표시장치의 구동장치가 적용될 수 있는 TFT-LCD의 구성도이나, 실시예가 적용될 수 있는 TFT-LCD가 도 4의 구성에 한정되는 것은 아니다. 예를 들어, 실시예에 따른 액정표시장치의 구동장치는 TFT 게이트 드라이버 칩(gate driver IC)일 수 있으나 이에 한정되는 것은 아니다.
도 4를 참조하면, 실시예에가 적용될 수 있는 TFT-LCD는 타이밍 제어부(100)에 의해 구동되어 액정패널(400)의 게이트 라인을 순차적으로 구동시켜 주기 위한 복수의 게이트 드라이버(200)와, 타이밍 콘트롤러(100)에 의해 구동되어 액정패널(400)의 소스라인을 구동시켜 액정패널(400)이 데이터를 디스플레이하도록 하는 복수의 소스드라이버(300)와, 시스템에서 요구되는 다양한 전압을 생성하는 전압발생부(500)를 포함할 수 있다.
그리고 액정패널(400)은 액정캐패시터(C1)와 스위칭 박막트랜지스터(T1)로 구성된 단위화소가 매트릭스 형태로 배열되며, 박막트랜지스터(T1)의 소스는 소스 드라이버(300)에 의해 구동되는 소스라인에 연결되고, 각 박막트랜지스터(T1)의 게이트는 게이트 드라이버(200)에 의해 구동되는 게이트라인에 연결된다.
TFT-LCD는 콘트롤러(100)를 통해 게이트 드라이버(200)가 해당하는 하나의 게이트 라인을 순차 구동시키고, 소스 드라이버(300)는 상기 타이밍 콘트롤러(100)로부터 제공되는 데이터를 입력하여 아날로그신호를 소스 라인으로 인가하여 데이터를 표시하게 된다.
도 5는 실시예에 따른 액정표시장치의 구동장치에서 POR회로도(210)이다.
실시예는 도 5와 같은 POR회로(210)로 정적전류를 영(zero)으로 하여 전력 소모를 줄였고 수정된 schmitt trigger회로를 사용하여 power noise에 둔감하게 하였다. 예를 들어, 저항을 없앰으로써 POR회로로 정적전류를 영(zero)으로 할 수 있다. 또한, 도 5와 같이 실시예는 POR회로 내의 트랜지스터의 개수를 4개 이하로 줄임으로써 power noise에 둔감할 수 있다.
도 6는 실시예에 따른 액정표시장치의 구동장치에서 POR회로(210)에 Counter회로(221, 222)가 추가된 회로도이다.
즉, 도 6은 POR회로(210)에 counter회로(221, 222)를 추가하여 게이트 드라이버 칩 내부 RESETB을 VGH, VGL이 안정화된 이후에 출력하도록 한 회로이다.
도 7은 실시예에 따른 액정표시장치의 구동장치의 power의 순서에 따른 구동방법의 개념도이다.
앞서 언급한 바와 같이, LCD Panel에서 전원이 인가되면 게이트 드라이버 칩의 출력이 임의의 상태를 가지게 되어 짧은 시간이지만 화면이 비정상적인 동작을 하게 된다. 또 경우에 따라서는 출력단에서 과도한 전류를 소비하여 오동작을 일으키기도 한다.
이를 해결하기 위해 실시예의 회로에는 POR(power-on-reset)회로(210)와 counter(221, 222)를 사용하여 약 3-frame time동안은 게이트 드라이버 칩의 출력을 모두 VGL 상태로 잡아 주도록 설계하였다(도 7 참조). 이렇게 하면 Power-on시 오동작을 방지하기 위해 GOE(Gate-Out-Enable) 신호를 사용하여 Gate 출력을 마스킹(masking) 하는 작업을 하지않아도 Module의 오동작을 완벽하게 예방할 수 있다.
이하, 도 6 및 도 7을 참조하여 실시예에 따른 액정표시장치의 구동을 상세히 설명한다.
도 7과 같이 power가 VDD, VGL, VGH가 존재할 때 원하는 resetb신호는 모든 power가 안정되고 난 이후에 chip resetb가 해제되기 위해, VDD에 의해 POR이 동작하고 나서 이 신호를 받아서 내부 counter에 의해 시간을 지연시킨 다음 모든 power가 안정화된 이후에 chip resetb를 해제하는 방법에 관한 발명이다.
예를 들어, 외부에 VDD가 초기에 시간에 따라 서서히 증가하면 POR회로(210)에서 VDD 전압 레벨을 탐지하여 PORB신호가 초기에 GND를 따라가다가 VDD 레벨로 올라가게 된다.
PORB신호에 의해 제1 카운터(8 counter)(221)와 제1 플립플롭(flip flop)(231)을 리셋을 하여 초기값을 갖도록 한다.
PORB신호에 의해 제1 카운터(221)가 초기화되고 나면 제1 카운터(221)는 counter를 수행하여 입력클락의 8분주 신호가 되면 제1 카운터(221)의 출력이 제1 플립플롭(231)의 clock 입력단자로 인가되어 제1 플립플롭(231)의 출력이 high상태가 된다.
제1 플립플롭(231)의 입력단은 VDD가 인가되어 있어 제1 플립플롭(231)의 clock이 high가 되면 제1 플립플롭(231)의 출력은 high인 VDD가 출력되게 된다.
제1 플립플롭(231)의 출력은 제1 앤드게이트(2 input-AND gate)(241)의 입력에 인가되고 또 다른 입력은 high 상태인 PORB신호를 받게 된다.
따라서 제1 앤드게이트(2 input-AND gate)(241)의 출력은 high상태가 되어 제2 카운터(2048 counter)(222)와 제2 플립플롭(flip flop)(232)에 인가되어 리셋을 해제한다.
리셋 해제 후 제2 카운터(222)가 동작을 하여 입력클락의 2048분주가 되면 제2 플립플롭(232)의 clk로 입력되어 제2 플립플롭(232)의 상태가 GND에서 high인 VDD로 상태가 바뀌게 된다.
제2 카운터(222)의 출력이 high가 되면 인버터(inverter)(251)를 거쳐 입력클락(CLK)과 제2 앤드게이트(AND gate)(243)를 거쳐 제1 카운터(221)와 제2 카운터(222)의 reset으로 입력된다. 입력된 신호는 제1 카운터(221)와 제2 카운터(222)를 reset하게 하여 회로동작을 멈추어 전류소모를 줄이게 된다.
카운터(Counter) 동작이 멈추어도 플립플롭(flip-flop)회로가 메모리기능을 하므로 출력신호 Internal RESETB 신호는 high 상태를 계속 유지하게 된다.
이하, 도 4 및 도 7을 참조하여 power의 순서에 따른 구동방법을 설명한다.
우선, 타이밍컨트롤러(TCON)(100)에서 CPV clock(게이트 클락신호)이 gate driver(200)에 인가되고 있는 상태에서 VDD가 인가되면, DC/DC의 능력에 따라 VCC가 올라가기 시작한다.
이후, VCC가 1.5V 정도 되면 내부 POR 로직(logic)이 동작하기 시작하여 신호 "A"가 High로 된다.
이후, "A"가 High로 된 후부터 내부 Counter가 count를 시작하여 2048개의 CPV clock후에 chip내부의 F/F(플립플롭)을 release한다. 그 전까지는 모든 channel이 reset 상태가 되어 gate output을 Low로 잡고 있다.
즉, VDD가 인가되고 나서 초기에는 "A"에 의해, 나중에는 RESETB에 의해 gate의 출력이 Low(VGL)상태를 유지한다(2048개의 CPV전까지).
이후, Reset이 풀리고 나면 VDD가 OFF되기 전까지는 RESETB는 계속 High를 유지하므로 게이트 드라이버 칩의 동작에는 영향이 없다.
실시예에 의하면 도 7과 같이 내부 Reset이 풀린 후 2048개의 dummy clock이 들어가야 reset이 풀린다. Reset이 풀린 이후부터 shifter register 등이 동작을 시작한다.
한편, CPV clock을 2048개로 한 이유는 XGA기준으로 약 3 frame time 후에 게이트 드리아버 칩의 출력이 나가도록 하기 위함이므로 이에 한정되는 것은 아니다.
실시예에 따른 액정표시장치의 구동장치 및 그 구동방법에 의하면, 저항을 구비하지 않음으로써 정적전류를 0(zero)로 만들어 POR의 정적전류의 소비를 감소시킬 수 있다.
또한, 실시예에 의하면 counter회로를 추가하여 게이트 드라이버 칩 내부 RESETB을 VGH, VGL이 안정화된 이후에 출력할 수 있어, 안정적인 RESET 신호를 출력할 수 있어 Chip의 오동작 발생 확률을 낮출 수 있다.
또한, 실시예에 의하면 counter회로를 추가하여 power sequence와 무관하게 안정적인 RESET 신호를 출력할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 및 도 2는 종래기술에 따른 POR회로도.
도 3은 종래기술에 따라 게이트 드리이버 칩에 인가되는 power의 순서를 나타낸 그림.
도 4는 실시예에 따른 액정표시장치의 구동장치가 적용될 수 있는 TFT-LCD의 구성도.
도 5는 실시예에 따른 액정표시장치의 구동장치에서 POR회로도.
도 6는 실시예에 따른 액정표시장치의 구동장치에서 POR회로에 Counter회로가 추가된 회로도.
도 7은 실시예에 따른 액정표시장치의 구동장치의 power의 순서에 따른 구동방법의 개념도.

Claims (9)

  1. POR(power-on-reset)회로; 및
    상기 POR 신호를 받아서 시간을 지연시킨 후 게이트 드라이버 칩의 power가 안정화된 이후에 resetb를 해제하는 카운터(counter);를 포함하는 것을 특징으로 하는 액정표시장치의 구동장치.
  2. 제1 항에 있어서,
    상기 카운터(counter)는 3프레임 동안(3-frame time) 게이트 드라이버 칩의 출력을 모두 VGL 상태로 잡아 주도록 설계된 것을 특징으로 하는 액정표시장치의 구동장치.
  3. 제2 항에 있어서,
    상기 카운터(counter)를 사용하여 2048개 CPV clock(게이트 클락신호) 동안 게이트 드라이버 칩의 출력을 모두 VGL 상태로 잡아 주도록 설계하는 것을 특징으로 하는 액정표시장치의 구동장치.
  4. 제1 항에 있어서,
    상기 카운터(counter)는
    VGH, VGL이 안정화된 이후에 게이트 드라이버 칩 내부 RESETB을 출력하는 것 을 특징으로 하는 액정표시장치의 구동장치.
  5. 제1 항에 있어서,
    상기 POR회로는
    정적전류가 0(zero)인 것을 특징으로 하는 액정표시장치의 구동장치.
  6. 제5 항에 있어서,
    상기 POR회로는
    상기 트랜지스터를 4개 이하로 구비하는 것을 특징으로 하는 액정표시장치의 구동장치.
  7. POR회로를 동작시키는 단계;
    상기 POR회로가 동작한 후 카운터(Counter)에서 게이트 드라이버 칩의 모든 power가 안정화될 때까지 카운트(counting)하는 단계; 및
    상기 모든 power가 안정화된 후 게이트 드라이버 칩의 resetb를 해제하는 단계;를 포함하는 것을 특징으로 하는 액정표시장치의 구동장치의 구동방법.
  8. 제7 항에 있어서,
    상기 모든 power가 안정화될 때까지 카운트(counting)하는 단계는
    3프레임 동안(3-frame time) 카운트하면서 게이트 드라이버 칩의 출력을 모 두 VGL 상태로 잡아 주도록 설계된 것을 특징으로 하는 액정표시장치의 구동장치의 구동방법.
  9. 제8 항에 있어서,
    상기 게이트 드라이버 칩의 resetb를 해제하는 단계는
    2048개의 CPV clock 후에 게이트 드라이버 칩 내부의 F/F(플립플롭)을 해제(release)하는 것을 특징으로 하는 액정표시장치의 구동장치의 구동방법.
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