JP3515443B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
回路を初期化するための電源立ち上げシーケンスを行な
う液晶表示装置に関する。
ネルを駆動する際、電源立ち上げ時の走査回路（シフト
レジスタ）の状態は不定であるため、電源立ち上げ直後
にそのまま動作させると、表示画面に一瞬ランダムな横
線が走る、過電流が流れるという問題が有る。そのた
め、電源立ち上げ直後、例えば図５に示すように、走査
回路のシフトレジスタをシフトするクロックを所定期間
（最低１フレーム）入力して初期化状態とし、初期化作
業が終わるまでの期間、走査回路の出力をマスクしてお
く電源立ち上げ（走査回路の初期化）シーケンスが実行
される。
晶表示装置に供給する信号線数の削減やＥＭＩ雑音の低
減を図るために、信号を並列―直列変換して小振幅で送
るインターフェイスが採用されており、このインターフ
ェイスに対応した信号受信回路を内蔵した液晶表示装置
が製品化されている。
ンターフェイス対応の液晶表示装置においては、例えば
図３に示すように、電源入力後、最初の信号が信号受信
回路に与えられてからしばらくの間、信号受信回路（特
にその中のＰＬＬ回路）の動作が安定しないため、元の
状態に復元されて信号受信回路から出力された信号の状
態が所定期間不安定になる。この不安定出力によって信
号処理回路が正常に動作することができず、上記のよう
な電源立ち上げシーケンスが正常に働かない場合が生じ
た。
立ち上げ（走査回路の初期化）シーケンスを確実に行な
うことを課題とする。また、画面の表示品位を高めるこ
とを課題とする。
は、請求項１に記載のように、走査回路と信号回路を備
える液晶表示パネルと、前記各回路へ供給する信号の処
理を行なう信号処理回路とを備え、前記信号処理回路
は、電源立ち上げ時に前記走査回路の初期化を行なうた
めの電源立ち上げシーケンスを実行する液晶表示装置に
おいて、小振幅インターフェイス化処理されて供給され
る画像信号や制御信号を元の状態に復元して前記信号処
理回路に供給する信号受信回路を設けるとともに、前記
信号処理回路は、この信号受信回路の動作が安定してか
ら前記電源立ち上げシーケンスを開始する構成としたこ
とを特徴とする。
のように、請求項1記載の液晶表示装置において、前記
信号処理回路は、前記信号受信回路から供給されるクロ
ック信号をカウントしてそれが所定値に達したときに信
号受信回路の動作が安定したと判定することを特徴とす
る。
のように、請求項1記載の液晶表示装置において、前記
信号処理回路は、前記信号受信回路のＰＬＬ回路がロッ
クしたときに信号受信回路の動作が安定したと判定する
ことを特徴とする。
のように、請求項1記載の液晶表示装置において、前記
信号処理回路は、タイマーによって電源投入から所定時
間経過したことを計時したときに信号受信回路の動作が
安定したと判定することを特徴とする。
を参照して説明する。図1は、本発明が適用される液晶
表示装置（この例ではＴＦＴタイプの液晶表示装置）の
概略的なブロック図を示している。図1に示すように、
この液晶表示装置1は、所定数のゲートドライバから成
る走査回路２と所定数のソースドライバから成る信号回
路３を周辺部に備える液晶表示パネル４と、前記各回路
２，３へ供給する信号の処理を行なう信号処理回路５
と、小振幅インターフェイス化処理されて供給される画
像信号や制御信号を元の状態に復元して前記信号処理回
路５に供給する信号受信回路６とを備えている。
えられる画像信号や制御信号（クロック信号を含む）に
基づいて、走査回路２や信号回路３に所定の駆動用信号
を供給するもので、ＡＳＩＣ化されて１チップの集積回
路の形態をとっている。
ず）と少数の信号線を介して接続される。この信号送信
回路は、パーソナルコンピュータ等の周辺機器に組み込
まれたグラフィックコントローラからの画像信号や制御
信号等を直列化し、必要に応じて符号化し、０．５〜
２．５Ｖ程度の小振幅化処理して送信する。信号受信回
路６は、このような並列―直列変換して小振幅で送信さ
れる信号を直列―並列化し、必要に応じて復号化して出
力する回路７と、入力されるドットクロック信号ＣＬＯ
ＣＫを所定の位相にロックするＰＬＬ回路８を含んでい
る。このような直列化／小振幅化インターフェイスを介
して信号を授受するので、信号線の削減とＥＭＩ雑音の
低減を図ることができる。
立ち上げ（走査回路の初期化、特にそのシフトレジスタ
の初期化）シーケンスを実行するため、図２に示すよう
に、初期化部１０を内蔵しているとともに、信号受信回
路６の動作が安定したか否かを判定して安定したと判定
するまでは初期化部１０をリセット状態とする判定部１
１を内蔵している。この判定部１１は、ＰＬＬ回路８が
出力するクロック信号ＣＬＫをカウントする所定ビット
のカウンタ９によって構成している。
ｚから所定周波数、この例では４０ＭＨｚへ徐々に周波
数が上がっていき、所定期間Ｔ０（通常１０秒以下）が
経過した後に安定する。この期間Ｔ０の間は、信号受信
回路６の出力が不安定な状態となる。したがって電源が
投入されると、判定部１１は、図４に示すように、カウ
ンタ９を０にリセットした後、カウンタ９が期間Ｔ０よ
りも若干長い期間Ｔ１のカウントを終了するまでの間、
初期化部１０をリセット状態に保持する。ＰＬＬ回路８
の出力クロック信号ＣＬＫは、４０ＭＨｚを超えること
（２５ｎｓ以下の周期になること）はないので、カウン
タ９として１９ビットカウンタを用いれば、２５ｎｓ×
２＾１９＝１３．１ｍｓ以上の期間Ｔ１をカウントする
ことができる。カウンタ９がカウントを終了すると、そ
の出力に基づいて初期化部１０のリセット状態が解除さ
れ、図５に示す電源立ち上げシーケンスが実行される。
このシーケンスによって、走査回路２のシフトレジスタ
が所定期間（この例では３フレーム期間）シフトを繰り
返されて初期状態に保持されることにより、不特定な状
態に保持されることに起因する表示不良、すなわち、画
面にランダムな横線が走ることを防止することができ
る。電源立ち上げからこの電源立ち上げシーケンスが終
わるまでの間、走査回路２の出力は、信号処理回路５が
出力する信号ＯＥによってマスクした状態（強制的に表
示をＯＦＦにする状態）に保持される。
判定を行なう判定部１１は、ＰＬＬ回路８が出力するク
ロック信号をカウンタ９によってカウントする上述した
第１の構成以外にも以下の第２、第３の構成とすること
もできる。すなわち、ＰＬＬ回路８として、ＰＬＬがロ
ックした状態を信号出力する機能を有するものを用いた
場合に、このＰＬＬロック出力によって信号受信回路６
の動作が安定したことを判別し、初期化部１０のリセッ
ト状態を解除する構成（第２の構成）とすることができ
る。また、電源投入からＰＬＬ回路８がロックするまで
の最大期間Ｔ２を計時して出力するタイマーを設け、タ
イマーが期間Ｔ２を計時するまでの間、初期化部１０を
リセット状態にしておく構成（第３の構成）とすること
もできる。
ク状態を信号出力する機能を持っていない場合は採用で
きない、また、第３の構成は、電源投入から信号入力さ
れるまでの期間Ｔ３が接続した外部機器の機種によって
大幅に相違するので、期間Ｔ３の設定が困難であるなど
の点で、第１の構成よりも若干使い勝手が悪いが、これ
ら３つの内から状況に応じて最適なものを選択すれば良
い。
の初期化を信号受信回路の動作が安定してから行なうよ
うにしているので、初期化動作を安定させることがで
き、表示品位の向上を図ることができる。
ある。
トである。
トである。
Claims (4)
- 【請求項１】 走査回路と信号回路を備える液晶表示パ
ネルと、前記各回路へ供給する信号の処理を行なう信号
処理回路とを備え、前記信号処理回路は、電源立ち上げ
時に前記走査回路の初期化を行なうための電源立ち上げ
シーケンスを実行する液晶表示装置において、小振幅イ
ンターフェイス化処理されて供給される画像信号や制御
信号を元の状態に復元して前記信号処理回路に供給する
信号受信回路を設けるとともに、前記信号処理回路は、
この信号受信回路の動作が安定してから前記電源立ち上
げシーケンスを開始する構成としたことを特徴とする液
晶表示装置。 - 【請求項２】 前記信号処理回路は、前記信号受信回路
から供給されるクロック信号をカウントしてそれが所定
値に達したときに信号受信回路の動作が安定したと判定
することを特徴とする請求項1記載の液晶表示装置。 - 【請求項３】 前記信号処理回路は、前記信号受信回路
のＰＬＬ回路がロックしたときに信号受信回路の動作が
安定したと判定することを特徴とする請求項1記載の液
晶表示装置。 - 【請求項４】 前記信号処理回路は、タイマーによって
電源投入から所定時間経過したことを計時したときに信
号受信回路の動作が安定したと判定することを特徴とす
る請求項1記載の液晶表示装置。
Priority Applications (1)
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| JP27497999A JP3515443B2 (ja) | 1999-09-28 | 1999-09-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27497999A JP3515443B2 (ja) | 1999-09-28 | 1999-09-28 | 液晶表示装置 |
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|---|---|
| JP2001100175A JP2001100175A (ja) | 2001-04-13 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27497999A Expired - Fee Related JP3515443B2 (ja) | 1999-09-28 | 1999-09-28 | 液晶表示装置 |
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1999
- 1999-09-28 JP JP27497999A patent/JP3515443B2/ja not_active Expired - Fee Related
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| JP2001100175A (ja) | 2001-04-13 |
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