JPWO2013088779A1 - 液晶表示装置およびその駆動方法 - Google Patents

Abstract

電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、特にＩＧＺＯ−ＧＤＭを採用している場合に好適な液晶表示装置およびその駆動方法を提供する。液晶表示装置において、電源のオフ状態が検出されると、初期化ステップ，第１の放電ステップ，および第２の放電ステップからなる電源オフシーケンスが実行される。初期化ステップでは、ＧＤＭ信号のうちクリア信号（Ｈ＿ＣＬＲ）のみをハイレベルとし、シフトレジスタを構成する双安定回路の状態を初期化する。第１の放電ステップでは、ＧＤＭ信号のうちクリア信号（Ｈ＿ＣＬＲ）のみをローレベルとし、全ゲートバスラインを選択状態にして画素形成部内の電荷を放電させる。第２の放電ステップでは、クリア信号（Ｈ＿ＣＬＲ）をハイレベルとし、双安定回路内の浮遊ノードの電荷を放電させる。

Description

本発明は、液晶表示装置およびその駆動方法に関し、特に、半導体層に酸化物半導体（ＩＧＺＯ）を用いた薄膜トランジスタを有するモノリシックゲートドライバを採用する場合に好適な液晶表示装置およびその駆動方法に関する。

一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板からなる液晶パネルを備えており、当該２枚の基板のうち一方の基板には、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。また、上記２枚の基板のうち他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極が設けられる場合もある。アクティブマトリクス型の液晶表示装置には、さらに、上記複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上記複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。

画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。

このような液晶表示装置において、利用者によって電源がオフされたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカの発生など表示品位の低下が生じる。そこで、電源オフの際に、例えば、全てのゲートバスラインを選択状態（オン状態）にしてソースバスラインに黒電圧を印加することによって、パネル上の電荷を放電することがなされている。

また、液晶表示装置に関し、近年、ゲートドライバのモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。また、モノリシックゲートドライバを備えたパネルは「ゲートドライバモノリシックパネル」などと呼ばれている。

ゲートドライバモノリシックパネルにおいては、パネル上の電荷の放電に関し、上述した手法を採用することができない。そこで、国際公開２０１１／０５５５８４号パンフレットには、次のような液晶表示装置の発明が開示されている。ゲートドライバ内のシフトレジスタを構成する双安定回路に、ゲートバスラインに接続されたドレイン端子，基準電位を伝達する基準電位配線に接続されたソース端子，およびシフトレジスタを動作させるクロック信号が与えられるゲート端子を有するＴＦＴが設けられる。このような構成において、外部からの電源の供給が遮断されると、クロック信号をハイレベルにして上記ＴＦＴをオン状態にするとともに、基準電位のレベルがゲートオフ電位からゲートオン電位にまで高められる。これにより、各ゲートバスラインの電位がゲートオン電位にまで高められ、全ての画素形成部内の残留電荷が放電される。また、国際公開２０１０／０５０２６２号パンフレットには、ゲートドライバモノリシックパネルに関する発明として、ＴＦＴでのリークに起因する誤動作を防止する技術が開示されている。

国際公開２０１１／０５５５８４号パンフレット 国際公開２０１０／０５０２６２号パンフレット

ところで、近年、ＩＧＺＯ−ＴＦＴ液晶パネル（薄膜トランジスタの半導体層に酸化物半導体の一種であるＩＧＺＯ（酸化インジウムガリウム亜鉛）を用いた液晶パネル）の開発が進んでいる。ＩＧＺＯ−ＴＦＴ液晶パネルにおいても、モノリシック化されたゲートドライバの開発が進められている。なお、以下においては、ＩＧＺＯ−ＴＦＴ液晶パネルに設けられているモノリシックゲートドライバのことを「ＩＧＺＯ−ＧＤＭ」という。ａ−ＳｉＴＦＴはオフ特性が良好ではないため、ａ−ＳｉＴＦＴ液晶パネルでは、画素形成部以外の部分の浮遊電荷については数秒で放電される。従って、ａ−ＳｉＴＦＴ液晶パネルにおいては、画素形成部以外の部分の浮遊電荷については特に問題とはならない。ところが、ＩＧＺＯ−ＴＦＴは、オン特性のみならずオフ特性も優れている。特にゲートへのバイアス電圧が０Ｖ（すなわちバイアス無し）のときのオフ特性がａ−ＳｉＴＦＴと比較して顕著に優れているため、ＴＦＴと接続されているノードの浮遊電荷がゲートオフ時に当該ＴＦＴを介して放電することがない。その結果、回路内に電荷が長時間残ることとなる。或る試算によると、後述する図１０に示すような構成を採用するＩＧＺＯ−ＧＤＭにおいて、ｎｅｔＡ上の浮遊電荷の放電に要する時間は数時間（数千秒〜数万秒）となっている。また、ＩＧＺＯ−ＧＤＭのＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験によれば、ＩＧＺＯ−ＴＦＴの閾値シフトの大きさは１時間で数Ｖとなっている。このことから、ＩＧＺＯ−ＧＤＭにおいては残留電荷の存在がＩＧＺＯ−ＴＦＴの閾値シフトの大きな要因となることが把握される。以上より、ＩＧＺＯ−ＧＤＭのシフトレジスタにおいてシフト動作が途中で停止すると、或る１つの段においてのみＴＦＴの閾値シフトが生じるおそれがある。その結果、シフトレジスタが正常に動作しなくなり、画面への画像表示が行われなくなる。

また、ゲートドライバがＩＣチップである場合には、パネル内のＴＦＴは画素形成部内のＴＦＴだけである。従って、電源オフの際には画素形成部内の電荷およびゲートバスライン上の電荷を放電すれば足りる。しかしながら、モノリシックゲートドライバの場合には、パネル内のＴＦＴとしてゲートドライバ内にもＴＦＴが存在している。そして、例えば図１０に示す構成においては、符号ｎｅｔＡおよび符号ｎｅｔＢで示す２つの浮遊ノードが存在する。従って、ＩＧＺＯ−ＧＤＭにおいては、電源オフの際、画素形成部内の電荷，ゲートバスライン上の電荷，ｎｅｔＡ上の電荷，およびｎｅｔＢ上の電荷を放電する必要がある。

そこで、本発明は、電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、特にＩＧＺＯ−ＧＤＭを採用している場合に好適な液晶表示装置およびその駆動方法を提供することを目的とする。

本発明の第１の局面は、表示パネルを構成する基板と、
映像信号を伝達する複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、
前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
外部から与えられる電源に基づいて、前記走査信号線を選択状態にするための電位である走査信号線選択電位と、前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを生成する電源回路と、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位である基準電位とを生成し、前記走査信号線駆動回路の動作を制御する駆動制御部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部と
を備え、
前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と
を有し、
前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
前記駆動制御部は、
前記クロック信号の電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記クリア信号の電位を前記第２の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記基準電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記電源オフ信号を受け取ると、前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定する第１の放電処理と、前記クリア信号の電位を前記第２の走査信号線選択電位に設定する第２の放電処理とを順次に行い、
前記第２の放電処理が開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
各双安定回路は、
第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と
を更に有することを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記駆動制御部は、前記第１の放電処理の際には前記クリア信号の電位を前記走査信号線非選択電位に設定することを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１の放電処理の前に、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化処理を行うことを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
前記駆動制御部は、前記初期化処理の際には前記クロック信号の電位を前記走査信号線非選択電位に設定することを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
各双安定回路は、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする。

本発明の第９の局面は、本発明の第１から第８までのいずれかの局面において、
各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１１の局面は、表示パネルを構成する基板と、映像信号を伝達する複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記走査信号線を選択状態にするための電位である走査信号線選択電位と前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを外部から与えられる電源に基づいて生成する電源回路と、前記走査信号線駆動回路の動作を制御する駆動制御部とを備える液晶表示装置の駆動方法であって、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップで前記電源のオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させる電荷放電ステップと
を含み、
前記走査信号線駆動回路は、前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、
前記駆動制御部は、前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位である基準電位とを生成し、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と
を有し、
前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
前記電荷放電ステップは、
前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定する第１の放電ステップと、
前記クリア信号の電位を前記第２の走査信号線選択電位に設定する第２の放電ステップと
からなり、
前記第２の放電ステップが開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
各双安定回路は、
第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と
を更に有することを特徴とする。

本発明の第１３の局面は、本発明の第１１の局面において、
前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする。

本発明の第１４の局面は、本発明の第１３の局面において、
前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする。

本発明の第１５の局面は、本発明の第１１の局面において、
前記第１の放電ステップでは、前記クリア信号の電位が前記走査信号線非選択電位に設定されることを特徴とする。

本発明の第１６の局面は、本発明の第１１の局面において、
前記電荷放電ステップは、前記第１の放電ステップの前に行われるステップとして、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化ステップを更に含むことを特徴とする。

本発明の第１７の局面は、本発明の第１６の局面において、
前記初期化ステップでは、前記クロック信号の電位が前記走査信号線非選択電位に設定されることを特徴とする。

本発明の第１８の局面は、本発明の第１１の局面において、
各双安定回路は、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする。

本発明の第１９の局面は、本発明の第１１から第１８までのいずれかの局面において、
各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。

本発明の第２０の局面は、本発明の第１９の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１の局面によれば、液晶表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電するための２つの処理（第１の放電処理および第２の放電処理）が順次に行われる。第１の放電処理では、クロック信号の電位と基準電位が第１の走査信号線選択電位に設定される。これにより、ハイレベルとなったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査信号線が選択状態となる。このとき、映像信号電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第２の放電処理が開始されるまでに第１の走査信号線選択電位はグラウンド電位にまで低下する。このため、第１の放電処理の際に、クロック信号の電位および基準電位は徐々に低下し、走査信号線上の電荷も放電される。第２の放電処理では、クリア信号の電位が第２の走査信号線選択電位に設定される。第２の放電処理が開始される時点には、第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されているので、第２の放電処理によって各双安定回路内の浮遊ノード（第１ノードおよび第２ノード）上の電荷が放電される。以上のようにして、電源がオフされたときに表示パネル内の残留電荷が速やかに除去され、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が抑制される。

本発明の第２の局面によれば、通常動作中に第１ノードの電位を随時基準電位へと引き込むことが可能となり、動作不良の発生が抑制される。

本発明の第３の局面によれば、第１の放電処理の際に出力ノードの電位が徐々に低下する。このため、各画素の電位の電位に関し、キックバック電圧による電位変動を問題ないレベルに少なくすることができる。

本発明の第４の局面によれば、電源の供給が遮断された際の電位レベルの変化状態が互いに異なる２種類の走査信号線選択電位を比較的簡易な構成で生成することが可能となる。また、第１の放電処理の際の走査信号線上の電荷の放電と第２の放電処理の際の双安定回路内の浮遊ノード（第１ノードおよび第２ノード）上の電荷の放電とが、より確実に行われる。

本発明の第５の局面によれば、第１の放電処理の際に、より確実に走査信号線上の電荷の放電が行われる。

本発明の第６の局面によれば、第１の放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源がオフされたときに、より確実に表示パネル内の残留電荷が除去され、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が効果的に抑制される。

本発明の第７の局面によれば、初期化処理の際に、より確実にシフトレジスタ内の各双安定回路が初期化される。

本発明の第８の局面によれば、第１の放電処理の際に、基準電位がハイレベルとなった状態で出力ノード制御用スイッチング素子がオン状態となる。このため、第１の放電処理の際に、確実に各走査信号線を選択状態にして各画素形成部内の電荷を放電させることができる。

本発明の第９の局面によれば、薄膜トランジスタの半導体層に酸化物半導体を用いた表示パネルを備えた液晶表示装置において、本発明の第１の局面と同様の効果が得られる。従来、そのような液晶表示装置では回路内の残留電荷の存在に起因する動作不良が生じやすかったので、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生を抑制する効果がより大きく得られる。

本発明の第１０の局面によれば、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、本発明の第１の局面と同様の効果が得られる。従来、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置では回路内の残留電荷の存在に起因する動作不良が生じやすかったので、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生を抑制する効果がより大きく得られる。

本発明の第１１の局面によれば、本発明の第１の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１２の局面によれば、本発明の第２の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１３の局面によれば、本発明の第３の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１４の局面によれば、本発明の第４の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１５の局面によれば、本発明の第５の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１６の局面によれば、本発明の第６の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１７の局面によれば、本発明の第７の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１８の局面によれば、本発明の第８の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１９の局面によれば、本発明の第９の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第２０の局面によれば、本発明の第１０の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置における電源遮断時の動作について説明するための信号波形図である。 上記実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、画素形成部の構成を示す回路図である。 上記実施形態において、レベルシフタ回路の構成を示すブロック図である。 上記実施形態において、電源回路の構成のうち第１のゲートオン電位および第２のゲートオン電位の生成に関する回路構成の一例を示す回路図である。 上記実施形態において、電源遮断時の第１のゲートオン電位および第２のゲートオン電位の変化を示す波形図である。 上記実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記実施形態において、シフトレジスタに含まれている双安定回路の構成を示す回路図である。 上記実施形態において、双安定回路の動作を説明するための信号波形図である。 上記実施形態において、通常動作時および電源遮断時において各信号が取る電位について説明するための図である。 上記実施形態の変形例における電源遮断時の動作について説明するための信号波形図である。 上記実施形態の別の変形例における電源遮断時の動作について説明するための信号波形図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、液晶パネル（表示パネル）２０，ＰＣＢ（プリント回路基板）１０，および液晶パネル２０とＰＣＢ１０とに接続されたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）３０によって構成されている。なお、液晶パネル２０は、ＩＧＺＯ−ＴＦＴ液晶パネルである。また、ＴＡＢ３０は主に中型用から大型用の液晶パネルで採用される実装形態であり、小型用から中型用の液晶パネルではソースドライバの実装形態としてＣＯＧ実装が採用される場合もある。さらにまた、昨今では、ソースドライバ３２，タイミングコントローラ１１，電源回路１５，電源ＯＦＦ検出部１７，およびレベルシフタ回路１３が１チップ化されたシステムドライバ構成も徐々に採用されてきている。

この液晶表示装置は、外部から電源の供給を受けて動作する。この液晶表示装置に電源が正常に供給されている時には、例えば＋５Ｖの電位がこの液晶表示装置に与えられる。以下においては、この液晶表示装置に電源から与えられる電位のことを「入力電源電位」という。なお、電源の供給が遮断されると、入力電源電位はグラウンド電位（０Ｖ）にまで徐々に低下する。

液晶パネル２０は対向する２枚の基板（典型的にはガラス基板であるが、ガラス基板には限定されない）からなり、基板上の所定の領域に、画像を表示するための表示部２２が形成されている。表示部２２には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。図３は、画素形成部の構成を示す回路図である。図３に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース端子が接続された薄膜トランジスタ（ＴＦＴ）２２０と、その薄膜トランジスタ２２０のドレイン端子に接続された画素電極２２１と、上記複数個の画素形成部に共通的に設けられた共通電極２２２および補助容量電極２２３と、画素電極２２１と共通電極２２２とによって形成される液晶容量２２４と、画素電極２２１と補助容量電極２２３とによって形成される補助容量２２５とが含まれている。また、液晶容量２２４と補助容量２２５とによって画素容量ＣＰが形成されている。そして、各薄膜トランジスタ２２０のゲート端子がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタ２２０のソース端子がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。なお、画素形成部内の薄膜トランジスタについては、ＩＧＺＯ−ＴＦＴ（半導体層に酸化物半導体の一種であるＩＧＺＯ（酸化インジウムガリウム亜鉛）を用いた薄膜トランジスタ）が採用されていても良いし、それ以外のＴＦＴ（ａ−ＳｉＴＦＴなど）が採用されていても良い。

液晶パネル２０には、また、図２に示すように、ゲートバスラインＧＬ１〜ＧＬｉを駆動するためのゲートドライバ２４が形成されている。このゲートドライバ２４は、上述したＩＧＺＯ−ＧＤＭであり、液晶パネル２０を構成する基板上にモノリシックに形成されている。ＴＡＢ３０には、ソースバスラインＳＬ１〜ＳＬｊを駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。ＰＣＢ１０には、タイミングコントローラ１１，レベルシフタ回路１３，電源回路１５，および電源ＯＦＦ検出部１７が設けられている。なお、図２ではゲートドライバ２４は表示部２２の片側のみに配置されているが、表示部２２の左右両側にゲートドライバ２４が配置されることもある。

以上のように、本実施形態においては、複数本（ｊ本）のソースバスラインＳＬ１〜ＳＬｊ，複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉ，複数個（ｉ×ｊ個）の画素形成部，およびゲートドライバ２４が、液晶パネル２０を構成する１枚の基板上に形成されている。

この液晶表示装置には、水平同期信号Ｈｓｙｎｃ，垂直同期信号Ｖｓｙｎｃ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣとが外部から与えられる。入力電源電位ＶＣＣは、タイミングコントローラ１１と電源回路１５と電源ＯＦＦ検出部１７とに与えられる。通常動作中の入力電源電位ＶＣＣは例えば＋５Ｖとされるが、この入力電源電位ＶＣＣは＋５Ｖに限定されるものではない。また、入力信号についても上記構成には限定されず、タイミング信号や映像データはＬＶＤＳやｍｉｐｉ，ＤＰ信号，ｅＤＰなどの差動インターフェースを利用して転送されることもある。

電源回路１５は、入力電源電位ＶＣＣに基づいて、通常動作時にはゲートバスラインを選択状態にする電位レベルで維持されるゲートオン電位（走査信号線選択電位）ＶＧＨと、通常動作時にはゲートバスラインを非選択状態にする電位レベルで維持されるゲートオフ電位（走査信号線非選択電位）ＶＧＬとを生成する。なお、この電源回路１５で生成されるゲートオン電位およびゲートオフ電位については、通常動作時には電位レベルは一定で維持されるが、外部からの電源の供給が遮断された時には電位レベルは変化する。本実施形態においては、電源回路１５は、ゲートオン電位ＶＧＨとして２種類の電位（第１のゲートオン電位ＶＧＨ１および第２のゲートオン電位ＶＧＨ２）を生成する。これら２種類のゲートオン電位を生成するための構成についての詳しい説明は後述する。なお、通常動作時におけるゲートオン電位ＶＧＨは例えば＋２０Ｖに設定され、通常動作時におけるゲートオフ電位ＶＧＬは例えば−１０Ｖに設定される。電源回路１５で生成された第１のゲートオン電位ＶＧＨ１，第２のゲートオン電位ＶＧＨ２，およびゲートオフ電位ＶＧＬは、レベルシフタ回路１３に与えられる。電源ＯＦＦ検出部１７は、電源の供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを出力する。電源状態信号ＳＨＵＴは、レベルシフタ回路１３に与えられる。なお、本実施形態においては、ハイレベルにされた電源状態信号ＳＨＵＴによって電源オフ信号が実現される。

タイミングコントローラ１１は、水平同期信号Ｈｓｙｎｃ，垂直同期信号Ｖｓｙｎｃ，データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣとを受け取り、デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号Ｌ＿ＧＳＰ，およびゲートクロック信号Ｌ＿ＧＣＫを生成する。デジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫについてはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫについてはレベルシフタ回路１３に与えられる。なお、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫに関し、ハイレベル側の電位は入力電源電位ＶＣＣに設定され、ローレベル側の電位はグラウンド電位ＧＮＤ（０Ｖ）に設定される。

レベルシフタ回路１３は、グラウンド電位ＧＮＤと、電源回路１５から与えられる第１のゲートオン電位ＶＧＨ１，第２のゲートオン電位ＶＧＨ２，およびゲートオフ電位ＶＧＬとを用いて、タイミングコントローラ１１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰをＩＧＺＯ−ＧＤＭ駆動に最適化されたタイミング信号に変換した信号のレベル変換後の信号Ｈ＿ＧＳＰの生成と、タイミングコントローラ１１から出力されたゲートクロック信号Ｌ＿ＧＣＫに基づく第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２の生成と、内部信号に基づく基準電位Ｈ＿ＶＳＳおよびクリア信号Ｈ＿ＣＬＲの生成とを行う。なお、以下においては、第１のゲートクロック信号Ｈ＿ＧＣＫ１と第２のゲートクロック信号Ｈ＿ＧＣＫ２とをまとめて「ゲートクロック信号Ｈ＿ＧＣＫ」ともいう。

レベルシフタ回路１３で生成されたゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２，クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳは、ゲートドライバ２４に与えられる。以下、レベルシフタ回路１３で生成されゲートドライバ２４に与えられるこれらの信号のことを便宜上「ＧＤＭ信号」という。なお、通常動作時には、ゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，および第２のゲートクロック信号Ｈ＿ＧＣＫ２の電位は第１のゲートオン電位ＶＧＨ１またはゲートオフ電位ＶＧＬに設定され、クリア信号Ｈ＿ＣＬＲの電位は第２のゲートオン電位ＶＧＨ２またはゲートオフ電位ＶＧＬに設定され、基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬに設定される。ところで、本実施形態においては、図４に示すように、レベルシフタ回路１３にはタイミング生成ロジック部１３１とオシレータ１３２とが含まれていて、電源ＯＦＦ検出部１７から出力される電源状態信号ＳＨＵＴがレベルシフタ回路１３に与えられるように構成されている。このような構成により、レベルシフタ回路１３は所定のタイミング（後述する図１における時点ｔ１〜ｔ３）に従って上記ＧＤＭ信号の電位を変化させることが可能となっている。所定のタイミングについては、例えば、レベルシフタ回路１３を構成するＩＣ内部の不揮発性メモリ及び不揮発性メモリからデータをロードしたレジスタ値に基づいて生成される。なお、このレベルシフタ回路１３についての更に詳しい説明は後述する。

ソースドライバ３２は、タイミングコントローラ１１から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，およびソースクロック信号ＳＣＫを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号を印加する。

ゲートドライバ２４は、レベルシフタ回路１３から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ，第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２，クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ２４についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。

なお、本実施形態においては、電源ＯＦＦ検出部１７によって電源状態検出部が実現され、タイミングコントローラ１１とレベルシフタ回路１３とによって駆動制御部が実現されている。

＜２．２種類のゲートオン電位の生成＞
次に、図５を参照しつつ、上述した２種類のゲートオン電位（第１のゲートオン電位ＶＧＨ１および第２のゲートオン電位ＶＧＨ２）を生成するための構成について説明する。なお、本説明における電圧の値は一例であって、それらの値に限定されるものではない。図５は、電源回路１５の構成のうち第１のゲートオン電位ＶＧＨ１および第２のゲートオン電位ＶＧＨ２の生成に関する回路構成の一例を示す回路図である。図５に示すように、この電源回路１５には、２種類のゲートオン電位を生成するための構成要素として、ＰＭＩＣ（電源管理集積回路）１５０と、１個のコイルＬ１と、６個のダイオードＤ１〜Ｄ６と、６個のコンデンサＣ１〜Ｃ６と、２個の抵抗器Ｒ１，Ｒ２とが含まれている。なお、ダイオードＤ１〜Ｄ６における順方向電圧降下を「Ｖｆ」とする。

この電源回路１５では、まず、ＰＭＩＣ１５０を用いて生成された５Ｖの振幅の信号が節点Ｐ１に現れる。節点Ｐ２には、ダイオードＤ１とコンデンサＣ１とを用いた平滑化により、（５−Ｖｆ）Ｖの電圧が現れる。節点Ｐ３には、コンデンサＣ２によるカップリングおよびダイオードＤ２での順方向電圧降下によって、（５−２Ｖｆ）Ｖ〜（１０−２Ｖｆ）Ｖの信号が現れる。同様にして、節点Ｐ４には（１０−３Ｖｆ）Ｖの電圧が現れ、節点Ｐ５には（１０−４Ｖｆ）Ｖ〜（１５−４Ｖｆ）Ｖの信号が現れる。

節点Ｐ５よりも出力側では、図５に示すように、電源ラインが第１のゲートオン電位用のラインと第２のゲートオン電位用のラインとに分岐している。第１のゲートオン電位用のラインでは、ダイオードＤ５とコンデンサＣ５とを用いた平滑化により、（１５−５Ｖｆ）Ｖの電圧が生成される。第２のゲートオン電位用のラインでは、ダイオードＤ６とコンデンサＣ６とを用いた平滑化により、（１５−５Ｖｆ）Ｖの電圧が生成される。このようにして、通常動作時には、第１のゲートオン電位ＶＧＨ１と第２のゲートオン電位ＶＧＨ２とは等しい電位レベルとなる。

ところで、電源の供給が遮断されると、第１のゲートオン電位ＶＧＨ１および第２のゲートオン電位ＶＧＨ２の電位レベルはそれぞれのラインに接続されたコンデンサおよび抵抗器の定数（容量値および抵抗値）に応じて低下する。本実施形態においては、第１のゲートオン電位用のラインと第２のゲートオン電位用のラインとには、異なる定数のコンデンサおよび抵抗器が接続されている。更に詳しくは、コンデンサＣ５および抵抗器Ｒ１によって定まる第１のゲートオン電位用のラインにおける放電時定数よりもコンデンサＣ６および抵抗器Ｒ２によって定まる第２のゲートオン電位用のラインにおける放電時定数の方が大きくされている。従って、電源の供給が遮断されたとき、図６に示すように、電位レベルについては第１のゲートオン電位ＶＧＨ１よりも第２のゲートオン電位ＶＧＨ２の方が緩やかに低下する。

＜３．ゲートドライバの構成および動作＞
次に、本実施形態におけるゲートドライバ２４の構成および動作について説明する。図７に示すように、ゲートドライバ２４は複数段からなるシフトレジスタ２４０によって構成されている。表示部２２にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられている。また、シフトレジスタ２４０の各段は、各時点において２つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。なお、シフトレジスタ２４０の各段から出力される状態信号は、対応するゲートバスラインに走査信号として与えられる。

図８は、ゲートドライバ２４内のシフトレジスタ２４０の構成を示すブロック図である。各双安定回路には、第１クロックＣＫＡ，第２クロックＣＫＢ，クリア信号ＣＬＲ，基準電位ＶＳＳ，セット信号Ｓ，およびリセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。本実施形態においては、レベルシフタ回路１３から出力された基準電位Ｈ＿ＶＳＳが基準電位ＶＳＳとして与えられ、レベルシフタ回路１３から出力されたクリア信号Ｈ＿ＣＬＲがクリア信号ＣＬＲとして与えられる。また、レベルシフタ回路１３から出力された第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２の一方が第１クロックＣＫＡとして与えられ、それらの他方が第２クロックＣＫＢとして与えられる。さらに、前段から出力された状態信号Ｑがセット信号Ｓとして与えられ、次段から出力された状態信号Ｑがリセット信号Ｒとして与えられる。すなわち、ｎ段目に着目すると、（ｎ−１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ−１がセット信号Ｓとして与えられ、（ｎ＋１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ＋１がリセット信号Ｒとして与えられる。なお、レベルシフタ回路１３から出力されたゲートスタートパルス信号Ｈ＿ＧＳＰは、シフトレジスタ２４０の１段目の双安定回路ＳＲ１にセット信号Ｓとして与えられる。また、レベルシフタ回路１３から出力されたクリア信号Ｈ＿ＣＬＲは、シフトレジスタ２４０の最終段目（ｉ段目）の双安定回路ＳＲｉにリセット信号Ｒとしても与えられる。

以上のような構成において、シフトレジスタ２４０の１段目にセット信号Ｓとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、オンデューティが５０パーセント前後の値にされた第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２（図９参照）に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、各段から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段から出力される状態信号Ｑは、走査信号ＧＯＵＴ１〜ＧＯＵＴｉとして各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図９に示すように所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｉが、表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

なお、本実施形態においては、画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられているが、本発明はこれに限定されない。例えば「ダブルゲート駆動」と呼ばれる駆動方式が採用される場合など、複数本のゲートバスラインを同時に駆動する場合には、１つのパルスが複数本のゲートバスラインで共用されることがある。このような場合には、画素マトリクスの複数行と対応するようにシフトレジスタ２４０の各段が設けられる。すなわち、シフトレジスタ２４０の段数とゲートバスラインの本数との比は、１対１であっても１対多であっても良い。

＜４．双安定回路の構成および動作＞
図１０は、シフトレジスタ２４０に含まれている双安定回路の構成（シフトレジスタ２４０のｎ段目の構成）を示す回路図である。図１０に示すように、この双安定回路ＳＲｎは、１０個の薄膜トランジスタＴ１〜Ｔ１０と、１個のキャパシタＣＡＰ１とを備えている。なお、図１０では、第１クロックＣＫＡを受け取るための入力端子には符号４１を付し、第２クロックＣＫＢを受け取るための入力端子には符号４２を付し、セット信号Ｓを受け取るための入力端子には符号４３を付し、リセット信号Ｒを受け取るための入力端子には符号４４を付し、クリア信号ＣＬＲを受け取るための入力端子には符号４５を付し、状態信号Ｑを出力するための出力端子には符号４９を付している。

薄膜トランジスタＴ１のソース端子と薄膜トランジスタＴ２のドレイン端子と薄膜トランジスタＴ５のドレイン端子と薄膜トランジスタＴ８のドレイン端子と薄膜トランジスタＴ１０のゲート端子とキャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。薄膜トランジスタＴ３のソース端子と薄膜トランジスタＴ４のドレイン端子と薄膜トランジスタＴ５のゲート端子と薄膜トランジスタＴ６のドレイン端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。

薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ４については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ６については、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ７については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は基準電位配線に接続されている。薄膜トランジスタＴ１０については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４９に接続されている。キャパシタＣＡＰ１については、一端はｎｅｔＡに接続され、他端は出力端子４９に接続されている。

なお、本実施形態においては、ｎｅｔＡによって第１ノードが実現され、ｎｅｔＢによって第２ノードが実現され、出力端子４９によって出力ノードが実現されている。また、薄膜トランジスタＴ７によって出力ノード制御用スイッチング素子が実現され、薄膜トランジスタＴ１０によって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ２によって第１の第１ノード制御用スイッチング素子が実現され、薄膜トランジスタＴ５によって第２の第１ノード制御用スイッチング素子が実現され、薄膜トランジスタＴ６によって第２ノード制御用スイッチング素子が実現されている。

次に、電源が外部から正常に供給されているときの双安定回路ＳＲｎの動作について、図１０および図１１を参照しつつ説明する。この液晶表示装置が動作している期間中、双安定回路ＳＲｎには、オンデューティが５０パーセント前後の値にされた第１クロックＣＫＡおよび第２クロックＣＫＢが与えられる。なお、第１クロックＣＫＡおよび第２クロックＣＫＢに関し、ハイレベル側の電位は第１のゲートオン電位ＶＧＨ１に設定されており、ローレベル側の電位はゲートオフ電位ＶＧＬに設定されている。なお、クリア信号ＣＬＲについては、図１１で示す期間中ローレベルで維持されるので、図１１では省略している。

時点ｔ１０になり第２クロックＣＫＢがローレベルからハイレベルに変化すると、薄膜トランジスタＴ３は、図１０に示すようにダイオード接続となっているので、オン状態となる。この時、ｎｅｔＡの電位およびクリア信号ＣＬＲはローレベルとなっているので、薄膜トランジスタＴ４，Ｔ６はオフ状態となっている。これにより、時点ｔ１０にはｎｅｔＢの電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ５がオン状態となり、ｎｅｔＡの電位は基準電位ＶＳＳへと引き込まれる。また、時点ｔ１０には、薄膜トランジスタＴ７もオン状態となる。これにより、状態信号Ｑの電位（出力端子４９の電位）が基準電位ＶＳＳへと引き込まれる。

時点ｔ１１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、ｎｅｔＡの電位はローレベルになっていて薄膜トランジスタＴ１０はオフ状態となっているので、状態信号Ｑの電位はローレベルのまま維持される。また、時点ｔ１１には、第２クロックＣＫＢがハイレベルからローレベルに変化することに伴い、ｎｅｔＢの電位がハイレベルからローレベルへと変化する。

時点ｔ１２になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１は図１０に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルになることによって薄膜トランジスタＴ１はオン状態となる。これにより、キャパシタＣＡＰ１は充電され、ｎｅｔＡの電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ１０はオン状態となる。ここで、時点ｔ１２〜時点ｔ１３の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、この期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴ８はオフ状態で維持され、かつ、ｎｅｔＢの電位はローレベルとなっているので薄膜トランジスタＴ５はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ１３になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１０はオン状態となっているので、入力端子４１の電位の上昇とともに出力端子４９の電位（状態信号Ｑの電位）は上昇する。ここで、図１０に示すようにｎｅｔＡ−出力端子４９間にはキャパシタＣＡＰ１が設けられているので、出力端子４９の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。ｎｅｔＡの電位は、理想的には第１クロックＣＫＡのハイレベル側の電位である第１のゲートオン電位ＶＧＨ１の２倍の電位にまで上昇する。その結果、薄膜トランジスタＴ１０のゲート端子には大きな電圧が印加され、状態信号Ｑの電位は、第１クロックＣＫＡのハイレベル側の電位すなわち第１のゲートオン電位ＶＧＨ１の電位レベルにまで上昇する。これにより、この双安定回路ＳＲｎの出力端子４９に接続されているゲートバスラインが選択状態となる。なお、時点ｔ１３〜時点ｔ１４の期間中、第２クロックＣＫＢはローレベルとなっているので薄膜トランジスタＴ７はオフ状態で維持され、かつ、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴ９はオフ状態で維持される。従って、この期間中に状態信号Ｑの電位が低下することはない。また、時点ｔ１３〜時点ｔ１４の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＴ８はオフ状態で維持され、かつ、ｎｅｔＢの電位はローレベルとなっているので薄膜トランジスタＴ５はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ１４になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに出力端子４９の電位すなわち状態信号Ｑの電位は低下する。このため、キャパシタＣＡＰ１を介してｎｅｔＡの電位も低下する。また、時点ｔ１４には、第２クロックＣＫＢがローレベルからハイレベルに変化することによって薄膜トランジスタＴ３，Ｔ７がオン状態となり、リセット信号Ｒがローレベルからハイレベルに変化することによって薄膜トランジスタＴ８，Ｔ９がオン状態となる。さらに、薄膜トランジスタＴ３がオン状態となることにより、ｎｅｔＢの電位がローレベルからハイレベルに変化して薄膜トランジスタＴ５がオン状態となる。以上のようにして、時点ｔ１４には、薄膜トランジスタＴ５，Ｔ８がオン状態となることによってｎｅｔＡの電位がローレベルとなり、薄膜トランジスタＴ７，Ｔ９がオン状態となることによって状態信号Ｑの電位がローレベルとなる。

以上のような動作がシフトレジスタ２４０内の各双安定回路で行われることにより、図９に示したように所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｉが表示部２２内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。

＜５．電源遮断時の動作＞
次に、図１，図２，図１０，および図１２を参照しつつ、外部からの電源の供給が遮断されたときの液晶表示装置の動作について説明する。なお、この一連の処理のことを以下「電源オフシーケンス」という。図１には、入力電源電位ＶＣＣ，電源状態信号ＳＨＵＴ，ゲートオン電位（第１のゲートオン電位ＶＧＨ１，第２のゲートオン電位ＶＧＨ２），ゲートオフ電位ＶＧＬ，ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，クリア信号Ｈ＿ＣＬＲ，基準電位Ｈ＿ＶＳＳ，および映像信号電位（ソースバスラインＳＬの電位）ＶＳの波形が示されている。図１２には、通常動作時および電源遮断時において各信号の取る電位が示されている。なお、第１のゲートクロック信号Ｈ＿ＧＣＫ１と第２のゲートクロック信号Ｈ＿ＧＣＫ２とは、通常動作中の位相が異なるだけであって、電源オフ後の時点ｔ１以降の波形変化は同じである。従って、図１では、ゲートクロック信号Ｈ＿ＧＣＫとして１つの波形のみを示している。

上述したように、ゲートスタートパルス信号Ｈ＿ＧＳＰはシフトレジスタ２４０の１段目の双安定回路にセット信号Ｓとして与えられ、ゲートクロック信号Ｈ＿ＧＣＫ（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）は各双安定回路に第１クロックＣＫＡ，第２クロックＣＫＢとして与えられ、クリア信号Ｈ＿ＣＬＲは各双安定回路にクリア信号ＣＬＲとして与えられるともにシフトレジスタ２４０の最終段目の双安定回路にリセット信号Ｒとして与えられ、規準電位Ｈ＿ＶＳＳは各双安定回路に基準電位ＶＳＳとして与えられる。

図１に示すように、電源オフシーケンスは初期化ステップ，第１の放電ステップ，および第２の放電ステップからなる。初期化ステップはシフトレジスタ２４０を構成する全ての双安定回路の状態をリセット（クリア）するためのステップであり、第１の放電ステップは画素形成部内で電荷を放電させるためのステップであり、第２の放電ステップはゲートドライバ２４内で電荷を放電させるためのステップである。なお、本説明においては、時点ｔ０以前には電源が正常に供給されていて時点ｔ０に電源の供給が遮断されたものと仮定する。

電源が正常に供給されている期間（時点ｔ０以前の期間）には、電源状態信号ＳＨＵＴはローレベルで維持される。この期間中、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位およびゲートクロック信号（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２）の電位は第１のゲートオン電位ＶＧＨ１またはゲートオフ電位ＶＧＬに設定され、クリア信号Ｈ＿ＣＬＲの電位は第２のゲートオン電位ＶＧＨ２またはゲートオフ電位ＶＧＬに設定され、基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬに設定される（図１および図１２を参照）。なお、通常動作期間中には、第１のゲートオン電位ＶＧＨ１と第２のゲートオン電位ＶＧＨ２とは同じ電位レベル（例えば＋２０Ｖ）になっている。

時点ｔ０に電源の供給が遮断されると、入力電源電位ＶＣＣはグラウンド電位ＧＮＤへと徐々に低下する。これにより、時点ｔ０以降には、第１のゲートオン電位ＶＧＨ１および第２のゲートオン電位ＶＧＨ２はグラウンド電位ＧＮＤへと徐々に低下し、ゲートオフ電位ＶＧＬはグラウンド電位ＧＮＤへと徐々に上昇する。

時点ｔ０に電源の供給が遮断された後の時点ｔ１に、電源ＯＦＦ検出部１７は電源状態信号ＳＨＵＴをローレベルからハイレベルに変化させる。レベルシフタ回路１３は、電源状態信号ＳＨＵＴがローレベルからハイレベルに変化すると、ＧＤＭ信号のうちクリア信号Ｈ＿ＣＬＲのみをハイレベル側の電位に設定し、クリア信号Ｈ＿ＣＬＲ以外の信号をローレベル側の電位に設定する。すなわち、時点ｔ１〜時点ｔ２の期間には、クリア信号Ｈ＿ＣＬＲの電位は第２のゲートオン電位ＶＧＨ２に設定され、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位，ゲートクロック信号Ｈ＿ＧＣＫの電位，および基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬに設定される（図１および図１２を参照）。図１０から把握されるように、クリア信号Ｈ＿ＣＬＲがハイレベルになると、各双安定回路において薄膜トランジスタＴ２，Ｔ６がオン状態となる。これにより、ｎｅｔＡの電位およびｎｅｔＢの電位がローレベルとなる。このようにして、初期化ステップ（時点ｔ１〜時点ｔ２）では、各双安定回路の状態がリセット（クリア）される。なお、映像信号電位ＶＳについては、時点ｔ１以降の期間を通じて、グラウンド電位ＧＮＤ（０Ｖ）に等しくされる。

時点ｔ２になると、レベルシフタ回路１３は、ＧＤＭ信号のうちクリア信号Ｈ＿ＣＬＲのみをローレベル側の電位に設定し、クリア信号Ｈ＿ＣＬＲ以外の信号をハイレベル側の電位に設定する。すなわち、時点ｔ２〜時点ｔ３の期間には、クリア信号Ｈ＿ＣＬＲの電位はゲートオフ電位ＶＧＬに設定され、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位，ゲートクロック信号Ｈ＿ＧＣＫの電位，および基準電位Ｈ＿ＶＳＳは第１のゲートオン電位ＶＧＨ１に設定される（図１および図１２を参照）。ところで、時点ｔ２においては、第１のゲートオン電位ＶＧＨ１の電位レベルは充分には低下していない。従って、時点ｔ２には、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，および規準電位Ｈ＿ＶＳＳはハイレベルとなる。このとき、各双安定回路において、基準電位ＶＳＳがハイレベルとなった状態で薄膜トランジスタＴ７がオン状態となるので、状態信号Ｑの電位がハイレベルとなる。これにより、全てのゲートバスラインＧＬ１〜ＧＬｉが選択状態となる。ここで、図１に示すように時点ｔ１以降の期間には映像信号電位ＶＳはグラウンド電位ＧＮＤとなっているので、全てのゲートバスラインＧＬ１〜ＧＬｉが選択状態となることによって、各画素形成部内の画素容量に蓄積されている電荷が放電される。また、時点ｔ２〜時点ｔ３の期間には、ゲートクロック信号Ｈ＿ＧＣＫの電位および基準電位Ｈ＿ＶＳＳはグラウンド電位ＧＮＤへと徐々に低下する。これにより、各双安定回路の出力端子４９の電位（状態信号Ｑの電位）が徐々に低下する。すなわち、各ゲートバスライン上の電荷が放電される。また、出力端子４９の電位が徐々に低下するため、各画素の電位に関し、キックバック電圧による電位変動を問題ないレベルに少なくすることができる。以上のようにして、第１の放電ステップ（時点ｔ２〜時点ｔ３）では、表示部２２内の全ての画素形成部および全てのゲートバスラインＧＬ１〜ＧＬｉにおいて電荷の放電が行われる。

図６に示したように、電源の供給が遮断された後、第２のゲートオン電位ＶＧＨ２の電位レベルと比較して、第１のゲートオン電位ＶＧＨ１の電位レベルは速やかにグラウンド電位ＧＮＤにまで低下する。このため、時点ｔ３には、第２のゲートオン電位ＶＧＨ２の電位レベルは充分には低下していないが、第１のゲートオン電位ＶＧＨ１の電位レベルはグラウンド電位ＧＮＤにまで低下している。従って、時点ｔ２にハイレベル側の電位に設定されたゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，および規準電位Ｈ＿ＶＳＳについては、時点ｔ３にはグラウンド電位ＧＮＤにまで低下する。

時点ｔ３には、レベルシフタ回路１３は、クリア信号Ｈ＿ＣＬＲをハイレベル側の電位に設定する。上述したように時点ｔ３においては第２のゲートオン電位ＶＧＨ２の電位レベルは充分には低下していないので、時点ｔ３には、クリア信号Ｈ＿ＣＬＲはハイレベルとなる。これにより、各双安定回路において薄膜トランジスタＴ２，Ｔ６がオン状態となる。その結果、ｎｅｔＡの電位およびｎｅｔＢの電位がローレベルとなる。このようにして、第２の放電ステップ（時点ｔ３〜時点ｔ４）では、ゲートドライバ２４を構成するシフトレジスタ２４０内の浮遊ノード（各双安定回路内のｎｅｔＡおよびｎｅｔＢ）上の電荷の放電が行われる。

その後、時点ｔ４には、第２のゲートオン電位ＶＧＨ２の電位レベルがグラウンド電位ＧＮＤにまで低下する。これにより、時点ｔ４には、クリア信号Ｈ＿ＣＬＲについてもグラウンド電位ＧＮＤにまで低下する。以上より、電源オフシーケンスは終了する。

ところで、電源オフシーケンスにおいてＧＤＭ信号の電位を図１に示すように複数のステップで変化させることができるように、レベルシフタ回路１３には図４に示すようにタイミング生成ロジック部１３１とオシレータ１３２とが含まれている。このような構成において、電源ＯＦＦ検出部１７からレベルシフタ回路１３に与えられる電源状態信号ＳＨＵＴがローレベルからハイレベルに変化すると、タイミング生成ロジック部１３１は、オシレータ１３２によって生成される基本クロックをカウンタでカウントすることによって、各ステップの開始タイミングを取得する。そして、タイミング生成ロジック部１３１は、そのタイミングに従って、ＧＤＭ信号の電位を予め定められた電位に変化させる。このようにして、図１に示すような波形のゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ（第１のゲートクロック信号Ｈ＿ＧＣＫ１，第２のゲートクロック信号Ｈ＿ＧＣＫ２），クリア信号Ｈ＿ＣＬＲ，および基準電位Ｈ＿ＶＳＳが生成される。なお、レベルシフタ回路１３と電源ＯＦＦ検出部１７とが図４で符号６０で示すように１つのＬＳＩ内に格納されていても良い。

＜６．効果＞
本実施形態によれば、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、電源の供給が遮断されると、３つのステップからなる電源オフシーケンスが行われる。初期化ステップでは、ＧＤＭ信号のうちクリア信号Ｈ＿ＣＬＲのみがハイレベル側の電位に設定される。これにより、各双安定回路の状態がリセット（クリア）される。第１の放電ステップでは、ＧＤＭ信号のうちクリア信号Ｈ＿ＣＬＲのみがローレベル側の電位に設定される。すなわち、第１の放電ステップでは、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，および規準電位Ｈ＿ＶＳＳはハイレベルとなる。これにより、基準電位ＶＳＳがハイレベルとなった状態で薄膜トランジスタＴ７がオン状態となるので、状態信号Ｑの電位がハイレベルとなって各ゲートバスラインが選択状態となる。このとき、映像信号電位ＶＳはグラウンド電位ＧＮＤとなっているので、各画素形成部内の画素容量に蓄積されている電荷が放電される。また、ゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，および規準電位Ｈ＿ＶＳＳは徐々に低下するので、各ゲートバスライン上の電荷も放電される。また電位が徐々に低下するため、各画素の電位に関し、キックバック電圧による電位変動を問題ないレベルに少なくすることができる。第２の放電ステップでは、クリア信号Ｈ＿ＣＬＲがハイレベル側の電位に設定される。これにより、各双安定回路内の浮遊ノード（ｎｅｔＡおよびｎｅｔＢ）上の電荷が放電される。ところで、本実施形態においては、ゲートオン電位として電源遮断時に比較的速やかに電位レベルが低下する第１のゲートオン電位ＶＧＨ１と電源遮断時に比較的緩やかに電位レベルが低下する第２のゲートオン電位ＶＧＨ２とが生成される。そして、第１のゲートオン電位ＶＧＨ１はＧＤＭ信号のうちのゲートスタートパルス信号Ｈ＿ＧＳＰ，ゲートクロック信号Ｈ＿ＧＣＫ，および規準電位Ｈ＿ＶＳＳのハイレベル側の電位として使用され、第２のゲートオン電位ＶＧＨ２はＧＤＭ信号のうちのクリア信号Ｈ＿ＣＬＲのハイレベル側の電位として使用されている。このため、第２の放電ステップが開始されるまでに各ゲートバスライン上の電荷が充分に放電され、また、第２の放電ステップにおいてＧＤＭ信号のうちのクリア信号Ｈ＿ＣＬＲのみがハイレベルで維持されているようにすることが可能となっている。以上の動作により、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、電源の供給が遮断された際、画素形成部内の電荷，ゲートバスライン上の電荷，シフトレジスタ２４０内の浮遊ノード（各双安定回路内のｎｅｔＡおよびｎｅｔＢ）上の電荷が順次に放電される。このように、電源がオフされたときにパネル内の残留電荷を速やかに除去することのできる、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置が実現される。その結果、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が抑制される。

＜７．変形例など＞
上記実施形態においては、初期化ステップの際にゲートクロック信号Ｈ＿ＧＣＫはローレベル側の電位に設定されていたが、本発明はこれに限定されず、初期化ステップの際にゲートクロック信号Ｈ＿ＧＣＫがハイレベル側の電位に設定されても良い（図１３参照）。この場合においても、初期化ステップでは、クリア信号Ｈ＿ＣＬＲがハイレベルになることによって各双安定回路において薄膜トランジスタＴ２，Ｔ６がオン状態となるので、ｎｅｔＡの電位およびｎｅｔＢの電位がローレベルとなる。また、上記実施形態においては、第１の放電ステップの際にクリア信号Ｈ＿ＣＬＲはローレベル側の電位に設定されていたが、本発明はこれに限定されず、第１の放電ステップの際にクリア信号Ｈ＿ＣＬＲがハイレベル側の電位に設定されても良い（図１４参照）。この場合においても、第１の放電ステップでは、各双安定回路において基準電位ＶＳＳがハイレベルとなった状態で薄膜トランジスタＴ７がオン状態となるので、状態信号Ｑの電位がハイレベルとなり、各ゲートバスラインが選択状態となる。

さらに、上記実施形態においては、電源オフシーケンスは初期化ステップ，第１の放電ステップ，および第２の放電ステップによって構成されていたが、本発明はこれに限定されず、第１の放電ステップと第２の放電ステップとによって電源オフシーケンスが構成されていても良い。但し、初期化ステップを含む構成の方が、より確実にパネル内の残留電荷を除去することができる。

また、上記実施形態ではＩＧＺＯ−ＧＤＭを備えた液晶表示装置を例に挙げて説明したが、本発明はこれに限定されず、ＩＧＺＯ−ＧＤＭ以外のモノリシックゲートドライバ（例えば、薄膜トランジスタの半導体層にａ−ＳｉＴＦＴを採用したもの）を備えた液晶表示装置においても本発明を適用することができる。

さらに、上記実施形態においては、電源オフシーケンスを外部からの電源の供給が遮断されたときのシーケンスとして説明しているが、例えば、表示装置のモードが移行する時（表示モード−スリープモード間の移行時）の放電のシーケンスとして、あるいは、コマンド入力による放電のシーケンスとして、上述のような電源オフシーケンスが適宜実施されるようにすることも可能である。

１１…タイミングコントローラ
１３…レベルシフタ回路
１５…電源回路
１７…電源ＯＦＦ検出部
２０…液晶パネル
２２…表示部
２４…ゲートドライバ（走査信号線駆動回路）
３２…ソースドライバ（映像信号線駆動回路）
２２０…（画素形成部内の）薄膜トランジスタ
２４０…シフトレジスタ
ＶＣＣ…入力電源電位
ＳＨＵＴ…電源状態信号
ＶＧＨ…ゲートオン電位
ＶＧＨ１…第１のゲートオン電位
ＶＧＨ２…第２のゲートオン電位
ＶＧＬ…ゲートオフ電位
Ｌ＿ＧＣＫ…ゲートクロック信号
Ｈ＿ＧＣＫ１…第１のゲートクロック信号
Ｈ＿ＧＣＫ２…第２のゲートクロック信号
Ｌ＿ＧＳＰ，Ｈ＿ＧＳＰ…ゲートスタートパルス信号
Ｌ＿ＣＬＲ，Ｈ＿ＣＬＲ，ＣＬＲ…クリア信号
Ｌ＿ＶＳＳ，Ｈ＿ＶＳＳ，ＶＳＳ…基準電位
Ｔ１〜Ｔ１０…（双安定回路内の）薄膜トランジスタ
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号
ＧＯＵＴ１〜ＧＯＵＴｉ…走査信号

本発明の第１の局面は、表示パネルを構成する基板と、
映像信号を伝達する複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、
前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
外部から与えられる電源に基づいて、前記走査信号線を選択状態にするための電位である走査信号線選択電位と、前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを生成する電源回路と、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位であって通常動作時には各走査信号線を非選択状態にする電位レベルで維持される基準電位とを生成し、前記走査信号線駆動回路の動作を制御する駆動制御部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部と
を備え、
前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と、
前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
前記クロック信号に基づいて前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と
を有し、
前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
前記駆動制御部は、
前記クロック信号の電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記クリア信号の電位を前記第２の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記基準電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
前記電源オフ信号を受け取ると、前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定することによって前記複数の画素形成部内の電荷および前記複数の走査信号線上の電荷を放電する第１の放電処理と、前記クリア信号の電位を前記第２の走査信号線選択電位に設定することによって各双安定回路内の第１ノードおよび第２ノード上の電荷を放電する第２の放電処理とを順次に行い、
前記第２の放電処理が開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
前記第１のコンデンサと前記第１の抵抗器とは、前記第１の走査信号線選択電位生成ラインと接地ラインとの間に並列に接続され、
前記第２のコンデンサと前記第２の抵抗器とは、前記第２の走査信号線選択電位生成ラインと接地ラインとの間に並列に接続され、
前記第１の走査信号線選択電位生成ラインおよび前記第２の走査信号線選択電位生成ラインは、前記駆動制御部に接続され、
前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記駆動制御部は、前記第１の放電処理の際には前記クリア信号の電位を前記走査信号線非選択電位に設定することを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１の放電処理の前に、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化処理を行うことを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記駆動制御部は、前記初期化処理の際には前記クロック信号の電位を前記走査信号線非選択電位に設定することを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする。

本発明の第８の局面は、本発明の第１から第７までのいずれかの局面において、
各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１０の局面は、表示パネルを構成する基板と、映像信号を伝達する複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記走査信号線を選択状態にするための電位である走査信号線選択電位と前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを外部から与えられる電源に基づいて生成する電源回路と、前記走査信号線駆動回路の動作を制御する駆動制御部とを備える液晶表示装置の駆動方法であって、
外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップで前記電源のオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させる電荷放電ステップと
を含み、
前記走査信号線駆動回路は、前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、
前記駆動制御部は、前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位であって通常動作時には各走査信号線を非選択状態にする電位レベルで維持される基準電位とを生成し、
各双安定回路は、
前記走査信号線に接続された出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と、
前記複数の双安定回路のうちの先行する双安定回路から出力されるパルスに基づいて前記第１ノードの電位をハイレベルに向けて変化させる第１ノード制御部と、
前記クロック信号に基づいて前記第２ノードの電位をハイレベルに向けて変化させる第２ノード制御部と
を有し、
前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
前記電荷放電ステップは、
前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定することによって前記複数の画素形成部内の電荷および前記複数の走査信号線上の電荷を放電する第１の放電ステップと、
前記クリア信号の電位を前記第２の走査信号線選択電位に設定することによって各双安定回路内の第１ノードおよび第２ノード上の電荷を放電する第２の放電ステップと
からなり、
前記第２の放電ステップが開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする。

本発明の第１１の局面は、本発明の第１０の局面において、
前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
前記第１のコンデンサと前記第１の抵抗器とは、前記第１の走査信号線選択電位生成ラインと接地ラインとの間に並列に接続され、
前記第２のコンデンサと前記第２の抵抗器とは、前記第２の走査信号線選択電位生成ラインと接地ラインとの間に並列に接続され、
前記第１の走査信号線選択電位生成ラインおよび前記第２の走査信号線選択電位生成ラインは、前記駆動制御部に接続され、
前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする。

本発明の第１３の局面は、本発明の第１０の局面において、
前記第１の放電ステップでは、前記クリア信号の電位が前記走査信号線非選択電位に設定されることを特徴とする。

本発明の第１４の局面は、本発明の第１０の局面において、
前記電荷放電ステップは、前記第１の放電ステップの前に行われるステップとして、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化ステップを更に含むことを特徴とする。

本発明の第１５の局面は、本発明の第１４の局面において、
前記初期化ステップでは、前記クロック信号の電位が前記走査信号線非選択電位に設定されることを特徴とする。

本発明の第１６の局面は、本発明の第１０の局面において、
各双安定回路は、第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする。

本発明の第１７の局面は、本発明の第１０から第１６までのいずれかの局面において、
各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。

本発明の第１８の局面は、本発明の第１７の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１の局面によれば、液晶表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電するための２つの処理（第１の放電処理および第２の放電処理）が順次に行われる。第１の放電処理では、クロック信号の電位と基準電位が第１の走査信号線選択電位に設定される。これにより、ハイレベルとなったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査信号線が選択状態となる。このとき、映像信号電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第２の放電処理が開始されるまでに第１の走査信号線選択電位はグラウンド電位にまで低下する。このため、第１の放電処理の際に、クロック信号の電位および基準電位は徐々に低下し、走査信号線上の電荷も放電される。第２の放電処理では、クリア信号の電位が第２の走査信号線選択電位に設定される。第２の放電処理が開始される時点には、第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されているので、第２の放電処理によって各双安定回路内の浮遊ノード（第１ノードおよび第２ノード）上の電荷が放電される。以上のようにして、電源がオフされたときに表示パネル内の残留電荷が速やかに除去され、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が抑制される。また、通常動作中に第１ノードの電位を随時基準電位へと引き込むことが可能となり、動作不良の発生が抑制される。

本発明の第２の局面によれば、第１の放電処理の際に出力ノードの電位が徐々に低下する。このため、各画素の電位の電位に関し、キックバック電圧による電位変動を問題ないレベルに少なくすることができる。

本発明の第３の局面によれば、電源の供給が遮断された際の電位レベルの変化状態が互いに異なる２種類の走査信号線選択電位を比較的簡易な構成で生成することが可能となる。また、第１の放電処理の際の走査信号線上の電荷の放電と第２の放電処理の際の双安定回路内の浮遊ノード（第１ノードおよび第２ノード）上の電荷の放電とが、より確実に行われる。

本発明の第４の局面によれば、第１の放電処理の際に、より確実に走査信号線上の電荷の放電が行われる。

本発明の第５の局面によれば、第１の放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源がオフされたときに、より確実に表示パネル内の残留電荷が除去され、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生が効果的に抑制される。

本発明の第６の局面によれば、初期化処理の際に、より確実にシフトレジスタ内の各双安定回路が初期化される。

本発明の第７の局面によれば、第１の放電処理の際に、基準電位がハイレベルとなった状態で出力ノード制御用スイッチング素子がオン状態となる。このため、第１の放電処理の際に、確実に各走査信号線を選択状態にして各画素形成部内の電荷を放電させることができる。

本発明の第８の局面によれば、薄膜トランジスタの半導体層に酸化物半導体を用いた表示パネルを備えた液晶表示装置において、本発明の第１の局面と同様の効果が得られる。従来、そのような液晶表示装置では回路内の残留電荷の存在に起因する動作不良が生じやすかったので、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生を抑制する効果がより大きく得られる。

本発明の第９の局面によれば、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置において、本発明の第１の局面と同様の効果が得られる。従来、ＩＧＺＯ−ＧＤＭを備えた液晶表示装置では回路内の残留電荷の存在に起因する動作不良が生じやすかったので、表示パネル内の残留電荷の存在に起因する表示不良・動作不良の発生を抑制する効果がより大きく得られる。

本発明の第１０の局面によれば、本発明の第１の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１１の局面によれば、本発明の第２の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１２の局面によれば、本発明の第３の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１３の局面によれば、本発明の第４の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１４の局面によれば、本発明の第５の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１５の局面によれば、本発明の第６の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１６の局面によれば、本発明の第７の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１７の局面によれば、本発明の第８の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

本発明の第１８の局面によれば、本発明の第９の局面と同様の効果を液晶表示装置の駆動方法において奏することができる。

Claims (20)

1. 表示パネルを構成する基板と、
   映像信号を伝達する複数の映像信号線と、
   前記複数の映像信号線と交差する複数の走査信号線と、
   前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、
   前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、該シフトレジスタから出力されるパルスに基づいて前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
   外部から与えられる電源に基づいて、前記走査信号線を選択状態にするための電位である走査信号線選択電位と、前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを生成する電源回路と、
   前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位である基準電位とを生成し、前記走査信号線駆動回路の動作を制御する駆動制御部と、
   前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部と
   を備え、
   前記複数の映像信号線と前記複数の走査信号線と前記複数の画素形成部と前記走査信号線駆動回路とは、前記基板上に形成され、
   各双安定回路は、
   前記走査信号線に接続された出力ノードと、
   第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
   前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
   第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と
   を有し、
   前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
   前記駆動制御部は、
   前記クロック信号の電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
   前記クリア信号の電位を前記第２の走査信号線選択電位または前記走査信号線非選択電位に設定し、
   前記基準電位を前記第１の走査信号線選択電位または前記走査信号線非選択電位に設定し、
   前記電源オフ信号を受け取ると、前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定する第１の放電処理と、前記クリア信号の電位を前記第２の走査信号線選択電位に設定する第２の放電処理とを順次に行い、
   前記第２の放電処理が開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする、液晶表示装置。
2. 各双安定回路は、
   第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
   前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
   第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と
   を更に有することを特徴とする、請求項１に記載の液晶表示装置。
3. 前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする、請求項１に記載の液晶表示装置。
4. 前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
   前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする、請求項３に記載の液晶表示装置。
5. 前記駆動制御部は、前記第１の放電処理の際には前記クリア信号の電位を前記走査信号線非選択電位に設定することを特徴とする、請求項１に記載の液晶表示装置。
6. 前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１の放電処理の前に、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化処理を行うことを特徴とする、請求項１に記載の液晶表示装置。
7. 前記駆動制御部は、前記初期化処理の際には前記クロック信号の電位を前記走査信号線非選択電位に設定することを特徴とする、請求項６に記載の液晶表示装置。
8. 各双安定回路は、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする、請求項１に記載の液晶表示装置。
9. 各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１から８までのいずれか１項に記載の液晶表示装置。
10. 前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする、請求項９に記載の液晶表示装置。
11. 表示パネルを構成する基板と、映像信号を伝達する複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、前記走査信号線を選択状態にするための電位である走査信号線選択電位と前記走査信号線を非選択状態にするための電位である走査信号線非選択電位とを外部から与えられる電源に基づいて生成する電源回路と、前記走査信号線駆動回路の動作を制御する駆動制御部とを備える液晶表示装置の駆動方法であって、
    外部から与えられる電源のオン／オフ状態を検出する電源状態検出ステップと、
    前記電源状態検出ステップで前記電源のオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させる電荷放電ステップと
    を含み、
    前記走査信号線駆動回路は、前記複数の走査信号線と対応するように設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路からなるシフトレジスタを含み、
    前記駆動制御部は、前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる電位である基準電位とを生成し、
    各双安定回路は、
    前記走査信号線に接続された出力ノードと、
    第２電極に前記クロック信号が与えられ、第３電極が前記出力ノードに接続された出力制御用スイッチング素子と、
    前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
    第１電極に前記クリア信号が与えられ、第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第１の第１ノード制御用スイッチング素子と
    を有し、
    前記電源回路は、前記走査信号線選択電位として、前記電源がオフ状態になったときの電位レベルの変化状態が互いに異なる第１の走査信号線選択電位と第２の走査信号線選択電位とを生成し、
    前記電荷放電ステップは、
    前記クロック信号の電位と前記基準電位とを前記第１の走査信号線選択電位に設定する第１の放電ステップと、
    前記クリア信号の電位を前記第２の走査信号線選択電位に設定する第２の放電ステップと
    からなり、
    前記第２の放電ステップが開始される時点には、前記第１の走査信号線選択電位はグラウンド電位に等しくなっていて、前記第２の走査信号線選択電位は各双安定回路に含まれるスイッチング素子をオン状態にする電位レベルで維持されていることを特徴とする、駆動方法。
12. 各双安定回路は、
    第２電極が前記第１ノードに接続され、第３電極に前記基準電位が与えられる第２の第１ノード制御用スイッチング素子と、
    前記第２の第１ノード制御用スイッチング素子の第１電極に接続された第２ノードと、
    第１電極に前記クリア信号が与えられ、第２電極が前記第２ノードに接続され、第３電極に前記基準電位が与えられる第２ノード制御用スイッチング素子と
    を更に有することを特徴とする、請求項１１に記載の駆動方法。
13. 前記電源がオフ状態になると、前記第１の走査信号線選択電位は、前記電源がオフ状態になった時点の電位からグラウンド電位にまで一定の傾斜で徐々に変化することを特徴とする、請求項１１に記載の駆動方法。
14. 前記電源回路は、第１のコンデンサと第１の抵抗器とに接続され、前記電源より生成した所定電位に基づいて前記第１の走査信号線選択電位を生成するための第１の走査信号線選択電位生成ラインと、第２のコンデンサと第２の抵抗器とに接続され、前記所定電位に基づいて前記第２の走査信号線選択電位を生成するための第２の走査信号線選択電位生成ラインとを有し、
    前記第１のコンデンサと前記第１の抵抗器とによって定まる放電時定数よりも前記第２のコンデンサと前記第２の抵抗器とによって定まる放電時定数の方が大きいことを特徴とする、請求項１３に記載の駆動方法。
15. 前記第１の放電ステップでは、前記クリア信号の電位が前記走査信号線非選択電位に設定されることを特徴とする、請求項１１に記載の駆動方法。
16. 前記電荷放電ステップは、前記第１の放電ステップの前に行われるステップとして、前記クリア信号の電位を前記第２の走査信号線選択電位に設定するとともに前記基準電位を前記走査信号線非選択電位に設定する初期化ステップを更に含むことを特徴とする、請求項１１に記載の駆動方法。
17. 前記初期化ステップでは、前記クロック信号の電位が前記走査信号線非選択電位に設定されることを特徴とする、請求項１６に記載の駆動方法。
18. 各双安定回路は、第１電極に前記クロック信号が与えられ、第２電極が前記出力ノードに接続され、第３電極に前記基準電位が与えられる出力ノード制御用スイッチング素子を更に有することを特徴とする、請求項１１に記載の駆動方法。
19. 各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１１から１８までのいずれか１項に記載の駆動方法。
20. 前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする、請求項１９に記載の駆動方法。

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