KR20090069852A - 패키지용 기판 및 그 제조방법 - Google Patents

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Abstract

패키지용 기판 및 그 제조방법이 제공된다. (a)제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계, (b) 상기 홀 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계, (c) 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계, (d) 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계, (e) 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계를 포함하는 패키지용 기판의 제조방법이 제공된다.
패키지용 기판, 홀, 금속층, 범프

Description

패키지용 기판 및 그 제조방법{Packaging board and manufacturing method thereof}
본 발명은 패키지용 기판 및 그 제조방법에 관한 것이다.
전자기기의 고성능화 소형화됨에 따라 반도체 칩 단자 수는 현저하게 증가되고 있으며, 이에 따라 반도체 칩을 실장하는 패키지용 기판의 범프는 미세 피치가 요구되고 있고 더불어 신뢰성도 필요하게 되고 있다.
패키지용 기판의 범프가 미세 피치를 요구함에 따라 새로운 범프 형성 방법이 요구된다.
본 발명은 패키지용 기판의 범프를 신속하고 저렴하게 형성할 수 있는 방법 및 솔더 레지스트층이 평탄하게 하여 돌출되지 않은 패키지용 기판을 제공하고자 한다.
본 발명의 일 측면에 따르면, (a)제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계, (b) 상기 홀 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계, (c) 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계, (d) 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계, (e) 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계를 포함하는 패키지용 기판의 제조방법이 제공된다.
상기 제2 금속층은 Ni일 수 있다. 또한, 상기 베리어층은 Ti 또는 Cr 중 어느 하나일 수 있다. 또한, 상기 절연층은 솔더 레지스트일 수 있다.
본 발명의 다른 측면은 (f) 캐리어판의 양면에 가장자리가 접착되도록 제1 금속층을 적층하는 단계, (g) 상기 제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계, (h) 상기 홀의 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계, (i) 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계,(j) 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계, (k) 상기 캐리어판과 상기 제1 금속층을 분리하는 단계, 및 (l) 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계를 포함하는 패키지용 기판의 제조방법이 제공된다.
상기 제2 금속층은 Ni일 수 있다. 또한, 상기 베리어층은 Ti 또는 Cr 중 어느 하나일 수 있다. 또한, 상기 절연층은 솔더 레지스트일 수 있다.
본 발명의 또다른 측면은, 평탄한 표면의 솔더 레지스트층과, 상기 솔더 레지스트층에 함침된 회로패턴과, 상기 솔더 레지스트층으로부터 돌출된 범프를 포함하는 패키지용 기판이 제공된다.
상기 범프에는 표면처리층이 적층될 수 있다.
이상의 과제 해결 수단과 같이, 도금으로 범프를 형성하는 방법을 취함으로서 패키지용 기판에 범프를 저비용으로 형성할 수 있으며, 공정시간을 단축할 수 있다. 또한, 솔더 레지스트층이 범프 방향으로 돌출되지 않고 평탄한 모양을 이룰 수 있게 된다.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 패키지용 기판 및 그 제조방법의 실시예에 대하여 보다 상세하게 설명하도록 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 패키지용 기판의 제조 순서도이며, 도2 내지 도 10은 본 발명의 제1 실시예에 따른 패키지용 기판의 제조 공정도이다. 도2 내지 도 10을 참조하면, 제1 금속층(211), 케리어판(212), 제2 금속층(22), 베리어층(barrier layer, 23), 범프(24), 패드(25), 절연층(26), 오픈부(27), 표면처리층(28)이 도시되어 있다.
S11은 제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계로서, 도 2와 도 3은 이에 상응하는 공정이다.
제1 금속층(211)은 휘어지지 않도록 케리어판(212)에 의해서 지지되는 것이 좋다. 케리어판(212)은 후의 공정에서 제거될 수 있다. 제1 금속층(211)은 동박일 수 있다. 그러나, 에칭액으로 제거할 수 있는 금속이라면 다양한 금속을 사용할 수 있다.
제2 금속층(22)은 제1 금속층(211)에 도금으로 형성할 수 있다. 이때, 제2 금속층(22)에는 홀(231)이 형성되도록 한다. 이러한 홀(231)의 내부는 후의 공정에서 금속으로 채워져 범프(24)가 될 부분이다. 홀(231)이 형성되도록 제2 금속층(22)을 제1 금속층(211)에 적층하는 방법은, 서브트렉티브(subtractive) 공법이나, 세미 에디티브(semi additive)공법을 사용할 수 있다.
서브트렉티브 공법은 제1 금속층(211)의 전면에 도금층을 적층하고, 이 도금층을 에칭으로 제거하여 제2 금속층(22)을 형성하는 공법이다. 반면, 세미 에디티브 공법은 제1 금속층(211)에 감광성 필름을 적층하고, 제2 금속층(22)이 적층될 부분의 감광성 필름을 노광 및 현상으로 제거한 뒤, 전해도금으로 제2 금속층(22)을 형성하는 공법이다.
제2 금속층(22)은 구리(Cu)일 수도 있고, 니켈(Ni)일 수도 있다. 또는 다른 에칭 가능한 금속을 사용할 수도 있다.
S12는 상기 홀 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계로서, 도 4는 이에 상응하는 공정이다.
베리어층(23)은 제1 금속층(211) 및 제2 금속층(22)이 에칭으로 제거될 때에도 함께 제거되지 않는 층으로서, 티타늄(Ti)이나 크롬(Cr)일 수 있다. 베리어층(23)은 외부로 노출된 제1 금속층(211)과 제2 금속층(22)의 표면에 적층된다. 베리어층(23)을 적층하는 방법은 무전해 도금, 전해 도금, 스퍼터링(sputtering)이 될 수 있다.
S13은 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계로서, 도 5는 이에 상응하는 공정이다.
도금되지 않아야 할 부분은 드라이 필름으로 차단하고, 도금되어야 할 홀(231)의 내부는 전해 도금함으로써 도 5와 같이 범프(24)를 형성할 수 있다. 범프(24)는 구리로 이루어질 수 있다. 한편, 범프(24)와 동시에 회로패턴을 형성할 수도 있다.
S14는 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계로서, 도 6은 이에 상응하는 공정이다.
절연층(26)은 솔더 레지스트일 수 있다. 절연층(26)을 범프(24)의 상면에 적 층할 경우, 제2 금속층(22)의 경계면과 절연층(26)은 평탄하게 접하게 된다. 이후 제2 금속층(22)이 제거되면 절연층(26)은 외부로 노출되는데, 이때, 평탄한 절연층(26)에 의해서 복수의 범프(24)는 모두 일정한 높이로 돌출된다. 한편, 절연층(26)의 상면에 회로패턴이 형성될 수 있고, 또한, 회로패턴에 다른 절연층이 적층될 수 있다. 외층에는 패드(25)가 형성될 수 있다. 패드(25)는 외부 전자부품과 전기적으로 연결될 수 있다. 한편, 케리어판(212)을 제거할 경우 도 7과 같이 된다.
S15는 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계로서, 도 8, 9는 이에 상응하는 공정이다.
제1 금속층(211) 및 제2 금속층(22)은 구리일 수도 있고, 다른 금속일 수도 있다. 해당 금속의 제거 목적에 맞도록 적절한 에칭액을 사용할 수 있다. 이때, 베리어층(23)은 제1 금속층(211)과 제2 금속층(22)이 제거되더라도 함께 제거되지 않아야 한다. 본 실시예와 같이, 베리어층(23)이 티타늄이나 크롬이고, 제2 금속층(22)이 니켈일 경우, 니켈용 에칭액을 사용하더라도 베리어층(23)의 손상은 없다. 결국 베리어층(23)에 의해서 범프(24)는 보호될 수 있다.
한편, 본 공정을 진행하면서. 패드(25) 부분이 노출되도록 오픈부(27)를 형성할 수 있다. 이후, 패드(25)와 범프(24)의 표면에 니켈과 금도금을 순차적으로 진행하여 표면처리층(28)을 형성할 수도 있다.
도 11은 본 발명의 제2 실시예에 따른 패키지용 기판의 제조 순서도이며, 도12 내지 도 21은 본 발명의 제2 실시예에 따른 패키지용 기판의 제조 공정도이다. 제1 금속층(311), 케리어판(312), 접착제(313), 제2 금속층(32), 베리어층(barrier layer, 33), 범프(34), 패드(35), 절연층(36), 오픈부(37), 표면처리층(38)이 도시되어 있다.
S21은 캐리어판의 양면에 가장자리가 접착되도록 제1 금속층을 적층하는 단계로서, 도 12는 이에 상응하는 공정이다.
본 실시예는 케리어판(312)의 양면을 이용하여 한 쌍의 패키지용 기판을 제조하는 방법을 예시한다. 캐리어판(312)은 후의 공정에서 쉽게 제거되기 위하여, 제1 금속층(311)의 가장자리만 접착제(313)를 이용하여 부착될 수 있다. 케리어판(312)으로 동박적층판을 사용할 수도 있다.
S22는 상기 제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계로서, 도 13은 이에 상응하는 공정이다.
제2 금속층(32)은 제1 금속층(311)에 도금으로 형성할 수 있다. 이때, 제2 금속층(32)에는 홀(331)이 형성되도록 한다. 이러한 홀(331)의 내부는 후의 공정에서 금속으로 채워져 범프(34)가 될 부분이다. 홀(331)이 형성되도록 제2 금속층(32)을 제1 금속층(311)에 적층하는 방법은, 서브트렉티브(subtractive) 공법이나, 세미 에디티브(semi additive)공법을 사용할 수 있다. 제2 금속층(32)은 구 리(Cu)일 수도 있고, 니켈(Ni)일 수도 있다. 또는 다른 에칭 가능한 금속을 사용할 수도 있다.
S23은 상기 홀의 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계로서, 도 14는 이에 상응하는 공정이다.
베리어층(33)은 제1 금속층(311) 및 제2 금속층(32)이 에칭으로 제거될 때에도 함께 제거되지 않는 층으로서, 티타늄(Ti)이나 크롬(Cr)일 수 있다. 베리어층(33)은 외부로 노출된 제1 금속층(311)과 제2 금속층(32)의 표면에 적층된다. 베리어층(33)을 적층하는 방법은 무전해 도금, 전해 도금, 스퍼터링(sputtering)이 될 수 있다.
S24는 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계로서, 도 15는 이에 상응하는 공정이다.
도금되지 않아야 할 부분은 드라이 필름으로 차단하고, 도금되어야 할 홀(331)의 내부는 전해도금함으로써 도 15와 같이 범프(54)를 형성할 수 있다. 범프(54)는 구리로 이루어질 수 있다.
S25는 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계로서, 도 16은 이에 상응하는 공정이다.
절연층(36)은 솔더 레지스트일 수 있다. 절연층(36)을 범프(34)의 상면에 적 층할 경우, 제2 금속층(32)의 경계면과 절연층(36)은 평탄하게 접하게 된다. 이후 제2 금속층(32)이 제거되면 절연층(36)은 외부로 노출되는데, 이때, 평탄한 절연층(36)에 의해서 복수의 범프(34)는 모두 일정한 높이로 돌출된다. 한편, 절연층(36)의 상면에 회로패턴이 형성될 수 있고, 또한, 회로패턴에 다른 절연층이 적층될 수 있다. 외층에는 패드(35)가 형성될 수 있다. 패드(35)는 외부 전자부품과 전기적으로 연결될 수 있다. 이러한 적층 공정은 케리어판(312)을 중심으로 대칭적으로 이루어지는 것이 좋다.
S26 상기 캐리어판과 상기 제1 금속층을 분리하는 단계로서, 도 17은 이에 상응하는 공정이다.
도 17의 점선은 다이싱되는 부분으로, 절연재의 내측으로서, 이 부분을 자르면 케리어판(312)과 제1 금속층(311)은 쉽게 분리된다. 한편, 도 18부터는 케리어판(312)에 결합된 한 쌍의 패키지용 기판 중, 하나에 대해서만 진행되는 공정을 예시한다. 나머지 다른 패키지용 기판도 대동소이한 공정으로 진행된다.
S27은 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계로서, 도 19는 이에 상응하는 공정이다.
제1 금속층(311) 및 제2 금속층(32)은 구리일 수도 있고, 다른 금속일 수도 있다. 해당 금속의 제거 목적에 맞도록 적절한 에칭액을 사용할 수 있다. 이때, 베리어층(33)은 제1 금속층(311)과 제2 금속층(32)이 제거되더라도 함께 제거되지 않 아야 한다. 본 실시예와 같이, 베리어층(33)이 티타늄이나 크롬이고, 제2 금속층(32)이 니켈일 경우, 니켈용 에칭액을 사용하더라도 베리어층(33)의 손상은 없다. 결국 베리어층(33)에 의해서 범프(34)는 보호될 수 있다.
한편, 본 공정을 진행하면서. 패드(35) 부분이 노출되도록 오픈부(37)를 형성할 수 있다. 이후, 패드(35)와 범프(34)의 표면에 니켈과 금도금을 순차적으로 진행하여 표면처리층(38)을 형성할 수도 있다.
도 22는 본 발명의 제3 실시예에 따른 패키지용 기판의 단면도이다. 도 22를 참조하면, 패키지용 기판(40), 범프(44), 패드(45), 솔더 레지스트층(46), 오픈부(47), 표면처리층(48), 회로패턴(49)이 도시되어 있다.
본 실시예의 패키지용 기판(40)은 반도체 칩이 실장되는 기판으로서, 반도체 칩은 패드(45)와 전기적으로 연결된다. 한편, 본 실시예의 패키지용 기판(40)에서는 회로패턴(49)이 솔더 레지스트층(46)에 함침되어 있다. 또한, 범프(44)는 솔더 레지스트층(46)에서 돌출되어 있다. 또한, 솔더 레지스트층(46)은 평탄하고, 범프(44)는 모두 같은 높이로 돌출되어 있다.
결과적으로, 본 패키지용 기판(40)을 다른 마더 보드(mother board)에 실장할 경우 마더 보드와 패티비용 기판(40)의 사이로 충진재가 쉽게 잘 흘러 들어갈 수 있다. 즉, 솔더 레지스트층(46)의 돌출로 인하여 충진재의 흐름이 막히는 경우가 발생하지 않게 된다. 이로 인하여 신뢰성 있게 마더 보드에 패키지용 기판(40)을 실장할 수 있게 된다.
솔더 레지스트층(46)은 평탄하다. 이는 제1 및 제2 실시예의 공정과 같이, 솔더 레지스트층(46)이 제2 금속층과 경계면으로 하여 제조되었기 때문이다.
패드(45)와 범프(44)의 표면에는 표면처리층(48)이 적층될 수 있다. 표면처리층(48)은 니켈 도금 후 금도금으로 이루어 진다.
상기에서는 본 발명의 바람직한 실시예에 대해 설명하였지만, 해당기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 패키지용 기판의 제조 순서도.
도2 내지 도 10은 본 발명의 제1 실시예에 따른 패키지용 기판의 제조 공정도.
도 11은 본 발명의 제2 실시예에 따른 패키지용 기판의 제조 순서도.
도12 내지 도 21은 본 발명의 제2 실시예에 따른 패키지용 기판의 제조 공정도.
도 22는 본 발명의 제3 실시예에 따른 패키지용 기판의 단면도.
<도면의 주요부분에 대한 부호의 설명>
제1 금속층(211) 케리어판(212)
제2 금속층(22) 베리어층(barrier layer, 23)
범프(24) 패드(25)
절연층(26) 오픈부(27)
표면처리층(28)

Claims (7)

  1. (a) 제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계;
    (b) 상기 홀 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계;
    (c) 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계;
    (d) 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계;
    (e) 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계를 포함하는 패키지용 기판의 제조방법.
  2. (f) 캐리어판의 양면에 가장자리가 접착되도록 제1 금속층을 적층하는 단계;
    (g) 상기 제1 금속층에 홀이 형성된 제2 금속층을 적층하는 단계;
    (h) 상기 홀의 내부에 노출된 상기 제1 금속층과, 상기 제2 금속층에 베리어층(barrier layer)을 적층하는 단계;
    (i) 상기 홀의 내부를 도전성 금속으로 채워 범프를 형성하는 단계;
    (j) 상기 범프의 상면에 절연층을 적층하고, 상기 절연층에 회로패턴을 형성하는 단계;
    (k) 상기 캐리어판과 상기 제1 금속층을 분리하는 단계; 및
    (l) 상기 제1 금속층, 상기 제2 금속층 및 상기 베리어층을 제거하는 단계를 포함하는 패키지용 기판의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 금속층은 Ni인 것을 특징으로 하는 패키지용 기판의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 베리어층은 Ti 또는 Cr 중 어느 하나인 것을 특징으로 하는 패키지용 기판의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 절연층은 솔더 레지스트인 것을 특징으로 하는 패키지용 기판의 제조방법.
  6. 평탄한 표면의 솔더 레지스트층과;
    상기 솔더 레지스트층에 함침된 회로패턴과;
    상기 솔더 레지스트층으로부터 돌출된 범프를 포함하는 패키지용 기판.
  7. 제6항에 있어서,
    상기 범프에는 표면처리층이 적층된 것을 특징으로 하는 패키지용 기판.
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