KR20090060263A

KR20090060263A - 반도체장치

Info

Publication number: KR20090060263A
Application number: KR1020097001273A
Authority: KR
Inventors: 사이시 후지카와; 쿠니오 호소야
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2006-09-29
Filing date: 2007-09-19
Publication date: 2009-06-11
Also published as: TWI720920B; TWI545383B; JP2022000706A; CN103257491A; JP6616548B2; JP2014209267A; JP5683057B2; JP5619266B2; JP7543595B2; TWI758023B; JP2013214081A; JP2024111117A; JP6845369B2; TW201351006A; TW201631369A; JP2019219697A; TWI628495B; KR101462061B1; JP4824140B2; JP2024028629A

Abstract

ＴＦＴ와 겹치는 위치에 주상 스페이서를 형성하면, 한 쌍의 기판을 접착할 때 압력이 가해질 염려가 있어, ＴＦＴ에 악영향을 주어 크랙이 형성될 수 있다. ＴＦＴ와 겹치는 위치에 형성된 주상 스페이서의 아래쪽에 무기재료로 이루어진 더미층을 형성한다. 더미층을 ＴＦＴ와 겹치는 위치에 배치함으로써, 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력이 분산, 완화된다. 더미층은, 공정수를 늘리지 않고 형성하기 위해서, 화소전극과 같은 재료로 형성하는 것이 바람직하다.

ＴＦＴ, 주상 스페이서, 기판, 더미층

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 박막 트랜지스터(이하, ＴＦＴ라고 한다)로 구성된 회로를 갖는 반도체장치 및 그 제조방법에 관한 것이다. 예를 들면, 본 발명은 액정표시패널로 대표되는 전기광학장치, 및 유기발광소자를 갖는 발광표시장치를 부품으로서 탑재한 전자기기에 관한 것이다.

이 때, 반도체장치란, 반도체특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 전기광학장치, 반도체회로, 및 전자기기는 모두 반도체장치다.

최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수∼수백 nm 정도)을 사용해서 박막 트랜지스터(ＴＦＴ)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 ＩＣ나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭소자로서 개발이 빠르게 진행되고 있다.

화상표시장치로서 액정표시장치가 알려져 있다. 패시브 매트릭스형 액정표시장치와 비교하여 고화질 화상을 얻을 수 있기 때문에 액티브 매트릭스형 액정표시장치가 널리 사용되게 되었다. 액티브 매트릭스형 액정표시장치에 있어서는, 매트릭스 모양으로 배치된 화소전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 자세하게는, 선택된 화소전극과 상기 화소전극에 대응하는 대향전극의 사이에 전압이 인가됨으로써, 화소전극과 대향전극의 사이에 배치된 액정층의 광학변조가 이루어지고, 이 광학변조가 표시 패턴으로서 관찰자에게 인식된다.

일반적인 투과형 액정표시장치에서는, 한 쌍의 기판의 사이에 액정층을 배치하고, 한 쌍의 기판의 한쪽인 제1 기판(화소전극이 형성되어 있는 기판)에 있어서 액정층에 접하고 있지 않은 외면측에 제1 편광판을 배치하고, 제2 편광판을 한 쌍의 기판에 있어서 다른 한쪽인 제2 기판(대향기판)에 있어서 액정층에 접하고 있지 않은 외면측에 배치한다.

풀컬러 표시시키기 위해서 컬러필터를 사용할 경우, 일반적으로는, 편광판이 배치된 기판(대향기판)의 면과는 다른 면에 컬러필터를 배치한다. 다시 말해, 대향기판과 액정층의 사이에 컬러필터를 배치하는 것이 일반적이다.

한 쌍의 기판 간에는, 기판 간격을 유지하기 위한 스페이서가 설치되어 있는데, 입자형의 비즈 스페이서, 또는 주상의 스페이서를 배치하고 있다. 대향기판에 투명한 수지로 이루어진 주상 스페이서를 설치할 경우, 다른 한쪽의 기판과 접착할 때의 압력으로 주상 스페이서와 겹치는 ＴＦＴ를 파괴할 우려가 있었다. 따라서, 한 쌍의 기판의 접착 정밀도가 수율에 영향을 주게 된다.

본 출원인은, 화소부의 스위칭소자가 되는 ＴＦＴ를 형성하는 기판 위에 주상 스페이서를 형성하는 기술을 특허문헌 1(일본국 공개특허공보 특개 2001-75500호)에 개시하고 있다. 또한 본 출원인은, ＴＦＴ 위에 유기수지로 형성된 블랙 매트릭스를 형성하는 기술을 특허문헌 2(일본국 공개특허공보 특개 평9-105953호)에 개시하고 있다.

최근, 액정표시장치는, 더욱 표시화상의 고화질화가 요구되고 있다. 액정표시장치의 화질이 향상함에 따라 고개구율이 요구된다.

ＴＦＴ가 형성된 기판 위에 주상 스페이서를 형성할 경우, 화소전극의 면적을 충분히 확보하면서, 고개구율을 실현하기 위해서는, ＴＦＴ와 겹치는 영역에 주상 스페이서를 배치하는 것이 바람직하다. ＴＦＴ와 겹치는 영역에 주상 스페이서를 배치할 경우, 화소전극과 주상 스페이서의 위치를 떨어뜨릴 수 있다.

그러나 ＴＦＴ와 겹치는 영역에 주상 스페이서를 배치하면, 한 쌍의 기판이 접착될 때 압력이 가해져, ＴＦＴ에 악영향을 줄 우려, 크랙이 발생할 우려 등이 있다.

본 발명은 고화질화 및 고개구율이 실현된 액정표시장치를 제공한다. 또한 본 발명은 공정 수를 늘리지 않고, 외광 하에서 높은 표시 품질을 실현할 수 있는 액정표시장치를 제공한다.

액티브 매트릭스형 액정표시장치에 있어서, ＴＦＴ와 겹치는 위치에 형성되는 주상 스페이서의 아래쪽에 무기재료로 이루어진 더미층을 형성한다. 이 더미층을 ＴＦＴ와 겹치는 위치에 배치함으로써, 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력이 분산되어, 완화된다. 이 더미층은, 공정수를 늘리지 않고 형성하기 위해서, 화소전극과 같은 재료로 형성하는 것이 바람직하다.

더미층은 한 쌍의 기판 중 한쪽, 다시 말해, 소자기판과 대향기판 중 어느 한쪽에 형성한다. 더미층은 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력을 분산, 완화한다.

본 명세서에서 개시하는 발명의 구성은, 절연 표면을 갖는 제1 기판과, 상기 제1 기판 위에 스위칭소자와, 상기 스위칭소자와 전기적으로 접속하는 화소전극과, 상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과, 상기 더미층과 겹치는 주상 스페이서가 설치된 제2 기판과, 상기 제1 기판과 상기 제2 기판의 사이에 액정재료를 포함하는 반도체장치다. 또한 상기 화소전극과 상기 더미층은 같은 재료로 되어 있다.

한 쌍의 기판이 접착될 때 압력이 가해져도, 대향기판에 주상 스페이서를 설치하고, 또한, 소자기판 위에 더미층을 설치함으로써, ＴＦＴ에 걸리는 압력을 분산, 완화할 수 있다.

또한 소자기판 위에 주상 스페이서를 형성해도 된다. 본 발명의 또 다른 구성은, 절연 표면을 갖는 기판과, 상기 기판 위에 스위칭소자와, 상기 스위칭소자와 전기적으로 접속하는 화소전극과, 상기 기판 위에 상기 스위칭소자와 겹치는 더미층과, 상기 기판 위에 상기 더미층을 덮는 주상 스페이서를 포함하는 반도체장치다. 또한 상기 화소전극과 상기 더미층은 같은 재료로 되어 있다.

더미층은, 압력을 분산시키고, 완화하는 것이라면, 특별히 형상이나 개수는 한정되지 않는다. 더미층은, 복수, 또는, 복잡한 형상, 예를 들면 S자형, M자형, 십자형 등으로 해도 된다.

ＴＦＴ가 형성된 기판, 즉 소자기판 위에 주상 스페이서를 형성할 경우, 포토리소그래피 기술을 사용해서 형성하기 때문에, 마스크의 맞춤 정밀도에 따라 원하는 위치로부터 어긋나는 경우가 있다. ＴＦＴ와 겹치는 위치의 주변과 인접하는 화소전극 사이의 간격은 다른 영역과 스위칭소자 사이의 간격과 비교해서 넓다. 따라서 ＴＦＴ와 겹치는 위치에 주상 스페이서를 형성함으로써, 주상 스페이서가 원하는 위치로부터 어긋나버린 경우에도, 주상 스페이서와 한 쌍의 화소전극이 겹치지 않기 때문에, 개구율이 저하하는 것을 방지할 수 있다. 다시 말해, 본 발명에 있어서, 주상 스페이서는 화소전극과 겹치지 않으면서, ＴＦＴ와 겹치는 위치에 설치한다.

소자기판 위에 주상 스페이서를 형성할 경우, 압력을 한층 더 분산하기 위해서, 주상 스페이서의 단면형상을 사다리꼴로 하는 것이 바람직하다. 바람직하게는, 주상 스페이서는, 더미층의 외측의 위치에 아래쪽을 향해 넓어지는 형상을 갖는 단면형상으로 한다. 또한 주상 스페이서를 뿔대형으로 해서, 대향기판측과 접촉하는 주상 스페이서의 윗면면적을 ＴＦＴ측의 저면면적보다 넓게 하는 것이 바람직하다. 더 바람직하게는, 복수의 더미층의 총 윗면면적을 주상 스페이서의 윗면면적보다 넓게 설정한다. 또한 주상 스페이서의 상단부는 곡률을 갖는 형상으로 한다.

또한 주상 스페이서의 밀착성을 향상시키기 위해서, 하나의 주상 스페이서와 겹치는 더미층을 복수 설치하는 것이 바람직하다. 특히, 액정표시장치에 있어서는, 평탄성이 중요하기 때문에, ＴＦＴ에서 형성되는 요철을 덮기 위한 평탄화 수지막을 설치할 경우가 많다. 그러나 평탄한 표면, 즉 평탄화 수지막 위에 주상 스페이서를 형성하면 접착강도가 약하고, 밀착성이 저하하기 쉽다. 평탄화 수지막을 사용해도, 주상 스페이서를 형성하는 영역에 복수의 더미층을 설치함으로써 요철을 부분적으로 형성하여, 주상 스페이서의 밀착성을 향상시킬 수 있다. 또한 ＴＦＴ와 더미층의 사이에 평탄화 수지막을 설치하면, 한층 더 압력을 분산할 수 있기 때문에 바람직하다.

ＴＦＴ가 형성된 부분은 다른 부분보다 적층수가 많아 총 막두께가 두꺼워지기 쉽다. ＴＦＴ와 겹치는 위치에 주상 스페이서를 형성하면, 기판 간격을 조절하기 쉽다. ＴＦＴ와 겹치는 위치에 주상 스페이서를 형성하면, 주상 스페이서가 액정층의 두께가 가장 얇은 영역에 설치된다. 따라서 주상 스페이서의 높이를 낮게 할 수 있다. 주상 스페이서의 높이를 낮게 할 수 있으면, 기판 간격을 좁힐 수 있기 때문에, 액정층의 두께를 얇게 제어하고 싶은 경우에 유리하다.

액정층의 동작 모드는 특별히 한정되지 않고, 트위스트 네마틱형(ＴＮ) 모드, 수직배향형(ＶＡ) 모드, 인 플래인 스위칭형(ＩＰＳ) 모드 등으로 할 수 있다.

ＩＰＳ 모드로 할 경우, 공통전극에도 더미층과 같은 재료를 사용할 수 있다. 본 발명의 또 다른 구성은, 절연 표면을 갖는 제1 기판과, 상기 제1 기판 위에 스위칭소자와, 상기 스위칭소자와 전기적으로 접속하는 화소전극과, 상기 제1 기판 위에 공통전극과, 상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과, 상기 더미층과 겹치는 주상 스페이서가 설치된 제2 기판과, 상기 제1 기판과 상기 제2 기판의 사이에 액정재료를 포함하는 반도체장치다. 또한 상기 화소전극과 상기 더미층은 같은 재료로 되어 있다. 또한 화소전극, 공통전극, 및 더미층은 같은 재료로 되어 있다.

또한 더미층 위에 주상 스페이서를 형성해도 된다. 본 발명의 또 다른 구성은, 절연 표면을 갖는 제1 기판과, 상기 제1 기판 위에 스위칭소자와, 상기 스위칭소자와 전기적으로 접속하는 화소전극과, 상기 제1 기판 위에 공통전극과, 상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과, 상기 제1 기판 위에 상기 더미층과 겹치는 주상 스페이서와, 상기 제1 기판과 대향하는 제2 기판과, 상기 제1 기판과 상기 제2 기판의 사이에 액정재료를 포함한 액정층을 포함하는 반도체장치다. 또한 화소전극, 공통전극, 및 더미층은 같은 재료로 되어 있다.

본 발명은, 전술한 과제의 적어도 하나를 해결한다.

전술한 이러한 수단은 단순한 설계 사항이 아니다. 주상 스페이서나 더미층을 표시부에 배치하고, 그것들을 사용한 표시장치를 제조하며, 그 표시장치를 사용하여 화상표시시킨 후, 발명자들의 깊은 검토의 결과, 발명된 사항이다.

공정수를 늘리지 않고, 더미층을 ＴＦＴ와 겹치는 위치에 형성할 수 있고, 또 주상 스페이서를 ＴＦＴ와 겹치는 위치에 형성할 수 있다. 복수의 더미층이나 복잡한 형상의 더미층을 설치함으로써, 주상 스페이서의 밀착성을 향상시킬 수도 있다.

도 1a 내지 1c는 화소구조를 나타내는 평면도 및 단면도.

도 2a 및 2b는 화소구조를 나타내는 평면도.

도 3은 화소구조를 나타내는 평면도.

도 4는 착색층의 배치를 나타내는 평면도.

도 5는 대향전극의 형상을 나타내는 평면도.

도 6a 및 6b는 화소구조를 나타내는 평면도 및 단면도.

도 7a 내지 7d는 전자기기의 일례를 도시한 도면.

도 8은 전자기기의 일례를 도시한 도면.

도 9a 내지 9d는 전자기기의 일례를 도시한 도면.

[부호의 설명]

100:기판 101:소스 배선

102:용량 배선 103:게이트 배선

104:반도체층 105:게이트 절연막

106:제2 n형 반도체층 107:드레인 전극

108:보호막 109:화소전극

110:평탄화막 112:주상 스페이서

113:제1 더미층 114:제2 더미층

115:제1 배향막 116:액정층

117:제2 배향막 118:대향전극

119:대향기판 201:제1 더미층

202:제2 더미층 203:제3 더미층

204:제4 더미층 401:제1 착색층

402:제2 착색층 403:제3 착색층

501:게이트 배선 502:반도체층

503:소스 배선 504:드레인 전극

505:화소전극 506:용량 배선

507:더미층 508:주상 스페이서

510:대향전극 511:슬릿

600:기판 601:소스 배선

602:용량 배선 603:게이트 배선

604:비정질 반도체막 605:게이트 절연막

606:제2 n형 반도체층 607:드레인 전극

608:보호막 609:화소전극

610:평탄화막 612:주상 스페이서

613:더미층 615:제1 배향막

616:액정층 617:제2 배향막

619:대향기판 620:공통전극

621:접속전극 1900:백라이트부

1901:본체(A) 1902:본체(B)

1903:케이싱 1904:조작 스위치류

1905:마이크로폰 1906:스피커

1907:회로기판 1908:표시 패널(A)

1909:표시 패널(B) 1920:제1 기판

1921:표시부 1922:씰재

1925:제1 씰재 1926:제2 씰재

1927:구동ＩＣ 1928:구동회로

2001:케이싱 2002:지지대

2003:표시부 2005:비디오 입력 단자

2201:본체 2202:케이싱

2203:표시부 2204:키보드

2205:외부접속 포트 2206:포인팅 디바이스

2401:본체 2402:케이싱

2403:표시부A 2404:표시부B

2405:판독부 2406:조작키

2407:스피커부 2600:충전기

2602:케이싱 2603:표시부

2606:조작키 2607:스피커부

[실시예]

본 발명의 실시의 형태에 대해서, 이하에 설명한다.

(실시의 형태 1)

도 1a는, 액티브 매트릭스형 액정표시장치의 화소부에 있어서의 1화소의 평면도를 나타내고 있다. 도 1c에 도 1a 중의 선 A-B로 절단한 단면도를 나타낸다.

소스 배선(101)과 게이트 배선(103)의 교점 부근에 능동소자를 배치한다. 여기에서는 능동소자로서 ＴＦＴ를 사용한다. ＴＦＴ가 화소전극(109)과 전기적으로 접속되어, 스위칭소자로서 기능한다. ＴＦＴ의 온 상태 또는 오프 상태를 게이트 배선(103)에 인가하는 전압으로 제어함으로써 화소전극(109) 근방의 액정층의 배향을 변화시키고, 이로써 액정표시장치를 구동시킨다. 본 발명에서는, ＴＦＴ와 겹치는 위치에 제1 더미층(113), 제2 더미층(114), 및 주상 스페이서(112)를 형성한다. 여기에서는 비정질 반도체막을 사용한 보텀 게이트형 ＴＦＴ를 형성하는 예를 게시한다.

본 발명의 ＴＦＴ는 보텀 게이트형(역 스태거형) ＴＦＴ에 한정되지 않는다. 본 발명은 ＴＦＴ구조에 관계없이 적용할 수 있다. 예를 들면 톱 게이트형 ＴＦＴ나, 순 스태거형 ＴＦＴ를 사용하는 것이 가능하다. 또한 단일 게이트 구조의 트랜지스터에 한정되지 않고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 트랜지스터, 예를 들면 더블 게이트형 트랜지스터로 해도 된다. 또 ＴＦＴ의 제조방법은 특별히 한정되지 않고, 공지의 기술을 사용해서 제조하면 된다.

우선, 유리 기판 등의 절연 표면을 갖는 기판(100) 위에 게이트 배선(103) 및 용량 배선(102)을 형성한다. 이어서, 게이트 배선(103) 및 용량 배선(102)을 덮는 게이트 절연막(105)을 형성한다.

이어서 게이트 절연막(105) 위에 비정질 반도체막, 예를 들면 아모포스 실리콘 막을 ＰＣＶＤ법으로 형성하고, 비정질 반도체막의 에칭을 선택적으로 행해서 원하는 윗면형상으로 함으로써, 게이트 절연막(105)을 사이에 두고 게이트 배선(103)과 겹치는 반도체층(104)을 형성한다. 다음으로, 반도체에 n형을 부여하는 불순물원소를 포함한 반도체막을 형성하고, 그 반도체막의 에칭을 선택적으로 행해 서 원하는 윗면형상으로 하여 반도체층(104) 위에 제1 n형 반도체층을 형성한다. 이어서, 제1 n형 반도체층 위에 도전막을 형성하고, 도전막의 에칭을 선택적으로 행해서 원하는 윗면형상으로 하여, 소스 배선(101)과, 드레인 전극(107)과, 용량 전극을 형성한다. 이 때, 용량 전극은, 게이트 절연막(105)을 통해 용량 배선(102)과 겹치고, 게이트 절연막(105)을 유전체로 하는 보조 용량을 형성하고 있다. 이어서, 소스 배선(101) 및 드레인 전극을 마스크로 삼아서, 제1 n형 반도체층을 자기정합적으로 에칭해서 제2 n형 반도체층(106)을 형성한다. 또한 소스 배선(101) 및 드레인 전극을 마스크로 삼아서, 노출된 반도체층(104)의 상부를 에칭하여, 소스 배선(101) 및 드레인 전극과 겹치는 영역보다 막두께가 얇은 부분을 형성한다. 이렇게 해서 채널 에칭형 ＴＦＴ가 형성된다. 이어서, 일부 노출된 반도체층을 덮는 보호막(108)을 형성한다. 이상의 공정은, 공지의 기술을 응용함으로써 실시가 가능하다.

본 실시의 형태에서는, 비정질 반도체막을 채널 형성 영역으로 하는 ＴＦＴ의 예를 게시했지만, 특별히 한정되지 않는다. 결정질 반도체막, 예를 들면 폴리실리콘 막이나 미결정 실리콘 막을 채널 형성 영역으로 하는 ＴＦＴ로 해도 된다.

층간 절연막으로서 기능하는 평탄화막(110)을 형성한다. 이어서, 평탄화막(110) 및 보호막(108)의 에칭을 선택적으로 행하여, 드레인 전극에 달하는 제1 개구와, 용량 전극에 달하는 제2 개구를 형성한다. 이어서, 평탄화막(110) 위에 투명도전막을 형성한다.

투명도전막의 재료로서는, 인듐 주석 산화물(ＩＴＯ), Si 원소를 포함한 인 듐 주석 산화물(ＩＴＳＯ)이나 산화인듐에 산화아연(ＺｎＯ)을 혼합한 인듐 주석 산화물(ＩＺＯ) 등의 투명도전재료, 혹은 이것들을 조합한 화합물을 사용할 수 있다.

이어서, 투명도전막의 에칭을 선택적으로 행하여, ＴＦＴ와 겹치는 제1 더미층(113) 및 제2 더미층(114)과, 드레인 전극 및 용량 전극과 전기적으로 접속하는 화소전극(109)을 형성한다. 더미층은 ＴＦＴ와 겹치는 위치에 배치되고, 후에 행해지는 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력을 분산, 완화할 수 있다. 제1 더미층(113), 제2 더미층(114), 및 화소전극(109)은 같은 재료다. 도 1a에서, 제1 더미층(113)은, 적어도 ＴＦＴ의 채널 형성 영역의 일부, 소스 전극의 일부, 및 드레인 전극의 일부와 겹치고 있다. 또한 제2 더미층(114)은 적어도 ＴＦＴ의 채널 형성 영역의 일부, 및 드레인 전극의 일부와 겹치고 있다. 또한 여기에서는 도시하지 않았지만, 후에 ＦＰＣ와 접속시키기 위한 단자전극도 화소전극과 동일 공정에서 동일 기판 위에 형성한다.

이어서, 제1 더미층(113), 제2 더미층(114), 및 화소전극(109)을 덮는 절연막을 형성한다. 절연막의 재료로서는, 에폭시 수지, 아크릴수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 그 밖에도, 절연막의 재료로서 벤조시클로부텐, 파릴렌, 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함한 조성물재료 등을 사용할 수 있다. 차광막으로서의 기능을 갖게 하기 위해서, 전술한 재료에 카본 등의 안료를 포함해서 흑색의 수지로 해도 된다.

다음으로, 이 절연막의 에칭을 선택적으로 행하여, 제1 더미층(113) 및 제2 더미층(114)과 겹치는 주상 스페이서(112)를 형성한다. 또한 주상 스페이서(112)는 ＴＦＴ와 겹친다. 도 1a에서 주상 스페이서(112)는 적어도 ＴＦＴ의 채널 형성 영역, 소스 전극의 일부, 및 드레인 전극의 일부와 겹치고 있다. 이 때, 도 1a를 이해하기 쉽게 하기 위해서, 도 1b의 평면도에는, 평탄화막(110) 위에 형성하는 제1 더미층(113), 제2 더미층(114), 화소전극(109), 및 주상 스페이서(112)만을 나타내고 있다.

도 1b에 나타낸 바와 같이 제1 더미층(113), 및 제2 더미층(114)은 원형의 슬릿에 의해 이격되어 있고, 제1 더미층(113)을 덮도록 주상 스페이서(112)를 형성하고 있다. 후에 행해지는 한 쌍의 기판을 접착하는 공정에서 걸리는 압력을 분산하기 위해서, 도 1c에 나타낸 바와 같이 주상 스페이서(112)의 단면형상을 사다리꼴로 하는 것이 바람직하다. 이 때, 도 1c 중의 흰 화살표가 한 쌍의 기판을 접착하는 공정에서 걸리는 압력을 모식적으로 나타내고 있고, 복수의 검은 화살표가 분산된 압력을 모식적으로 나타내고 있다. 또한 주상 스페이서(112)를 뿔대형으로 해서, 대향기판측과 접촉하는 주상 스페이서의 윗면면적을 ＴＦＴ측의 저면면적보다 넓게 하는 것이 바람직하다.

제1 더미층(113) 및 제2 더미층(114)은, 주상 스페이서(112)의 밀착성을 향상시키고 있다. 또한 주상 스페이서(112)는, 제1 더미층(113)과 화소전극(109)의 단락을 막을 수 있다. 또한 주상 스페이서(112)로서 흑색의 수지를 사용했을 경우, 주상 스페이서(112)는 ＴＦＴ와 겹치는 차광막으로서 기능시킬 수도 있다.

이 때, 주상 스페이서(112)와 겹치는 더미층의 개수나 형상은 한정되지 않고, 예를 들면 도 2a에 나타내는 바와 같은 윗면형상으로 해도 된다. 도 2a는 더미층의 형상 및 개수가 다른 이외는, 도 1a와 구조가 동일하다. 이 때 도 2b는, 도 2a를 이해하기 쉽게 하기 위해서 평탄화막 위에 형성하는 제1 더미층(201), 제2 더미층(202), 제3 더미층(203), 제4 더미층(204), 화소전극(109), 및 주상 스페이서(112)만을 나타내고 있다. 주상 스페이서의 아래 둘레보다 내측의 위치에 배치하는 더미층의 개수가 많으면, 주상 스페이서와 층간 절연막과의 밀착성의 향상을 더욱 꾀할 수 있다.

도 1a 내지 도 2c에서는, 더미층을 주상 스페이서의 아래 둘레보다 내측의 위치에 배치하는 예를 게시했지만, 특별히 한정되지 않는다. 각 화소전극과 간격을 두고 연속하는 메쉬형의 패턴 형상으로 해도 된다. 더미층이 연속하는 메쉬형의 패턴 형상으로 되어 있고, 화소전극과 접촉하지 않는 구조를 제공할 수 있다. 주상 스페이서는 ＴＦＴ 및 연속하는 메쉬형의 더미층과 겹치도록 할 수 있다. 연속하는 메쉬형의 더미층은, 인접하는 화소전극 간에서 발생하는 전계의 혼란에 기인하는 빛 누설, 소위 디스클리네이션을 방지할 수도 있다. 다시 말해, 연속하는 메쉬형의 더미층은 전계 차폐 패턴으로서 기능한다.

이렇게 해서 기판(100) 위에 주상 스페이서(112)를 형성한 후, 기판(100)과 대향기판(119)을 소정의 간격을 유지한 상태에서 접착한다. 기판 간격은 더미층 및 주상 스페이서에 따라 결정된다. 갭은 액정재료의 종류나 특성에 따라 다르다. 본 실시의 형태에서는, 갭을 3∼4μm로 한다.

한 쌍의 기판 간에는 액정층(116)을 충전한다. 액정적하법을 사용하는 경우에는, 한쪽의 기판 위에 폐 루프 형상의 씰재를 형성하고, 그 씰재로 둘러싸인 영역에 액정재료를 적하한 후, 감압 분위기 하에서 다른 한쪽의 기판을 접착한다. 액정주입법을 사용할 경우에는, 한 쌍의 기판을 접착한 후, 씰재 패턴의 액정주입구로부터 모세관현상을 사용해서 액정재료를 주입한다. 씰재에 필러를 포함함으로써 한 쌍의 기판 간격을 유지해도 좋다.

액정층(116)의 액정분자를 배향시키기 위한 배향막을 양쪽의 기판에 각각 형성한다. 도 1c에 나타낸 바와 같이, 기판(100) 위에는 제1 배향막(115)을 형성하고, 대향기판(119) 위에는 대향전극(118) 및 제2 배향막(117)을 형성한다. 그리고 각각의 배향막에는 러빙 처리를 행한다. 액정의 배향 모드로서는, 액정분자의 배열이 빛의 입사로부터 사출을 향해서 90°트위스트 배향한 ＴＮ모드를 사용하는 경우가 많다. ＴＮ모드의 액정표시장치를 제조할 경우에는 기판(100) 상의 배향막에 실행한 러빙 처리의 러빙 방향과, 대향기판(119) 상의 배향막에 실행한 러빙 처리의 러빙 방향이 직교하도록 접착한다. 여기에서는 액정분자를 배향시키기 위해서 배향막을 사용하는 예를 게시했지만, 거기에 한정되지 않는다. 다른 배향방법, 예를 들면 광배향방법 등을 사용해도 된다.

이 때, 단자전극이 형성되어 있는 부분에는, 배향막을 형성하지 않는다. 또한 대향기판(119)과 기판(100)을 접착한 후, 단자전극이 형성되어 있는 부분은, 대향기판과도 겹치지 않도록 대향기판의 일부를 제거한다. 이어서, 외부회로와 접속하기 위한 ＦＰＣ(flexible printed circuit)를 단자전극에 접착한다. ＦＰＣ를 설 치하는 방법으로는 이방 도전성 재료 혹은 금속 범프를 사용한 접속 방법 또는 와이어 본딩 방식을 채용할 수 있다. 외부회로와 접속시키는 코넥터로서는 ＦＰＣ에 한정되지 않고, 다른 코넥터, ＴＡＢ(Tape Automated Bonding) 테이프 혹은 ＴＣＰ(Tape Carrier Package)를 사용해도 된다. ＴＣＰ는 ＴＡＢ테이프에 IC를 설치한 것이며, ＴＡＢ테이프를 소자 형성 기판상의 배선에 접속해서 IC를 설치한다.

화소부의 주변에는, 화소부에 각 신호를 전송하는 구동회로가 형성된 ＩＣ칩을 이방 도전성 재료에 의해 전기적으로 접속해도 좋다. 컬러 표시에 대응한 화소부를 형성하기 위해서는, ＸＧＡ급으로 데이터선이 3072개, 주사선이 768개 필요하다. 이러한 수로 형성된 데이터선 및 주사선은 화소부의 단부에서 수 블록마다 구분해서 인출선을 형성하고, ＩＣ칩의 출력 단자의 피치에 맞춰서 모은다. ＩＣ칩은, 공지의 방법, 예를 들면 ＣＯＧ(Chip On Glass) 방식에 의해 설치할 수 있다.

필요하다면, 기판(100) 또는 대향기판(119)에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러필터 등의 광학 필름을 적절히 형성해도 된다.

이상의 공정으로 액티브 매트릭스형 액정표시장치를 갖는 표시 모듈을 제조할 수 있다.

전술한 액정표시장치로서는, 특별히 한정되지 않고, ＴＮ액정, ＩＰＳ액정, ＯＣＢ액정, ＳＴＮ액정, ＶＡ액정, ＥＣＢ형 액정, ＧＨ액정, 고분자 분산형 액정, 디스코틱 액정 등을 사용할 수 있다. 그 중에서도 노멀리 블랙형 액정 패널, 예를 들면 수직배향(ＶＡ) 모드를 채용한 투과형 액정표시장치로 하는 것이 바람직 하다. 수직배향 모드로서는, 몇 가지 예를 들 수 있지만, 예를 들면 ＭＶＡ(Multi-Domain Vertical Alignment) 모드, ＰＶＡ(Patterned Vertical Alignment) 모드, ＡＳＶ 모드 등을 사용할 수 있다. 구체적으로는, 1화소를 복수의 서브 픽셀로 분할하고, 각 서브 픽셀의 중앙에 위치하는 대향기판의 부분에 볼록부를 설치함으로써 1화소를 멀티 도메인화한다. 1화소를 복수의 서브 픽셀로 하고, 각 서브 픽셀의 중앙에 위치하는 대향기판에 볼록부를 설치함으로써, 1화소를 배향분할(멀티 도메인화)하고, 광시야각을 실현하는 구동방법은 서브 픽셀 구동이라고 불린다. 이 때, 볼록부는, 대향기판 또는 소자기판의 한쪽 또는 양쪽에 형성할 수 있다. 볼록부는 방사상으로 액정분자를 배향시켜, 배향 규제력을 향상시킨다.

또한 액정구동용 전극, 즉 화소전극의 윗면형상을 빗살모양이나 지그재그형으로 해서, 전압이 걸리는 방향을 다양화시켜도 좋다. 또한 광배향을 사용해서 1화소를 멀티 도메인화해도 좋다.

화소전극에 접속하는 스위칭소자로서는, 비정질구조를 갖는 반도체막을 사용한 아모포스ＴＦＴ에 한정되지 않고, 유기 트랜지스터나, 폴리실리콘ＴＦＴ 등의 3단자형의 능동소자, 또는, 다이오드, ＭＩＭ, ＺｎＯ 배리스터 등의 2단자형의 능동소자를 사용할 수 있다.

(실시의 형태 2)

실시의 형태 1에서는, 소자기판 위에 주상 스페이서를 형성하는 예를 게시했다. 본 실시의 형태에서는, 대향기판 위에 주상 스페이서를 형성하는 예를 게시한다.

우선, 실시의 형태 1과 같은 방법으로 더미층과 화소전극을 동일한 소자기판 위에 형성한다. 이 때, 더미층은, 스위칭소자와 겹치는 위치에 배치된다. 본 실시의 형태에서는, 스위칭소자로서, 결정구조를 갖는 반도체막, 예를 들면 폴리실리콘 막을 사용한 톱 게이트형 ＴＦＴ를 사용한다. 톱 게이트형 ＴＦＴ는, n채널형 ＴＦＴ여도 되고 p채널형 ＴＦＴ여도 된다. 또한 여기에서는, 전기 특성의 편차를 저감시키기 위해서, 더블 게이트 구조로 한다. 또한 오프 전류치를 저감하기 위해서, n채널형 ＴＦＴ를 ＬＤＤ(저농도 드레인) 구조로 해도 된다. ＬＤＤ구조에서는, 채널 형성 영역과, 고농도로 불순물원소를 첨가해서 형성하는 소스 영역 또는 드레인 영역의 사이에 저농도로 불순물원소를 첨가한 영역을 설치한다. 이 영역을 ＬＤＤ영역이라고 부르고 있다. ＬＤＤ구조는 드레인 근방의 전계를 완화해서 핫캐리어 주입에 의한 열화를 막는 효과가 있다. 또한 핫캐리어에 의한 온 전류치의 열화를 막기 위해서, n채널형 ＴＦＴ를 ＧＯＬＤ(Gate-drain Overlapped LDD) 구조로 해도 된다. 게이트 절연막을 통해 ＬＤＤ영역을 게이트 전극과 포개서 배치한 구조인 ＧＯＬＤ구조는, ＬＤＤ구조보다 한층 더 드레인 근방의 전계를 완화해서 핫캐리어 주입에 의한 열화를 막는 효과가 있다. 이러한 ＧＯＬＤ구조로 함으로써 드레인 근방의 전기장 강도가 완화되어서 핫캐리어 주입을 막고, 열화 현상의 방지에 효과적이다. 화소전극은, 스위칭소자와 전기적으로 접속시킨다.

더미층과 화소전극 모두 도전막, 대표적으로는 ＩＴＯ로 형성하기 때문에, 공정을 늘리지 않고, 완충재를 설치할 수 있다. 또한 더미층이 투광성을 갖고 있기 때문에, 빛의 난반사 등이 거의 발생하지 않는다. 그리고 더미층 및 화소전극을 접 해서 덮는 배향막을 형성한다.

소자기판과 접착하기 위한 대향기판을 준비한다. 대향기판에는, 컬러필터나 대향전극을 형성한다. 이것들의 적층순은 특별히 한정되지 않지만, 여기에서는, 컬러필터 위에 대향전극을 형성한다.

다음에, 대향기판의 대향전극 위에, 주상 스페이서를 설치한다. 필요하다면, 주상 스페이서를 접해서 덮는 배향막을 형성한다. 주상 스페이서와 더미층이 겹치도록, 소자기판과 대향기판을 접착한다. 따라서, 주상 스페이서도 스위칭소자와 겹치는 위치에 배치된다. 또한 주상 스페이서로서, 카본 등의 안료를 포함한 흑색수지를 사용해서 스위칭소자의 차광막으로서 기능시키는 것이 바람직하다.

더미층은, 소자기판과 대향기판을 접착하는 공정시에 스위칭소자에 걸리는 압력을 분산, 완화할 수 있다. 또한 더미층은, 압력을 분산시키고, 완화하는 것이라면, 특별히 형상이나 개수는 한정되지 않는다. 더미층은, 복수, 또는, 복잡한 형상, 예를 들면 S자형, M자형, 십자형 등으로 해도 된다. 특히 주상 스페이서를 대향기판에 설치할 경우, 주상 스페이서의 정수리 부분과 더미층이 배향막을 통해 겹치기 때문에, 주상 스페이서의 정수리 부분의 면적보다 총면적이 넓은 더미층으로 하는 것이 바람직하다. 이 경우, 더미층의 단부가 주상 스페이서의 외측으로 돌출하는 형상이 된다.

또한 주상 스페이서를 스위칭소자와 겹치도록 배치할 경우, 스위칭소자 주변은, 다른 부분에 비해 인접하는 화소전극과의 간격이 넓어 마진이 충분히 있기 때문에, 접착 시에 위치 어긋남이 생겨도 거의 문제 없다. 다시 말해, 접착 공정에 의해 주상 스페이서가 화소전극과 겹쳐 개구율이 저하해버리는 것을 저감 할 수 있다. 화소전극과 주상 스페이서가 겹치지 않는 한, 의도적으로 더미층의 단부가 주상 스페이서의 외측에 위치하도록 접착 공정을 실행해도 된다.

대향기판에 주상 스페이서를 설치한 경우, 스위칭소자와 주상 스페이서의 사이에 완충재가 되는 더미층을 화소전극과 같은 재료로 형성함으로써, 공정을 늘리지 않고, 스위칭소자를 보호할 수 있다.

본 실시의 형태는, 실시의 형태 1과 자유롭게 조합할 수 있다.

본 발명에 대해서, 이하에 나타내는 실시예에서 더욱 상세히 설명한다.

[실시예 1]

본 실시예에서는, 수직배향(ＶＡ) 모드를 채용한 투과형 액정표시장치의 일례를 도 3 내지 도 5를 사용하여 설명한다.

도 3은, ＶＡ형 액정 패널(구체적으로는 ＰＶＡ모드의 패널)의 화소구조의 평면도를 도시한 도면이다. 각 화소전극(505)의 윗면형상은, 도 3에 나타낸 바와 같이 복잡한 8각형으로 되어 있다. 화소부에는, 게이트 배선(501)과, 소스 배선(503)과, 용량 배선(506)이 배치되고, 게이트 배선과 소스 배선의 교점 부근에 반도체층(502)이 배치되어 있다. 여기에서는 게이트 배선, 소스 배선, 및 반도체층을 포함한 보텀 게이트형 ＴＦＴ를 스위칭소자로 하고 있다. 드레인 전극은, ＴＦＴ의 드레인 영역과 화소전극(505)과의 전기적인 접속을 행하기 위한 전극이다. 드레인 전극(504)은, 용량 배선(506)과 일부 겹쳐서, 저장용량을 형성하고 있다.

또한 화소전극과 같은 재료로 형성되어 있는 더미층(507)이 ＴＦＴ와 겹치는 위치에 4개 설치된다. 이들 더미층(507)을 덮도록 주상 스페이서(508)를 설치하고 있다. 주상 스페이서(508)도 ＴＦＴ와 겹치는 위치에 설치되고, 기판 간격을 조절하고 있다. 이들 더미층(507)을 ＴＦＴ와 겹치는 위치에 배치함으로써, 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력을 분산시키고, 완화하는 효과가 있다. 더미층(507)은, 주상 스페이서(508)의 밀착성을 향상시키기 위해서 형성하고 있다. 주상 스페이서(508)는, 3개의 화소전극에 대하여 1개 설치하고 있지만, 특별히 한정되지 않고, 예를 들면 각 화소전극에 각각 형성해도 된다. 또한 주상 스페이서(508)로서 흑색수지를 사용해서 블랙 매트릭스의 기능을 갖게 해도 좋다. 흑색수지를 사용했을 경우, 주상 스페이서(508)를 ＴＦＴ의 차광막으로서도 기능시킬 수 있다.

도 4는 컬러필터의 일부의 평면도를 도시한 도면이다. 도 4에서는 제1 착색층(401)(R), 제2 착색층(402)(G), 및 제3 착색층(403)(B)의 3색을 사용해서 1개의 화소군을 구성하고 있다. 각 착색층의 윗면형상은, 화소전극(505)의 형상과 마찬가지로, 복잡한 8각형으로 되어 있다.

도 5에 대향기판측의 구조를 나타낸다. 대향전극(510)은 다른 화소간에서 공통화되어 있고, 슬릿(511)이 형성되어 있다. 슬릿(511)과, 화소전극(505) 및 화소전극(505)측의 슬릿(인접하는 화소전극의 틈)을 교대로 교합하도록 배치함으로써, 기울기 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 이에 따라 액정이 배향하는 방향을 부분에 따라 다르게 할 수 있어, 시야각을 넓힐 수 있다.

이렇게 더미층(507) 및 주상 스페이서(508)를 설치함으로써, 주상 스페이서 의 밀착성을 향상시킬 수 있다. 또한 ＴＦＴ를 제조한 부분은 다른 부분보다 적층수가 많아 총 막두께가 두꺼워지기 쉽다. 따라서 ＴＦＴ와 겹치는 위치에 주상 스페이서를 형성하면, 기판 간격을 조절하기 쉬운 장점을 얻는다. 또한 본 발명은, 더미층(507) 및 주상 스페이서(508)를 설치함으로써, 고개구율, 또한 고화질화를 갖춘 액정표시장치를 실현할 수 있다. 또한 본 발명은 공정을 늘리지 않고, 외광 하에서 높은 표시 품질을 실현할 수 있는 액정표시장치를 제공한다.

본 실시예는, 실시예 1, 또는 실시예 2와 자유롭게 조합할 수 있다.

[실시예 2]

실시의 형태에서는 ＴＮ방식의 액정표시장치의 일례를 게시했다. 본 실시예에서는 ＩＰＳ(In Plane Switching) 방식의 액정표시장치의 일례를 도 6a 및 도 6b에 나타낸다.

도 6a는, ＩＰＳ 방식의 액정표시장치의 화소부에 있어서의 1화소의 평면도를 나타내고 있다. 도 6b에 도 6a 중의 선 A-B로 절단한 단면도를 나타낸다.

ＩＰＳ방식의 액정표시장치는, 액정을 개재하는 한 쌍의 기판 중, 한쪽의 기판(600)에 화소전극(609) 및 공통전극(620)을 형성하고, 이들 전극간에 생성되는 기판면에 거의 평행한 전계로 액정분자를 회전시킴으로써 빛의 스위칭을 행하여, 표시를 행한다.

기판(600) 위에는, 소스 배선(601)과 게이트 배선(603)의 교점 부근에 능동소자를 배치한다. 여기에서는 능동소자로서 ＴＦＴ를 사용하고, ＴＦＴ가 화소전극(609)과 전기적으로 접속되어, 스위칭소자로서 기능한다. ＴＦＴ의 온 상태 또는 오프 상태를 게이트 배선(603)에 인가하는 전압으로 제어하고, 화소전극(609)과 공통전극(620)의 사이에 전계(이 전계를 횡전계라고도 부른다)를 형성해서 액정층(616)에 포함되는 액정분자를 거의 평행한 면 내에서 회전시킴으로써, 액정표시장치를 구동시킨다.

액정층(616)에 포함되는 액정분자를 거의 평행한 면 내에서 회전시키기 때문에, 시야각에 의해 계조, 색조의 반전이 발생하지 않아, ＴＮ방식과 비교해서 시야각을 넓게 할 수 있다. 이 때 ＩＰＳ방식에서는, ＴＮ방식과는 한 쌍의 편광판의 배치가 다르고, 화소전극에의 전압 무인가시에 흑색 표시가 되도록 배치한다.

본 발명에서는, ＴＦＴ와 겹치는 위치에 십자형의 더미층(613)을 형성한다. 여기에서는 비정질 반도체막(604)을 사용한 보텀 게이트형의 ＴＦＴ를 형성하는 예를 게시한다.

우선, 유리 기판 등의 절연 표면을 갖는 기판(600) 위에 게이트 배선(603) 및 용량 배선(602)을 형성한다. 이어서, 게이트 배선(603) 및 용량 배선(602)을 덮는 게이트 절연막(605)을 형성한다. 이어서, 게이트 절연막에 선택적인 에칭을 행하여, 게이트 배선의 선단부에 도달하는 개구와, 용량 배선에 이르는 개구를 형성한다.

게이트 절연막(605) 위에 비정질 반도체막, 예를 들면 아모포스 실리콘 막을 ＰＣＶＤ법으로 형성하고, 비정질 반도체막의 에칭을 선택적으로 행해서 원하는 윗면형상으로 하여, 게이트 절연막(605)을 통해 게이트 배선(603)과 겹치는 반도체층을 형성한다. 이어서, 반도체에 n형을 부여하는 불순물원소를 포함한 반도체막을 형성하고, 그 반도체막의 에칭을 선택적으로 행해서 원하는 윗면형상으로 하여 반도체층 위에 제1 n형 반도체층을 형성한다. 이어서, 제1 n형 반도체층 위에 도전막을 형성하고, 도전막의 에칭을 선택적으로 행해서 원하는 윗면형상으로 하여 소스 배선(601)과, 드레인 전극(607)과, 접속전극(621)을 형성한다. 이 때, 드레인 전극(607)은, 게이트 절연막(605)을 통해 용량 배선(602)과 겹치고, 게이트 절연막(605)을 유전체로 하는 보조 용량을 형성하고 있다. 접속전극(621)은 게이트 절연막의 개구를 통해 용량 배선(602)과 전기적으로 접속하여, 후에 형성되는 공통전극(620)이 용량 배선(602)과 전기적으로 접속된다.

이어서, 소스 배선(601) 및 드레인 전극(607)을 마스크로 삼아서, 제1 n형 반도체층을 자기정합적인 에칭을 행해서 제2 n형 반도체층(606)을 형성한다. 또한 소스 배선(601) 및 드레인 전극(607)을 마스크로 삼아서, 노출된 반도체층의 상부를 에칭하여, 소스 배선(601) 및 드레인 전극(607)과 겹치는 영역보다 막두께가 얇은 부분을 형성한다. 이렇게 해서 채널 에칭형 ＴＦＴ가 형성된다. 이어서, 노출된 반도체층을 덮는 보호막(608)을 형성한다. 이상의 공정은, 공지의 기술을 응용함으로써 실시가 가능하다.

층간 절연막으로서 기능하는 평탄화막(610)을 형성한다. 이어서 평탄화막(610) 및 보호막(608)의 에칭을 선택적으로 행하여, 드레인 전극에 달하는 제1 개구와, 접속전극(621)에 달하는 제2 개구를 형성한다. 다음으로, 평탄화막(610) 위에 투명도전막을 형성한다.

투명도전막의 재료로서는, 인듐 주석 산화물(ＩＴＯ)의 기타, 예를 들면 Si 원소를 포함한 인듐 주석 산화물(ＩＴＳＯ)이나 산화인듐에 산화아연(ＺｎＯ)을 혼합한 인듐산화주석(ＩＺＯ) 등의 투명도전재료, 혹은 이것들을 조합한 화합물을 사용할 수 있다.

이어서, 투명도전막의 에칭을 선택적으로 행하여, ＴＦＴ와 겹치는 더미층(613)과, 드레인 전극과 전기적으로 접속하는 화소전극(609)과, 접속전극(621)과 전기적으로 접속하는 공통전극(620)을 형성한다. 더미층(613)은, ＴＦＴ와 겹치는 위치에 배치되어, 후에 행해지는 한 쌍의 기판을 접착하는 공정에서 ＴＦＴ에 걸리는 압력을 분산, 완화할 수 있다. 도 6a에서는 더미층(613)은 적어도 ＴＦＴ의 채널 형성 영역의 일부, 소스 전극의 일부, 및 드레인 전극의 일부와 겹치고 있다. 더미층(613), 공통전극(620), 및 화소전극(609)은 같은 재료로 되어 있다. 도시하지 않았지만, 후에 ＦＰＣ와 접속시키기 위한 단자전극도 화소전극과 동일 공정에서 동일 기판 위에 형성한다.

본 실시예에서는, 공통전극(620) 및 화소전극(609)은 같은 재료로 형성해서 같은 절연막 위에 형성했지만, 특별히 한정되지 않는다. 예를 들면 금속재료로 이루어진 공통전극을 형성한 후, 절연막을 형성하고, 그 절연막 위에 투명도전막으로 이루어지는 화소전극을 설치한 구조로 해도 된다.

더미층(613), 공통전극(620), 및 화소전극(609)을 덮는 제1 배향막(615)을 형성한다. 이어서, 제1 배향막(615)에 러빙 처리를 행한다.

그리고 대향기판(619)을 준비한다. 대향기판에는, 주상 스페이서(612)를 형성한다. 이 때 필요하다면, 주상 스페이서를 형성하기 전에, 컬러필터 등을 형성해 도 된다.

주상 스페이서(612)의 재료로서는, 에폭시 수지, 아크릴수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 그 밖에도, 주상 스페이서의 재료로서 벤조시클로부텐, 파릴렌, 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함한 조성물 재료 등을 사용할 수 있다. 차광막으로서의 기능을 갖게 하기 위해서, 전술한 재료에 카본 등의 안료를 포함해서 흑색의 수지로 해도 된다.

이어서, 주상 스페이서(612)를 덮는 제2 배향막(617)을 형성한다. 이어서, 제2 배향막(617)에 러빙 처리를 행한다.

기판(600)과 대향기판(619)을 소정의 간격을 유지한 상태에서 접착한다. 대향기판(619)에 설치한 주상 스페이서와, 기판(600)에 설치한 더미층(613)이 겹치도록 접착, 고정한다. 기판 간격은, 더미층 및 주상 스페이서에 따라 결정된다. 간격은 액정재료의 종류나 특성에 따라 다르다. 본 실시예에서는, 2∼6μm로 한다.

도 6a에서는 십자의 더미층을 주상 스페이서의 아래 둘레보다 내측의 위치에 배치하는 예를 게시했지만, 거기에 한정되지 않는다. 각 화소전극과 간격을 두고 복잡하게 연속하는 패턴 형상으로 해도 된다. 주상 스페이서가 ＴＦＴ 및 복잡하게 연속하는 패턴 형상으로 한 더미층의 일부와 겹치도록, 더미층 및 ＴＦＴ가 설정된 기판(600)과, 주상 스페이서가 설치된 대향기판(619)을 위치 맞춤하면 된다. 도 6a에서는 주상 스페이서(612)는 적어도 ＴＦＴ의 채널 형성 영역, 소스 전극의 일부, 및 드레인 전극의 일부와 겹치고 있다. 주상 스페이서로부터 돌출한 더미층의 일부 를 사용하여, 인접하는 화소전극간에서 발생하는 전계의 혼란에 기인하는 빛 누설, 소위 디스클리네이션을 방지해도 좋다.

한 쌍의 기판간에는 액정층(616)을 충전한다. 액정적하법을 사용하는 경우에는, 한쪽의 기판에 폐 루프 형상의 씰재를 형성하고, 그 씰재로 둘러싸인 영역에 액정재료를 적하한 후, 감압 분위기로 해서 다른 한쪽의 기판을 접착한다. 액정주입법을 사용할 경우에는, 한 쌍의 기판을 접착한 후, 씰재 패턴의 액정주입구로부터 모세관현상을 사용해서 액정재료를 주입한다. 씰재에 필러를 포함함으로써 한 쌍의 기판 간격을 유지해도 좋다.

필요하다면, 기판(600) 또는 대향기판(619)에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판) 등의 광학 필름을 적절히 형성해도 된다.

이상의 공정으로 ＩＰＳ방식의 액정표시장치를 갖는 표시 모듈을 제조할 수 있다.

본 발명에 따르면, 더미층을 한쪽의 기판에 설치하고, 다른 한쪽의 기판에 주상 스페이서를 설치함으로써, ＩＰＳ방식의 액정표시장치의 높은 수율을 실현할 수 있다.

본 실시의 형태는, 실시의 형태 1 또는 2와 자유롭게 조합할 수 있다.

[실시예 3]

본 발명의 액정표시장치, 및 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트 시스템 등), 노트형 PC, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 ＤＶＤ(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 7a 내지 7d, 및 도 8에 나타낸다.

도 7a는 22인치∼50인치의 대화면을 갖는 대형 표시장치를 나타낸다. 대형 표시장치는 케이싱(2001), 지지대(2002), 표시부(2003), 비디오 입력 단자(2005) 등을 포함한다. 표시부(2003)가 실시예 1의 액정 모듈에 해당한다. 이 때, 표시장치에는, PC용, ＴＶ방송 수신용, 쌍방향 ＴＶ용 등의 모든 정보표시용 표시장치가 포함된다. 본 발명에 의해, 한 변이 1000mm를 초과하는 제5 세대 이후의 유리 기판을 사용해도, 대형표시장치의 고개구율, 또한 고화질화를 실현할 수 있다.

도 7b는 노트형 PC를 나타내며, 본체(2201), 케이싱(2202), 표시부(2203), 키보드(2204), 외부접속 포트(2205), 포인팅 디바이스(2206) 등을 포함한다. 본 발명에 의해, 노트형 PC의 고개구율, 또한 고화질화를 실현할 수 있다.

도 7c는 기록 매체를 구비한 휴대형 화상재생장치(구체적으로는 ＤＶＤ재생장치)이며, 본체(2401), 케이싱(2402), 표시부A(2403), 표시부B(2404), 기록 매체(ＤＶＤ 등) 판독부(2405), 조작키(2406), 스피커부(2407) 등을 포함한다. 표시부A(2403)는 주로 화상정보를 표시하고, 표시부B(2404)는 주로 문자정보를 표시한다. 이 때, 기록 매체를 구비한 화상재생장치에는 가정용 게임 기기 등도 포함된다. 본 발명에 의해, 화상재생장치의 고개구율, 또한 고화질화를 실현할 수 있다.

도 7d는, 와이어리스로 디스플레이만을 이전 가능한 ＴＶ다. 케이싱(2602)에는 배터리 및 신호 수신기가 내장되어 있다. 그 배터리로 표시부(2603)나 스피커부(2607)를 구동시킨다. 배터리는 충전기(2600)로 반복 충전이 가능하다. 충전기(2600)는 영상신호를 송수신하는 것이 가능하고, 그 영상신호를 디스플레이의 신호 수신기에 송신할 수 있다. 케이싱(2602)은 조작키(2606)에 의해 제어한다. 도 7d에 나타내는 장치는 조작키(2606)를 조작함으로써, 케이싱(2602)으로부터 충전기(2600)에 신호를 보내는 것도 가능하기 때문에, 이 장치를 영상음성 쌍방향 통신장치라고도 할 수 있다. 또한 조작키(2606)를 조작함으로써, 케이싱(2602)으로부터 충전기(2600)에 신호를 보내고, 충전기(2600)를 송신할 수 있는 신호를 다른 전자기기에 수신시킴으로써, 기타의 전자기기의 통신제어도 가능해서, 이 장치를 범용 원격제어장치라고도 할 수 있다. 본 발명에 의해, 디스플레이의 고개구율, 또한 고화질화를 실현할 수 있다.

도 8에 나타내는 휴대전화기에는, 조작 스위치류(1904), 마이크로폰(1905) 등이 구비된 본체(A)(1901)와, 표시 패널(A)(1908), 백라이트부(1900), 표시 패널(B)(1909), 스피커(1906) 등이 구비된 본체(B)(1902)가, 경첩(1910)으로 개폐 가능하게 연결되어 있다. 표시 패널(A)(1908)과 표시 패널(B)(1909)은, 회로기판(1907)이나 백라이트부(1900)와 함께 본체(B)(1902)의 케이싱(1903) 내에 수납된다. 표시 패널(A)(1908) 및 표시 패널(B)(1909)의 화소부는 케이싱(1903)에 형성된 개구창으로부터 시인할 수 있게 배치된다. 여기에서는, 백라이트부(1900)와 표시 패널(A)(1908)이 겹치도록 배치해서 투과형 액정표시장치로 하고 있다. 백라이트 부(1900)로서는, 냉음극관을 사용해도 되고, ＬＥＤ소자를 사용해도 된다. 또한 백라이트부로서, 도광판과 ＬＥＤ소자와의 조합을 사용해도 된다.

표시 패널(A)(1908)과 표시 패널(B)(1909)은, 그 휴대전화기의 기능에 따라 화소수 등의 사양을 적절히 설정할 수 있다. 예를 들면 표시 패널(A)(1908)을 주화면으로 하고 표시 패널(B)(1909)을 부화면으로 해서 조합할 수 있다.

본 실시예의 휴대전화기는, 그 기능이나 용도에 따라 여러 가지의 형태로 변용할 수 있다. 예를 들면 경첩(1910)의 부위에 촬상소자를 삽입하여, 카메라 부착 휴대전화기로 해도 된다. 또한 조작 스위치류(1904), 표시 패널(A)(1908), 표시 패널(B)(1909)을 하나의 케이싱 내에 내장한 구성으로 해도 된다.

도 9a에 표시 패널(A)(1908)의 구성의 일례를 게시한다. 표시 패널(A)(1908)에서는 화소전극이 설치된 제1 기판(1920)과, 제1 기판과 대향하는 제2 기판(1923)을 씰재(1922)로 접착한다. 또한 씰재(1922)는 표시부(1921)를 둘러싸도록 형성되어 있고, 제1 기판과 제2 기판과 씰재로 둘러싸인 영역에 액정층이 설치된다. 도 9a에 나타내는 표시 패널(A)(1908)에 있어서, 액정적하법을 사용하고, 감압 하에서 기판을 접착함으로써 액정을 밀봉한다. 한 쌍의 기판 간격은, 틈재, 구체적으로는, 구상 스페이서나 주상 스페이서, 또는 씰재에 포함한 필러 등에 의해 유지된다. 이 때, 틈재는, 표시 패널(A)(1908)을 구동시키는 액정 모드(ＴＮ모드, ＶＡ모드, ＩＰＳ모드 등)에 따라 적절히 선택하면 된다. 다만, ＩＰＳ모드에서는 제2 기판에 전극을 설치하지 않아도 되지만, 그 밖의 액정 모드에서는 제2 기판에 대향전극을 설치하는 경우가 많고, 그 경우, 한 쌍의 기판을 부착할 때에, 대향전극과, 제1 기 판에 설치된 단자전극과의 도통을 취하기 위한 접속도 행한다.

도 9b에 도 9a와는 다른 액정밀봉방법을 사용해서 제조한 패널의 구성예를 게시한다. 이 때, 도 9b에 있어서, 도 9a와 공통인 부분에는 동일한 부호를 사용한다. 도 9b에 나타내는 표시 패널에서는, 제1 씰재(1925)에 의해 형성된 액정주입구로부터 액정을 액정주입법 등을 사용해서 주입한 후, 액정주입구를 제2 씰재(1926)로 밀봉하고 있다.

도 9c에 도 9a와는 다른 패널 구성의 예를 게시한다. 이 때, 도 9c에 있어서, 도 9a와 공통인 부분에는 동일한 부호를 사용한다. 도 9c의 패널에는, 표시부를 구동시키기 위한 구동ＩＣ(1927)가 제1 기판(1920)에 탑재되어 있다. 구동ＩＣ(1927)를 제1 기판(1920)에 탑재함으로써 회로의 집적화를 행하고 있다.

도 9d에 도 9a와는 다른 패널 구성의 예를 게시한다. 이 때, 도 9d에 있어서, 도 9a와 공통인 부분에는 동일한 부호를 사용한다. 도 9d의 패널에서는, 표시부(1929)와, 표시부(1929)를 구동시키기 위한 구동회로(1928)가 하나의 기판인 제1 기판(1920) 위에 형성되어 있다. 구동회로(1928)로서는, 아모포스 실리콘ＴＦＴ나 폴리실리콘ＴＦＴ 등을 사용할 수 있다. 또한 구동회로뿐만 아니라, 그 밖의 회로(광센서 회로, ＣＰＵ 등)를 동일 기판 위에 형성해도 좋다.

도 9a, 도 9b, 도 9c, 및 도 9d에 나타낸 표시 패널에 원하는 광학 필름, 예를 들면 편광판, 반사 방지 필름, 컬러필터 등을 적층한다. 본 발명에 있어서는, 실시예에 나타낸 더미층 및 주상 스페이서를 ＴＦＴ와 겹치는 위치에 배치함으로써 액정표시장치의 고개구율, 또한 고화질화를 실현할 수 있다. 이상과 같이, 본 발명 을 실시해서 얻은 액정표시장치는, 모든 전자기기의 표시부로서 사용해도 된다.

본 실시예는 실시의 형태 1, 또는 실시의 형태 2, 또는 실시예 1, 또는 실시예 2와 자유롭게 조합할 수 있다.

본 출원은 2006년 9월 29일에 일본 특허청에 출원된 일본 특허 no. 2006-266287에 근거하는 것으로, 그 모든 내용은 여기에 참조에 의해 인용된다.

Claims

절연 표면을 갖는 제1 기판과,

상기 제1 기판 위에 스위칭소자와,

상기 스위칭소자와 전기적으로 접속하는 화소전극과,

상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과,

상기 더미층과 겹치는 주상 스페이서가 설치된 제2 기판과,

상기 제1 기판과 상기 제2 기판의 사이에 액정재료를 포함하고,

상기 화소전극과 상기 더미층은 같은 재료로 되어 있는, 반도체장치.
제 1항에 있어서,

상기 주상 스페이서는, 상기 스위칭소자와 겹치는, 반도체장치.
제 1항에 있어서,

상기 주상 스페이서는, 흑색수지로 형성된, 반도체장치.
제 1항에 있어서,

상기 스위칭소자는, 박막 트랜지스터, 유기 트랜지스터, 다이오드, ＭＩＭ, ＺｎＯ 배리스터 중 어느 하나인, 반도체장치.
절연 표면을 갖는 기판과,

상기 기판 위에 스위칭소자와,

상기 스위칭소자와 전기적으로 접속하는 화소전극과,

상기 기판 위에 상기 스위칭소자와 겹치는 더미층과,

상기 기판 위에 상기 더미층을 덮는 주상 스페이서를 포함하고,

상기 화소전극과 상기 더미층은 같은 재료로 되어 있는, 반도체장치.
제 5항에 있어서,

상기 절연 표면을 갖는 기판과 대향하는 대향기판과,

상기 기판과 상기 대향기판 사이에 액정재료를 포함하는 액정층을 더 포함하고,

상기 액정층의 동작 모드는, 트위스트 네마틱형 모드, 또는 수직배향형 모드인, 반도체장치.
제 5항에 있어서,

상기 화소전극과 상기 복수의 더미층은 투명도전막인, 반도체장치.
제 5항에 있어서,

상기 주상 스페이서의 포함한 윗면면적은, 상기 복수의 더미층의 총 윗면면적보다 작은, 반도체장치.
제 5항에 있어서,

상기 주상 스페이서는, 상기 스위칭소자와 겹치는, 반도체장치.
제 5항에 있어서,

상기 주상 스페이서는, 흑색수지로 형성된, 반도체장치.
제 5항에 있어서,

상기 스위칭소자는, 박막 트랜지스터, 유기 트랜지스터, 다이오드, ＭＩＭ, ＺｎＯ 배리스터 중 어느 하나인, 반도체장치.
절연 표면을 갖는 기판과,

상기 기판 위에 스위칭소자와,

상기 스위칭소자와 전기적으로 접속하는 화소전극과,

상기 기판 위에 상기 스위칭소자와 겹치는 복수의 더미층과,

상기 기판 위에 상기 복수의 더미층을 덮는 주상 스페이서를 포함하고,

상기 화소전극과 상기 복수의 더미층은 같은 재료로 되어 있는, 반도체장치.
제 12항에 있어서,

상기 절연 표면을 갖는 기판과 대향하는 대향기판과,

상기 기판과 상기 대향기판 사이에 액정재료를 포함하는 액정층을 더 포함하고,

상기 액정층의 동작 모드는, 트위스트 네마틱형 모드, 또는 수직배향형 모드인, 반도체장치.
제 12항에 있어서,

상기 화소전극과 상기 복수의 더미층은 투명도전막인, 반도체장치.
제 12항에 있어서,

상기 주상 스페이서의 포함한 윗면면적은, 상기 복수의 더미층의 총 윗면면적보다 작은, 반도체장치.
절연 표면을 갖는 제1 기판과,

상기 제1 기판 위에 스위칭소자와,

상기 스위칭소자와 전기적으로 접속하는 화소전극과,

상기 제1 기판 위에 공통전극과,

상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과,

상기 더미층과 겹치는 주상 스페이서를 갖는 제2 기판과,

상기 제1 기판과 상기 제2 기판 사이에 액정재료를 포함하는 액정층을 포함하고,

상기 화소전극과 상기 공통전극과 상기 더미층은 같은 재료로 되어 있는, 반도체장치.
제 16항에 있어서,

상기 액정층의 동작 모드는, 인 플래인 스위칭형 모드인, 반도체장치.
제 16항에 있어서,

복수의 더미층이 설치된, 반도체장치.
제 16항에 있어서,

상기 주상 스페이서는, 상기 스위칭소자와 겹치는, 반도체장치.
제 16항에 있어서,

상기 주상 스페이서는, 흑색수지로 형성된, 반도체장치.
제 16항에 있어서,

상기 스위칭소자는, 박막 트랜지스터, 유기 트랜지스터, 다이오드, ＭＩＭ, ＺｎＯ 배리스터 중 어느 하나인, 반도체장치.
절연 표면을 갖는 제1 기판과,

상기 제1 기판 위에 스위칭소자와,

상기 스위칭소자와 전기적으로 접속하는 화소전극과,

상기 제1 기판 위에 공통전극과,

상기 제1 기판 위에 상기 스위칭소자와 겹치는 더미층과,

상기 제1 기판 위에 상기 더미층과 겹치는 주상 스페이서와,

상기 제1 기판과 대향하는 제2 기판과,

상기 제1 기판과 상기 제2 기판 사이에 액정재료를 포함하는 액정층을 포함하고,

상기 화소전극과 상기 공통전극과 상기 더미층은 같은 재료로 되어 있는, 반도체장치.
제 22항에 있어서,

상기 액정층의 동작 모드는, 인 플래인 스위칭형 모드인, 반도체장치.
제 22항에 있어서,

복수의 더미층이 설치된, 반도체장치.
제 22항에 있어서,

상기 주상 스페이서는, 상기 스위칭소자와 겹치는, 반도체장치.
제 22항에 있어서,

상기 주상 스페이서는, 흑색수지로 형성된, 반도체장치.
제 22항에 있어서,

상기 스위칭소자는, 박막 트랜지스터, 유기 트랜지스터, 다이오드, ＭＩＭ, ＺｎＯ 배리스터 중 어느 하나인, 반도체장치.