KR20090054902A - 반도체장치의 제조 방법 - Google Patents

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KR20090054902A
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

양호한 품질을 갖는 미결정 반도체막의 제조 방법을 제공하는 것을 과제로 한다. 성막 초기에 형성되는 미결정 반도체막의 품질을 향상하기 위해서, 성막 속도는 낮지만 품질이 좋은 성막 조건으로 하지 절연막 계면 부근의 미결정 반도체막을 형성하고, 그 후에 연속적 혹은 단계적으로 증가시킨 성막 속도에서 미결정 반도체막을 퇴적한다. 또한 상기 미결정 반도체막은, 성막실의 내측에 공간을 두고 설치된 반응실 내에서 화학기상 성장법으로 형성되고, 상기 공간에 수소, 혹은 희가스로 이루어진 밀봉 가스를 도입하고, 반응실의 내부를 초고진공으로 하는 것을 돕고, 하지 절연막 계면 부근의 미결정 반도체막 중의 불순물을 낮게 한다. 또한 상기 미결정 반도체막을 게이트 절연막 위에 형성하여, 보텀 게이트 TFT를 제조한다.
반도체, 절연막, 불순물, 트랜지스터

Description

반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 박막 트랜지스터(이하, TFT라고 한다)로 구성된 회로를 갖는 반도체장치 및 그 제조 방법에 관한 것이다. 예를 들면 액정표시 패널로 대표되는 전기광학장치나 유기발광소자를 갖는 발광 표시장치를 부품으로 탑재한 전자기기에 관한 것이다.
이 때, 본 명세서에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수∼수백nm 정도)을 사용해서 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭소자로서 서둘러 개발되고 있다.
표시장치의 스위칭소자로서, 비정질 반도체막을 사용한 박막 트랜지스터, 또는 다결정 반도체막을 사용한 박막 트랜지스터 등이 이용되고 있다.
비정질 반도체막을 사용한 박막 트랜지스터는, 수소화 아모포스 실리콘막 등의 비정질 반도체막을 사용하기 때문에, 프로세스 온도에 제한이 있어, 수소가 막 중에서 탈리하는 400도 이상의 가열이나, 막 중의 수소에 의해 표면거칠기가 생기는 강도의 레이저광 조사 등은 행하지 않는다. 이 때 수소화 아모포스 실리콘막은, 수소를 미결합수에 결합시키고, 결과적으로 미결합수를 소실시켜서 막의 전기적 특성을 향상시킨 비정질 실리콘막이다.
또한 폴리실리콘막 등의 다결정 반도체막의 형성 방법으로서는, 표면거칠기가 생기지 않도록 미리, 아모포스 실리콘막 중의 수소농도를 저감시키는 탈수소화 처리를 행한 후, 펄스 발진의 엑시머레이저 빔을 광학계에 의해 선상으로 가공하고, 탈수소화시킨 아모포스 실리콘막에 대하여 선상 빔을 주사시키면서 조사해서 결정화하는 기술이 알려져 있다.
다결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터는, 비정질 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터에 비해 이동도가 2자리 이상 높고, 표시장치의 화소부와 그 주변의 구동회로를 동일 기판 위에 일체로 형성할 수 있는 이점이 있다. 그러나 비정질 반도체막을 채널 형성 영역에 사용한 경우와 비교하여, 반도체막의 결정화를 위해서 공정이 복잡화하기 때문에, 그만큼 수율이 저감하고, 비용이 상승하는 문제가 있다.
또한, 채널 형성 영역이 결정구조와 비결정구조의 혼합으로 이루어진 반도체인 ＦＥＴ(Field effect transistor)가 특허문헌 1에 개시되어 있다.
또한 화상표시장치의 스위칭소자로서, 미결정 반도체막을 사용한 박막 트랜 지스터가 이용되고 있다(특허문헌 2 및 3).
또한 종래의 박막 트랜지스터의 제조 방법으로서, 게이트 절연막 위에 아모포스 실리콘막을 성막한 후, 그 윗면에 금속막을 형성하고, 해당 금속막에 다이오드 레이저를 조사하여, 아모포스 실리콘막을 마이크로 크리스털 실리콘막으로 개질 하는 기술(비특허문헌 1)이 알려져 있다. 이 방법에 의하면, 아모포스 실리콘막 위에 형성한 금속막은, 다이오드 레이저의 빛에너지를 열에너지로 변환하기 위한 것이고, 박막 트랜지스터의 완성을 위해서는 그 후 제거되어야 하는 것이었다. 즉, 금속막으로부터의 전도 가열에 의해서만 아모포스 실리콘막이 가열되어, 마이크로 크리스털 실리콘막을 형성하는 방법이다.
[특허문헌 1] 미국 특허 제5591987
[특허문헌 2] 일본국 공개특허공보 특개 평4-242724호
[특허문헌 3] 일본국 공개특허공보 특개 2005-49832호
[비특허문헌 1] 도시아키 아라이 외, SID 07 DIGEST, 2007, p.1370-1373
아모포스 실리콘에 레이저광을 조사해서 미결정 반도체막을 형성하는 방법 외에, 미결정 반도체막을 플라스마CVD법에 의해 성막하는 방법이 있다. 이 방법은, 실란 가스를 수소 희석함으로써 미결정 반도체막의 성막을 할 수 있다. 게이트 전극 위에 게이트 절연막을 개재해서 반도체층을 갖는 역 스태거형의 TFT 구조에 있어서, 성막 초기에 형성되는 반도체 영역이 채널 형성 영역이 된다. 따라서 성막 초기에 형성되는 반도체 영역의 품질이 양호할수록, 높은 전계 효과 이동도 등의 뛰어난 전기 특성을 갖는 TFT가 얻어진다.
그러나 미결정 반도체막을 플라스마CVD법에 의해 성막하는 방법에서는 수소 희석하는, 즉 수소가스 유량의 증대에 의해 성막 속도가 저하해 버린다.
성막 속도가 느리면, 성막 시간이 길어지기 때문에, 성막시에 막중에 포함되는 불순물이 많아질 우려가 있고, 그 불순물이 TFT의 전기 특성을 저하시켜 버린다.
또한 미결정 반도체막의 성막 속도를 상승시키기 위해서, 수소 농도를 하강시키면, 채널 형성 영역이 되는 영역이 아모포스 반도체 영역이 되어, 박막 트랜지스터의 전기 특성이 저하될 우려가 있다.
또한 미결정 반도체막을 채널 형성 영역에 사용하는 역 스태거형 TFT는, 비정질 반도체막을 채널 형성 영역에 사용하는 역 스태거형 TFT보다 전계 효과 이동도를 높일 수 있지만, 오프 전류도 높아지는 경향이 있다.
본 발명은, 양호한 품질을 갖는 미결정 반도체막의 제조 방법을 제공하고, 아모포스 실리콘막을 채널 형성 영역에 사용하는 TFT보다 전계 효과 이동도를 높이고, 또한, 오프 전류값을 하강시키는 반도체장치의 제조 방법을 제공한다.
성막 초기에 형성되는 반도체 영역의 품질을 향상시키기 위해서, 게이트 전극 위에 게이트 절연막을 형성한 후, 성막 속도는 낮지만 품질이 좋은 제1 성막 조건으로 게이트 절연막 계면 부근의 미결정 반도체막을 성막하고, 그 후에 높은 성막 속도의 제2 성막 조건으로 변경해서 미결정 반도체막을 성막한다. 성막 속도를 높이는 방법은 단계적이어도 좋고 연속적이어도 좋다. 다시 말해, 기판측으로부터 미결정 반도체막의 성장 방향을 향해서 성막 속도를 단계적 또는 연속적으로 증가시켜서, 미결정 반도체막을 성막한다. 또 어느 미결정 반도체막이어도, 밀봉 가스를 흐르게 할 수 있는 성막실 내(내측)에 공간을 두고 설치된 반응실 내에서, 플라즈마 CVD법에 의해 성막한다. 또 밀봉 가스는, 수소, 또는 희가스로부터 선택된 하나, 혹은 이것들의 조합으로 한다. 희가스로서는 아르곤이 바람직하다. 이 때, 성막 조건이 연속적이라는 것은, 경과 시간에 대하여 성막 조건의 변화가 원만한 것을 가리키고, 단계적이란 경과 시간에 대하여 성막 조건이 계단상으로 감소 또는 증가하는 것을 가리킨다. 예를 들면 성막 조건으로서 가스 유량을 변화시킬 경우, 가로축에 시간, 세로축에 가스 유량을 나타낸 그래프를 작성하면, 전자는 오른쪽으로 상승하거나 오른쪽으로 하강하는 곡선 또는 직선을 그리고, 후자는 오른쪽으로 상승하거나 오른쪽으로 하강하는 계단상의 그래프를 그린다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면을 갖는 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 절연막을 성막하고, 상기 절연막 위에 미결정 반도체막을 성막하고, 상기 미결정 반도체 위에 접해서 버퍼층을 성막하고, 미결정 반도체막의 성막은, 버퍼층과의 계면 부근의 제1 영역을 절연막과의 계면 부근의 제2 영역보다 성막 속도가 빨라지도록 성막 조건을 단계적 또는 연속적으로 변화시키는 반도체장치의 제조 방법이다. 이 때, 상기 버퍼층은 형성하지 않아도 되고, 그 경우 n형 불순물원소를 포함한 반도체막을 형성하고, 상기 n형 불순물원소를 포함한 반도체막과의 계면 부근을 제1 영역으로 한다.
성막 속도는 낮지만 품질이 좋은 제1 성막 조건으로서는, 미리 성막 전에 진공 쳄버(반응실) 내의 산소나 질소, H20 등의 가스의 잔류를 최대한 저감하기 위해서, 도달 최저압력을 1×10-10∼1×10-7Torr(약 1×10-8pa 이상 1×10-5pa 이하)의 초고진공(UHV) 영역으로 하강시키고, 높은 순도의 재료 가스(반응 가스)를 반응실에 흐르게 하고, 성막시의 기판온도를 100℃ 이상 300℃ 미만의 범위로 한다.
또 반응실 내를, 초고진공 영역의 진공도로 할 때, 반응실 외벽의 씰부의 틈 등, 틈으로부터, 산소나 질소, H20 등의 가스의 유입을 막을 목적으로, 반응실의 외측에 성막실을 설치하고, 또 상기 성막실에 수소, 혹은 희가스로 이루어진 밀봉 가스를 도입할 수 있게 한다. 반응실의 기벽(器壁) 사이 등의 가스를 투과하는 부분은 미세하고, 성막실로부터 반응실에 리크하는 가스를 점성류로 하기 위해서는, 밀 봉 가스를 성막실에 도입하는 것이 효과적이다. 밀봉 가스는 반응실이 닫히고, 초고진공 영역의 진공도가 될 경우에는, 반응실의 외측의 성막실에 항상 흐르게 하는 것이 좋다.
또한 밀봉 가스는, 미결정 반도체의 성막에 영향이 거의 없고, 또 진공펌프에서의 배기 속도가 높은 것이면 된다. 일례로서는, 수소, 혹은 아르곤을 대표로 하는 희가스다.
밀봉 가스가 도입되었을 때의 성막실은, 압력이 대기압보다 큰 분위기여도 좋고, 감압 분위기여도 좋다. 단, 반응실로의 기판 반송시에 성막실과 반응실의 분위기가 연속할 경우, 성막실을 고진공으로 진공 처리할 필요가 있기 때문에, 성막실의 압력을 대기압보다 작게 하고, 성막실의 용적을 최대한 작게 하는 것이 바람직하다.
또한 본 명세서에서 개시하는 다른 발명의 구성은, 절연 표면을 갖는 기판 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 절연막을 성막하고, 기판을 반응실 내에 도입하고, 반응실 내에 재료 가스(반응 가스)를 도입해서 기판온도가 100℃ 이상 300℃ 미만인 제1 성막 조건에 의해 미결정 반도체막을 성막하고, 제1 성막 조건과, 기판온도, 전력, 재료 가스(반응 가스) 유량, 또는 진공도 중 적어도 1개의 조건이 다른 제2 성막 조건으로 반응실과 동일 반응실 내에서 미결정 반도체막을 퇴적하고, 상기 미결정 반도체막 위에 버퍼층을 성막하는 반도체장치의 제조 방법이다. 이 때에도, 상기 버퍼층은 형성하지 않아도 되고, 그 경우 n형 불순물원소를 포함한 반도체막을 형성하고, 상기 n형 불순물원소를 포함한 반도체막과의 계 면 부근을 제1 영역으로 한다.
상기 제1 성막 조건으로 얻어지는 미결정 반도체막은, 막 중의 산소농도가 1×1017/cm3 이하다. 미결정 반도체막의 성막시, 산소 및 질소는 결정화를 저해하고, 반도체막 중에 혼입한 경우에는 도너로서 작용할 우려가 있기 때문에, 특히 저감해야 할 불순물이다. 이 제1 성막 조건으로 얻어지는 미결정 반도체막의 품질이, 후에 형성되는 TFT의 온 전류 증대 및 전계 효과 이동도의 향상에 기여한다.
또한 미결정 반도체막의 성막 전에 미리, 반응실을 베이킹(200℃∼300℃) 해서 반응실 내에 존재하는 수분을 주성분으로 하는 잔류 가스를 제거하고, 반응실 내를 초고진공 영역의 진공도의 압력환경으로 하는 것이 바람직하다. 또한 미결정 반도체막의 성막중에도 반응실 내벽을 가열(50℃∼300℃)로 해서 성막 반응을 촉진시켜도 좋다.
또한 제2 성막 조건으로서는, 적어도 제1 성막 조건의 성막 속도보다 빠른 성막 속도를 얻을 수 있는 조건으로 하면 되고, 예를 들면 실란 가스와 수소가스의 유량비를 제1 성막 조건과는 다르게 해서 미결정 반도체막이 형성되는 범위 내에서 수소농도를 하강시키면 좋다. 또한, 제2 성막 조건으로서는, 제1 성막 조건의 기판온도보다 높은 온도, 예를 들면 300℃ 이상의 기판온도로 해서 성막 속도를 빠르게 해도 좋다. 또한 제2 성막 조건으로서, 제1 성막 조건보다 전력을 증대시킴으로써, 성막 속도를 빠르게 해도 좋다. 또한 반응실의 컨덕턴스 밸브 등의 배기 밸브를 조절해서 제2 성막 조건을 제1 성막 조건과 다른 진공도로 해서 성막 속도를 빠르게 해도 좋다.
또한 제1 성막 조건보다 성막 속도를 빠르게 하는 제2 성막 조건으로서, 일정 시간 고주파전력을 투입하고, 실란 가스를 플라즈마 분해한 후, 어느 시간 동안 고주파전력을 끊고, 플라즈마의 발생을 멈추는 시퀀스를 반복하는 성막 조건으로 해도 된다. 제1 성막 조건은 제1 성막 기간 내에 방전을 연속적으로 행하고, 제2 성막 조건으로서, 제2 성막 기간 내에 고주파전력을 오프 상태로 해서 방전을 정지하는 기간을 복수 갖는 방법을 사용해서 성막 속도를 제1 성막 조건보다 빠르게 한다. 이 때, 미결정 반도체막의 성막 시간은, 제1 성막 조건으로 성막이 이루어지는 제1 성막 기간과 제2 성막 조건으로 성막이 이루어지는 제2 성막 기간을 갖는다. 방전 시간과 방전 정지 시간을 적절히 선택하는 성막은, 간헐 방전의 플라즈마 CVD법이라고도 불린다. 이 경우, 미결정 반도체막의 제1 성막 조건으로서 재료 가스(반응 가스)에 고주파전력에 의한 방전을 연속적으로 작용시키는 연속 방전의 플라즈마 CVD법으로 행하고, 같은 반응실 내에서 미결정 반도체막의 제2 성막 조건으로서 재료 가스(반응 가스)에 고주파전력에 의한 방전을 간헐적으로 작용시키는 간헐방전(펄스 발진이라고도 할 수 있다)의 플라즈마 CVD법으로 행한다. 여기에서 연속 방전이란, 시간적으로 연속한 파형의 고주파전력을 사용해서 발생시킨 방전을 가리킨다.
또한 제1 성막 조건보다 성막 속도를 빠르게 하는 제2 성막 조건으로서, 미결정 반도체막을 성막하는 반응실의 내벽을 기판온도보다 높은 온도로 가열하고, 미결정 반도체막을 성막해도 좋다. 제1 성막 조건에 있어서의 기판온도가 100℃이 면, 반응실의 내벽을 15O℃로 함으로써 반응실 내벽보다 저온의 기판 표면에 미결정 반도체막을 효율적으로 형성한다.
또한 반응실의 진공도를 1×10-8pa 이상 1×10-5pa 미만으로 한 후, 기판 도입 전에 미리, 반응실 내에 수소가스 또는 희가스를 도입해서 플라즈마를 발생시키고, 반응실 내에 존재하는 수분을 주성분으로 하는 잔류 가스를 제거하고, 반응실 내의 산소농도 및 질소농도를 저감시킨 환경으로 하는 것이 바람직하다.
또한 반응실의 진공도를 1×10-8pa 이상 1×10-5pa 미만으로 한 후, 기판 도입 전에 미리, 실란 가스를 반응실 내에 흐르게 하고, 반응실에 접속된 배기장치의 산소를 산화 규소로 변경함으로써 한층 더 반응실 내의 산소를 저감해도 좋다. 또한 미결정 반도체막의 성막 중에 혼입하는 알루미늄 등의 금속 원소의 혼입을 방지하기 위해서, 기판 도입 전에 미리, 실란 가스를 반응실 내에 흐르게 하고, 플라즈마를 발생시켜서 내벽에 보호막을 성막하는 처리(프리코트 처리라고도 부른다)를 행해도 된다.
제1 성막 조건은, 성막 속도가 느리기 때문에, 특히 막 두께를 두껍게 하면 성막 시간이 길어지고, 그 결과, 막중에 산소나 질소 등의 불순물이 혼입하기 쉽다. 따라서, 이렇게, 기판 도입 전에 반응실 내의 산소나 질소 및 수분을 충분히 저감함으로써, 성막 시간이 길어져도 막중의 산소나 질소 등의 불순물이 거의 혼입되지 않고, 후에 성막하는 미결정 반도체막의 품질을 향상시키는 데 있어 중요하다.
또, 기판 도입 후, 미결정 반도체막의 성막 전에 미리, 기판상의 흡착수를 제거하기 위해서, 아르곤 플라스마처리 등의 희가스 플라스마처리 및 수소 플라스마처리를 행하여, 미결정 반도체막 중의 산소농도나 질소농도를 저감해도 좋다. 바람직하게는 산소농도는 1×1017/cm3 이하로 한다.
이와 같이, 기판 도입 후에 기판이 갖는 산소, 질소, 및 수분을 충분히 저감하는 것도, 후에 성막하는 미결정 반도체막의 품질을 향상시키는 데 있어 중요하다.
또한 성막 초기의 제1 성막 조건에서 성막 후기의 높은 성막 속도의 제2 성막 조건으로 변경해도, 앞서 미결정이 형성되어 있기 때문에, 그것을 핵으로 삼아서 품질이 높은 미결정 반도체막을 퇴적할 수 있다. 또한 미리, 미결정을 형성해 두는 것에 의해 성막 후기의 성막 속도를 빠르게 할 수 있다.
제1 성막 조건만으로 원하는 막 두께를 얻는 시간과 비교하여, 제1 성막 조건에서의 성막 후에 계속해서 같은 반응실에서 제2 성막 조건에서의 성막을 행함으로써, 원하는 막 두께를 얻는 시간을 단축할 수 있다. 또한 제1 성막 조건만으로 미결정 반도체막의 막 두께를 얇게 하면, 후에 적층하는 버퍼층의 영향이 커지고, 박막 트랜지스터의 전계 효과 이동도가 저하될 우려가 있다.
또한 상기 제1 성막 조건으로 얻어지는 미결정 반도체막은, 산소와 반응하기 쉽기 때문에, 높은 성막 속도의 제2 성막 조건으로 변경해서 성막함으로써 게이트 절연막 계면 부근의 막을 보호할 수 있다. 이 제2 성막 조건으로 얻어지는 미결정 반도체막의 품질이, 후에 형성되는 TFT의 오프 전류 저감에 기여한다.
이렇게 해서 성막 조건을 2단계로 변화시켜서 얻어지는 미결정 반도체막은, 적어도 주상의 결정을 포함하고, 막중의 산소농도가 1×1017/cm3 이하다. 또한 2단계로 변화시켜서 얻어지는 미결정 반도체막의 합계 막 두께는, 5nm∼100nm, 바람직하게는 10nm∼30nm의 범위로 한다.
초기의 성막 조건이 품질이 높은 미결정 반도체막을 형성하는 조건이면, 성막 조건을 2단계로 변화시켜서 미결정 반도체막을 형성하는 것에 한정되지 않고, 3단계 이상으로 변화시켜서 성막할 수도 있다. 또 성막 조건을 연속적으로 변화시킬 수도 있다.
또한 상기 미결정 반도체막은, 비정질 반도체막과 비교해서 산소와 반응하기 쉽기 때문에, 대기에 더 노출하지 않고, 결정립을 포함하지 않는 버퍼층을 적층 해서 보호하는 것이 바람직하다. 버퍼층은, 미결정 반도체막을 성막하는 반응실과 다른 반응실에서 상기 제1 성막 조건 및 상기 제2 성막 조건보다 높은 기판온도, 예를 들면 300℃∼400℃로 한다. 버퍼층은, 대표적으로는, 30nm 이상 400nm 이하, 바람직하게는 40nm 이상 300nm 이하의 두께로 형성한다. 또한 버퍼층은, 상기 미결정 반도체막보다 결함 밀도가 높은 비정질 실리콘막을 사용한다. 버퍼층에 결함 밀도가 높은 비정질 실리콘막을 사용함으로써 후에 형성되는 TFT의 오프 전류 저감에 기여한다.
또한 상기 미결정 반도체막은, 불순물이 혼입해서 n형의 도전성을 나타내기 쉽기 때문에, 재료 가스에 트리메틸보론 가스 등을 미량으로 가해서, i형이 되도록 성막 조건을 조절하는 것이 바람직하다. 실란 가스 및 수소가스가 주인 재료 가스에 트리메틸보론 가스 등을 미량으로 첨가함으로써, 박막 트랜지스터의 임계값 제어가 가능해 진다.
이 때, 본 명세서에 있어서, 미결정 반도체막이란, 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체를 포함한 막이다. 이 반도체는, 자유에너지적으로 안정한 제3의 상태를 갖는 반도체이며, 단거리 질서를 갖고 격자 변형을 갖는 결정질의 것이며, 입경이 0.5∼20nm인 주상 또는 침상 결정이 기판 표면에 대하여 법선 방향으로 성장하고 있다. 또한 미결정 반도체와 비정질 반도체가 혼재하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수측으로, 시프트하고 있다. 다시 말해, 단결정 실리콘을 나타내는 520cm-1과 아모포스 실리콘을 나타내는 480cm-1의 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다.
또한 기판의 처리를 복수 매 행하는 스루풋상 불리하지만, 미결정 반도체막을 성막하는 반응실과 같은 반응실에서 버퍼층을 형성해도 좋다. 같은 반응실에서 버퍼층을 형성하면, 기판 반송중, 부유하는 오염 불순물원소에 오염되지 않고 적층 계면을 형성할 수 있으므로, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
상기 제조 공정에 이어서, 또, 버퍼층 위에 n형 불순물원소를 포함한 반도체막을 성막하고, 상기 n형 불순물원소를 포함한 반도체막 위에 소스 전극 또는 드레 인 전극을 형성하고, n형 불순물원소를 포함한 반도체막을 에칭하여, 소스 영역 및 드레인 영역을 형성하고, 상기 소스 영역 및 상기 드레인 영역과 겹치는 영역을 잔존시켜서 상기 버퍼층의 일부를 에칭해서 제거해서 박막 트랜지스터를 제조한다.
또한 소스 전극 및 드레인 전극의 사이의 리크 전류를 하강시키기 위해서, 버퍼층에 오목부를 형성하고 있다.
또한 버퍼층과 소스 전극 또는 드레인 전극의 사이에는, n형 불순물원소를 포함한 반도체막(n+층)을 갖고 있다. 또한 버퍼층은, n+층과 미결정 반도체막이 접하지 않도록, 이것들의 사이에 설치된다. 따라서, 소스 전극의 아래쪽에는, n+층, 버퍼층, 미결정 반도체막이 겹치고 있다. 마찬가지로 드레인 전극의 아래쪽에는, n+층, 버퍼층, 미결정 반도체막이 겹치고 있다. 이러한 적층구조로 해서 버퍼층의 막 두께를 두껍게 함으로써 내압 향상을 꾀하고 있다. 또한 버퍼층의 막 두께를 두껍게 성막해 두면, 산화하기 쉬운 미결정 반도체막을 노출하지 않고 버퍼층의 일부에 오목부를 형성할 수 있다.
이렇게 해서 얻어진 박막 트랜지스터는, 온 동작시에 제1 성막 조건으로 성막한 품질이 높은 미결정 반도체막에 있어서의 게이트 절연막 계면 부근의 영역이 채널 형성 영역으로서 기능하고, 오프시에는, 버퍼층이 일부 에칭된 오목부의 부분에 있어서, 지극히 미량의 오프 전류가 흐르는 경로가 된다. 따라서, 종래의 아모포스 실리콘 단층을 갖는 박막 트랜지스터나 미결정 실리콘 단층을 갖는 박막 트랜지스터와 비교하여, 오프 전류와 온 전류의 비를 크게 할 수 있고, 스위칭 특성이 우수하다고 할 수 있고, 표시 패널의 콘트라스트 향상으로 이어진다.
본 발명의 제조 방법에 의해, 얻어지는 박막 트랜지스터의 전계 효과 이동도를 1보다 크고 50 이하, 바람직하게는 3 이상 10 이하로 할 수 있다. 이 때문에, 본 발명의 제조 방법에 의해 얻어지는 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터는, 전류전압 특성을 나타내는 곡선의 상승 부분의 기울기가 급격해지고, 스위칭소자로서의 응답성이 뛰어나, 고속 동작이 가능해 진다.
본 발명의 제조 방법에 의해 얻어지는 박막 트랜지스터를 사용한 발광 장치는, 박막 트랜지스터의 임계값의 변동을 억제하는 것이 가능해서, 신뢰성의 향상으로 이어진다.
또한 본 발명의 제조 방법에 의해 얻어지는 박막 트랜지스터를 사용한 액정표시장치는, 전계 효과 이동도를 크게 할 수 있기 때문에, 구동회로의 구동주파수를 높게 할 수 있다. 구동회로를 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 4배로 하는 것, 또는, 블랙 화면 삽입하는 것 등도 실현할 수 있다.
본 발명의 실시예에 대해서, 이하에 설명한다. 단, 본 발명은 여러 다른 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시예의 기재 내용에 한정해서 해석되는 것은 아니다.
(실시예 1)
본 실시예에서는, 액정표시장치에 사용되는 박막 트랜지스터의 제조 공정에 대해서, 도 1 내지 도 7을 사용하여 설명한다. 도 1 내지 도 3은, 박막 트랜지스터의 제조 공정을 나타내는 단면도이며, 도 4는 하나의 화소에 있어서의 박막 트랜지스터 및 화소전극의 접속 영역의 평면도다. 또한 도 5는 미결정 반도체막의 성막 방법을 나타내는 타이밍 차트다. 도 6에 미결정 반도체막의 성막을 행하는 반응실의 일례를 게시한다. 도 6에 나타낸 반응실을 세로방향으로 겹쳐서 배치한 플라즈마 CVD(화학기상 성장법) 장치의 일례의 사시도 및 평면도를 도 7에 나타낸다.
미결정 반도체막을 갖는 박막 트랜지스터는 p형보다 n형 쪽이, 이동도가 높으므로 구동회로에 사용하는 데에 더 적합하다. 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 해 두는 것이, 공정수를 억제하기 위해서도 바람직하다. 여기에서는, n채널형의 박막 트랜지스터를 사용하여 설명한다.
도 1a에 나타낸 바와 같이, 기판(50) 위에 게이트 전극(51)을 형성한다. 기판(50)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 혹은 알루미노 실리케이트 글래스 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판 등을 사용할 수 있다. 기판(50)이 머더 유리인 경우 기판의 크기는 제1 세대(320mm×400mm), 제2 세대(400mm×500mm), 제3 세대(550mm×650mm), 제4 세대(680mm×880mm, 또는 730mm×920mm), 제5 세대(1000mm×1200mm 또는 1100mm×1250mm), 제6 세대(1500mm×1800mm), 제7 세대(1900mm×2200mm), 제8 세대(2160mm×2460mm), 제9 세대(2400mm×2800mm, 2450mm×3050mm), 제10 세대(2950mm×3400mm) 등을 사용할 수 있다.
게이트 전극(51)은, 티타늄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄 등의 금속재료 또는 그 합금재료를 사용해서 형성한다. 게이트 전극(51)은, 스퍼터링법이나 진공증착법으로 기판(50) 위에 도전막을 형성하고, 해당 도전막 위에 포토리소그래피 기술 또는 잉크젯법에 의해 마스크를 형성하고, 해당 마스크를 사용해서 도전막을 에칭함으로써 형성할 수 있다. 또한 은, 금, 구리 등의 도전성 나노 페이스트를 사용해서 잉크젯법에 의해 토출 소성하고, 게이트 전극(51)을 형성할 수도 있다. 이 때, 게이트 전극(51)의 밀착성 향상을 위해, 상기 금속재료의 질화물막을, 기판(50) 및 게이트 전극(51)의 사이에 형성해도 된다. 여기에서는, 제1 포토마스크를 사용해서 형성한 레지스트 마스크를 사용해서 기판(50) 위에 형성된 도전막을 에칭해서 게이트 전극(51)을 형성한다.
구체적인 게이트 전극구조의 예로서는, 알루미늄 막 위에 몰리브덴 막을 적층 시키고, 알루미늄 특유의 힐록이나 일렉트로마이그레이션을 방지하는 구조로 해도 좋다. 또한 알루미늄 막을 몰리브덴 막으로 끼운 3층 구조로 해도 된다. 또한 다른 게이트 전극구조의 예로서, 구리막 위에 몰리브덴 막을 형성한 적층구조, 구리막 위에 질화 티타늄 막을 형성한 적층구조, 구리막 위에 질화 탄탈 막을 형성한 적층구조를 들 수 있다.
이 때, 게이트 전극(51) 위에는 반도체막이나 배선을 형성하므로, 절단 방지를 위해 단부가 테이퍼 모양이 되도록 가공하는 것이 바람직하다. 또한 도시하지 않지만 이 공정으로 게이트 전극에 접속하는 배선도 동시에 형성할 수 있다.
다음에 게이트 전극(51) 위에, 게이트 절연막(52a∼52c)을 순차적으로 형성한다. 여기까지의 공정을 마친 단면도가 도 1a에 해당한다.
게이트 절연막(52a∼52c)은 각각, CVD법이나 스퍼터링법 등을 사용하여, 산화 규소막, 질화규소막, 산화 질화규소막, 또는 질화산화 규소막으로 형성할 수 있다. 게이트 절연막에 형성되는 핀홀 등에 의한 층간 쇼트를 막기 위해서, 다른 절연층을 사용해서 다층으로 하는 것이 바람직하다. 여기에서는, 게이트 절연막(52a∼52c)으로서, 질화규소막, 산화 질화규소막, 질화규소막의 순으로 적층 해서 형성하는 형태를 나타낸다.
여기에서는, 산화 질화규소막이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 조성 범위로서 산소가 55∼65원자%, 질소가 1∼20원자%, Si가 25∼35원자%, 수소가 0.1∼10원자%의 범위로 포함되는 것을 말한다. 또한 질화산화 규소막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이며, 조성 범위로서 산소가 15∼30원자%, 질소가 20∼35원자%, Si가 25∼35원자%, 수소가 15∼25원자%의 범위로 포함되는 것을 말한다.
게이트 절연막의 1층째 및 2층째의 막 두께는 함께 50nm보다 두껍게 한다. 게이트 절연막의 1층째는, 기판으로부터의 불순물(예를 들면 알칼리 금속 등)의 확산을 막기 위해서, 질화규소막 또는 질화산화규소막이 바람직하다. 또한 게이트 절연막의 1층째는, 게이트 전극의 산화 방지 외에, 게이트 전극에 알루미늄을 사용할 경우에 힐록 방지를 할 수 있다. 또한 미결정 반도체막과 접하는 게이트 절연막의 3층째는, Onm보다 두껍고 5nm 이하, 바람직하게는 약 1nm로 한다. 게이트 절연막의 3층째는, 미결정 반도체막과의 밀착성을 향상시키기 위해서 설치하는 것이다.
또, 주파수가 1GHz 이상인 마이크로파를 도입할 수 있는, 플라즈마 CVD장치를 사용해서 게이트 절연막을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD 장치로 형성한 산화 질화규소막, 질화산화 규소막은, 내압이 높고, 박막 트랜지스터의 신뢰성을 높일 수 있다.
여기에서는, 게이트 절연막을 3층 구조로 했지만, 액정표시장치의 스위칭소자에 사용할 경우, 교류 구동시키기 때문에, 질화규소막의 단층만으로 해도 된다.
이어서, 게이트 절연막의 성막 후, 대기에 접촉시키지 않고 기판을 반송하고, 게이트 절연막을 성막하는 반응실과는 다른 반응실(208a)에서 미결정 반도체막(53)을 성막하는 것이 바람직하다.
이하에, 도 5도 참조하면서 미결정 반도체막(53)을 형성하는 순서에 관하여 설명한다. 도 5의 설명은 반응실(208a)을 대기압으로부터 진공 배기(100)하는 단계부터 나타내고, 그 후에 행해지는 프리코트(101), 기판 반입(102), 하지 전처리(103), 성막 처리(104), 기판 반출(105), 클리닝(106)의 각 처리가 시계열적으로 나타나 있다. 다만, 대기압으로부터 진공 배기하는 것에 한정되지 않고, 항상 어느 정도의 진공도로 반응실(208a)을 유지해두는 것이, 양산을 행하는 데 있어 바람직하고, 또는 단시간에 도달 진공도를 하강시키는 데 있어 바람직하다.
본 실시예에서는, 기판 반입 전의 반응실(208a) 내의 진공도를 10-5pa보다 낮게 하는 초고진공 배기를 행한다. 이 단계가 도 5의 진공 배기(100)에 대응한다. 이러한 초고진공 배기를 행할 경우, 크라이오펌프를 병용하고, 터보 분자펌프에 의한 배기를 행하고, 또 크라이오펌프를 사용해서 진공 배기하는 것이 바람직하다. 터보 분자펌프를 2대 직렬로 연결해서 진공 배기하는 것도 효과적이다. 또한 반응실(208a)에 베이킹용 히터를 설치해서 가열처리해서 반응실(208a) 내벽으로부터의 탈가스처리를 행하는 것이 바람직하다. 또한 기판을 가열하는 히터도 동작시켜서 온도를 안정화시킨다. 기판의 가열온도는 100℃∼300℃, 바람직하게는 120℃∼220℃에서 행한다.
여기에서는 미결정 반도체막(53)의 성막을 행하는 장치는, 반송실로부터 반응실(208a)에의 기판 반송시에, 성막실(204a)과 반응실(208a)의 분위기가 연속하는 장치를 상정한다. 즉 반응실(208a)의 외측에는, 감압 분위기를 유지할 수 있는 방, 즉 성막실(204a)을 설치한다. 성막실(204a)은 수소, 혹은 희가스로 이루어진 밀봉 가스를 도입할 수 있게 한다. 본 실시예에서는, 상기 밀봉 가스로서 수소를 사용한다. 이들 가스는 수소 또는 희가스 이외의 원소(즉 불순물원소)의 농도가 10-7atoms% 이하로 고순도화된 것을 사용하고, 바람직하게는 불순물이 10-10atoms% 이하인 것으로 한다. 수소가스 중 불순물을 10-7atoms% 이하로 하는 수단의 일례로서는, JOHNSON MATTHEY사의 초순도 수소정제 장치 등을 사용해서 정제하는 방법을 들 수 있다. 이 밀봉 가스 분위기가 된 성막실(204a)로부터 반응실(208a)에, 산소, 질소, 물 등의 대기성분이 유입하는 양은 적다. 한편, 반응실(208a)이 반송실에 인접해 있는 구조이면, 이 때 반송실을 성막실(204a)과 마찬가지로 밀봉 가스 분위기로 해 도, 동일한 효과를 얻을 수 있다.
이러한 구성의 미결정 반도체막(53)을 형성하는 장치에서, 반응실(208a)에 있어서는, 기판 반입 전에 프리코트(101)를 행하고, 내벽 피복막으로서 실리콘막을 형성한다. 프리코트(101)로서, 수소 또는 희가스를 도입해서 플라즈마를 발생시켜서 반응실(208a)의 내벽에 부착된 기체(산소 및 질소 등의 대기성분, 혹은 반응실(208a)의 클리닝에 사용한 에칭 가스)를 제거한 후, 실란 가스를 도입하여, 플라즈마를 생성한다. 실란 가스는 산소, 수분 등과 반응하므로, 실란 가스를 흐르게 하고, 또 실란 플라즈마를 생성함으로써 반응실(208a) 내의 산소, 수분을 제거할 수 있다. 또한 프리코트(101)의 처리를 해 둠으로써, 미결정 반도체막 중에 반응실(208a)을 구성하는 부재의 금속 원소가 불순물로서 혼입하는 것을 막을 수 있다. 즉, 반응실(208a) 내를 실리콘막으로 피복해 둠으로써 반응실(208a) 안이 플라즈마에 의해 식각되는 것을 막을 수 있고, 후에 성막하는 미결정 반도체막 중에 포함되는 불순물 농도를 저감할 수 있다. 프리코트(101)는, 반응실(208a)의 내벽을 기판 위에 퇴적되어야 할 막과 동종의 막으로 피복하는 처리가 포함되어 있다. 이 때, 프리코트(101) 중에는 성막실(204a)에 밀봉 가스를 도입한다. 여기에서는, 밀봉 가스를 도입한 후의 성막실(204a)의 압력은 0.1∼100Pa 정도로 한다.
프리코트(101) 후에, 기판 반입(102)이 이루어진다. 성막실(204a)은 기판 반입 동작중에는 밀봉 가스의 도입을 중단하고 진공도를 향상시키며, 반송실 및 반응실(208a)의 압력이 높아지지 않도록 한다. 미결정 반도체막이 퇴적되어야 할 기판은, 진공 배기된 로드실에 보관되어 있으므로, 기판을 반입하더라도 반응실(208a) 안의 진공도가 현저하게 악화하지 않는다. 기판 반입(102) 후에는, 기판 반출(105)까지 밀봉 가스의 도입을 계속한다.
이어서, 하지 전처리(103)를 행한다. 하지 전처리(103)는, 미결정 반도체막을 형성할 경우에 있어서, 특히 효과적인 처리이며 행하는 것이 바람직하다. 즉, 유리 기판 표면, 절연막의 표면 혹은 비정질 실리콘의 표면상에 미결정 반도체막을 플라즈마 CVD법으로 성막할 경우에는, 불순물이나 격자 부정합 등의 요인에 의해 퇴적 초기 단계에서 비정질층이 형성되어버릴 우려가 있다. 이 비정질층의 두께를 최대한 저감하고, 가능하면 없애기 위해서 하지 전처리(103)를 행하는 것이 바람직하다. 하지 전처리로서는 희가스 플라스마처리, 수소 플라스마처리 혹은 이 둘의 병용에 의해 행하는 것이 바람직하다. 희가스 플라스마처리로서는, 아르곤, 크립톤, 크세논 등 질량수가 큰 희가스 원소를 사용하는 것이 바람직하다. 표면에 부착된 산소, 질소, 수분, 유기물, 금속 원소 등의 불순물을 스퍼터링 효과로 제거하기 위해서다. 수소 플라스마처리는, 수소 래디컬에 의해, 표면에 흡착한 상기 불순물의 제거와, 절연막에 대한 에칭 작용에 의해 청정한 피성막 표면을 형성하는 데에 효과적이다. 또한 희가스 플라스마처리와 수소 플라스마처리를 병용함으로써 미결정 핵생성을 촉진하는 작용도 있다.
미결정핵의 생성을 촉진하는 의미에서는, 도 5 중의 파선(107)으로 나타낸 바와 같이 미결정 반도체막의 성막 초기에 아르곤 등의 희가스를 계속해서 공급하는 것은 효과적이다.
이어서, 하지 전처리(103)에 이어서 미결정 반도체막을 형성하는 성막 처 리(104)를 행한다. 본 실시예에서는, 성막 속도는 낮지만 품질이 좋은 제1 성막 조건으로 게이트 절연막 계면 부근의 막을 형성하고, 그 후에 높은 성막 속도의 제2 성막 조건으로 변경해서 막을 퇴적한다.
제1 성막 조건에서의 성막 속도보다 제2 성막 조건의 성막 속도가 빠르면 특별히 한정되지 않는다. 따라서, 주파수가 수십MHz∼수백MHz인 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD장치에 의해 형성하고, 대표적으로는, SiH4, Si2H6 등의 수소화규소를 수소로 희석해서 플라스마 생성함으로써 성막할 수 있다. 또한 수소화규소 및 수소에 더해, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수 종의 희가스 원소로 희석해서 미결정 반도체막을 형성할 수 있다. 이것들일 때의 수소화규소에 대하여 수소의 유량비를 12배 이상 1000배 이하, 바람직하게는 50배 이상 200배 이하, 더 바람직하게는 100배로 한다. 이 때, 수소화규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
또한 재료 가스에 헬륨을 첨가했을 경우, 헬륨은 24.5eV로 모든 기체 중에 가장 높은 이온화에너지를 가지고, 그 이온화에너지보다 약간 낮은, 약 20eV의 준위에 준안정 상태가 있기 때문에, 방전 지속 중에는, 이온화에는 그 차 약 4eV밖에 필요로 하지 않는다. 그 때문에 방전개시전압도 모든 기체 중 가장 낮은 값을 나타낸다. 이러한 특성으로부터, 헬륨은 플라즈마를 안정적으로 유지할 수 있다. 또한 균일한 플라즈마를 형성할 수 있으므로, 미결정 반도체막을 퇴적하는 기판의 면적이 커져도 플라스마밀도의 균일화를 꾀하는 효과를 나타낸다.
또한 실란 등의 가스 중에 CH4, C2H6 등의 탄소의 수소화물, GeH4, GeF4 등의 수소화 게르마늄, 불화 게르마늄을 혼합하고, 에너지 대역폭을 1.5∼2.4eV, 혹은 0.9∼1.1eV로 조절해도 좋다. 실리콘에 탄소 또는 게르마늄을 가하면 TFT의 온도특성을 변화시킬 수 있다.
여기에서는, 제1 성막 조건은, 실란은 수소 및/또는 희가스로 100배를 초월해 2000배 이하로 희석하고, 기판의 가열온도는 100℃∼300℃, 바람직하게는 120℃∼220℃로 한다. 미결정 반도체막의 성장 표면을 수소로 불활성화하고, 미결정 반도체막의 성장을 촉진하기 위해서는 120℃∼220℃로 성막을 행하는 것이 바람직하다.
제1 성막 조건을 끝낸 단계에서의 단면도를 도 1b에 나타낸다. 게이트 절연막(52c) 위에는, 성막 속도는 낮지만 품질이 좋은 미결정 반도체막(23)이 성막되어 있다. 이 제1 성막 조건으로 얻어지는 미결정 반도체막(23)의 품질이, 후에 형성되는 TFT의 온 전류 증대 및 전계 효과 이동도의 향상에 기여하기 때문에, 막중의 산소농도가 1×1017/cm3 이하가 되도록 충분히 산소농도를 저감시키는 것이 중요하다. 또한 상기 순서에 의해, 산소뿐만 아니라, 질소, 및 탄소가 미결정 반도체막의 막중에 혼입하는 농도를 저감할 수 있으므로, 미결정 반도체막이 n형화가 되는 것을 방지할 수 있다.
이어서, 제2 성막 조건으로 변경해서 성막 속도를 상승시켜서 미결정 반도체막(53)을 성막한다. 이 단계에서의 단면도가 도 1c에 해당한다. 미결정 반도체 막(53)의 막 두께는, 50nm∼500nm(바람직하게는 100nm∼250nm)의 두께로 하면 좋다. 이 때, 본 실시예에서는, 미결정 반도체막(53)의 성막 시간은, 제1 성막 조건으로 성막이 이루어지는 제1 성막 기간과 제2 성막 조건으로 성막이 이루어지는 제2 성막 기간을 갖는다.
여기에서는, 제2 성막 조건은, 실란은 수소 및/또는 희가스로 12배 이상 100배 이하로 희석하고, 기판의 가열온도는 100℃∼300℃, 바람직하게는 120℃∼220℃로 한다. 성막 속도를 저하시킴으로써 결정성이 향상되는 경향이 된다.
본 실시예에서는, 용량 결합형(평행 평판형)의 CVD장치를 사용하고, 갭(전극 면과 기판 표면의 간격)을 20mm로 하고, 제1 성막 조건을, 반응실(208a) 내의 진공도 100Pa로 하고, 기판온도 100℃로 하고, 60MHz의 고주파전력을 30W 가하고, 실란 가스(유량 2sccm)를 수소(유량 400sccm)로 200배로 희석하는 조건으로 하고, 가스 유량을 변경해서 성막 속도를 빠르게 하는 제2 성막 조건으로서 4sccm의 실란 가스를 수소(유량 400sccm)로 100배로 희석하는 조건(기타의 조건은, 제1 성막 조건과 마찬가지)으로 성막을 행한다.
이어서 제2 성막 조건에서의 미결정 반도체막의 성막이 종료된 후, 실란, 수소 등의 재료 가스 및 고주파전력의 공급을 멈추어서 기판 반출(105)을 행한다. 계속해서 다음 기판에 대하여 성막 처리를 행할 경우에는, 기판 반입(102)의 단계로 되돌아가 같은 처리가 행해진다.
이 후, 반응실(208a) 안에 부착된 피막이나 분말을 제거하고 싶을 경우에는, 클리닝(106)을 행한다. 클리닝(106)은 NF3, SF6로 대표되는 에칭 가스를 도입해서 플라스마에칭을 행한다. 또한 CIF3과 같이 플라즈마를 이용하지 않아도 에칭이 가능한 가스를 도입해서 행한다. 클리닝(106)에 있어서는 기판가열용 히터를 끄고, 온도를 하강시켜서 행하는 것이 바람직하다. 이것은, 에칭으로 인한 반응 부생성물의 생성을 억제하기 위해서다. 클리닝(106)의 종료 후에는 반응실(208a)의 도달 압력을 1×10-8pa∼1×10-5pa 정도에까지 하강시키고, 다음 성막을 하기 위해서 필요하지 않은 가스를 배출하고, 다시 프리코트(101)에 되돌아오고, 다음 기판에 대하여 전술한 마찬가지 처리를 행하면 된다.
이어서, 미결정 반도체막(53)의 성막 후, 대기에 접촉하지 않고 기판을 반송하고, 미결정 반도체막(53)을 성막하는 반응실(208a)과는 다른 반응실에서 버퍼층(54)을 성막하는 것이 바람직하다. 버퍼층(54)의 반응실과 미결정 반도체막(53)의 반응실을 다르게 함으로써 미결정 반도체막(53)을 성막하는 반응실(208a)은, 기판 도입 전에 초고진공으로 하는 반응실로 할 수 있고, 불순물 오염을 최대한 억제하고, 초고진공에 도달하는 시간을 단축할 수 있다. 초고진공에 도달하기 위해서 베이크를 행할 경우, 반응실(208a) 내벽 온도가 하강해서 안정해질 때까지 시간이 걸리기 때문에, 특히 효과적이다. 또한 반응실을 별도로 함으로써 얻으려고 하는 막질에 맞추어서 각각 고주파전력의 주파수를 다르게 할 수 있다.
버퍼층(54)은, 수소, 질소, 혹은 할로겐을 함유한 비정질 반도체막을 사용해서 형성한다. 수소화규소의 유량의 1배 이상 10배 이하, 더 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소를 포함한 비정질 반도체막을 형성할 수 있다. 또한 상기 수소화규소와 질소 또는 암모니아를 사용함으로써 질소를 포함한 비정질 반도체막을 형성할 수 있다. 또한 상기 수소화규소와, 불소, 또는 염소를 포함한 기체(F2, Cl2, HF, HCl 등)를 사용함으로써 불소, 또는 염소를 포함한 비정질 반도체막을 형성할 수 있다. 이 때, 수소화규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
또한 버퍼층(54)은, 타겟에 비정질 반도체를 사용해서, 수소, 또는 희가스로 스퍼터링해서 비정질 반도체막을 형성할 수 있다. 이 때, 암모니아, 질소, 또는 N20을 분위기 중에 포함함으로써, 질소를 포함한 비정질 반도체막을 형성할 수 있다. 또한 분위기 중에 불소, 또는 염소를 포함한 기체(F2, Cl2, HF, HCl 등)를 포함함으로써, 불소, 또는 염소를 포함한 비정질 반도체막을 형성할 수 있다.
버퍼층(54)은, 결정립을 포함하지 않는 비정질 반도체막으로 형성하는 것이 바람직하다. 이 때문에, 주파수가 수십MHz∼수백MHz인 고주파 플라즈마 CVD법, 또는 마이크로파 플라즈마 CVD법으로 형성하는 경우에는, 결정립을 포함하지 않는 비정질 반도체막이 되도록, 성막 조건을 제어하는 것이 바람직하다.
버퍼층(54)은, 후의 소스 영역 및 드레인 영역의 형성 프로세스에 있어서, 일부 에칭된다. 그 때에, 미결정 반도체막(53)이 노출하지 않도록 버퍼층(54)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 대표적으로는, 30nm 이상 400nm 이하, 바람직하게는 40nm 이상 300nm 이하의 두께로 형성하는 것이 바람직하다. 박막 트랜지스터의 인가전압이 높은(예를 들면 15V 정도) 표시장치, 대표적으로는 액정표시장치에 있어서, 버퍼층(54)의 막 두께를 상기 범위에 나타낸 바와 같이 두껍게 형성하면, 드레인 내압이 높아지고, 박막 트랜지스터에 높은 전압이 인가되어도, 박막 트랜지스터가 열화하는 것을 회피할 수 있다.
이 때, 버퍼층(54)에는, 인이나 보론 등의 일 도전형을 부여하는 불순물원소가 첨가되지 않고 있다. 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)으로부터 불순물이 미결정 반도체막(53)에 확산하지 않도록, 버퍼층(54)이 배리어층으로서 기능하고 있다. 버퍼층을 설치하지 않아도 되지만, 미결정 반도체막(53)과 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)이 접해버릴 경우, 후의 에칭 공정이나 가열처리에 의해 불순물이 이동하여, 임계값 제어가 곤란해질 우려가 있다.
또 버퍼층(54)을 미결정 반도체막(53)의 표면상에 형성함으로써 미결정 반도체막(53)에 포함되는 결정립의 표면의 자연산화를 방지하는 것이 가능하다. 특히, 비정질 반도체와 미결정립이 접하는 영역에서는, 국부 응력에 의해 균열이 생기기 쉽다. 이 균열이 산소에 접촉하면 결정립은 산화되어, 산화 규소가 형성되어 버린다.
비정질 반도체막인 버퍼층(54)의 에너지갭이 미결정 반도체막(53)과 비교해서 크고(비정질 반도체막의 에너지갭은 1.6∼1.8eV, 미결정 반도체막(53)의 에너지갭은 1.1∼1.5eV), 또 저항이 높고, 이동도가 낮고, 미결정 반도체막(53)의 1/5∼ 1/10이다. 이 때문에, 후에 형성되는 박막 트랜지스터에 있어서, 소스 영역 및 드레인 영역과, 미결정 반도체막(53)과의 사이에 형성되는 버퍼층은 고저항 영역으로서 기능하고, 미결정 반도체막(53)이 채널 형성 영역으로서 기능한다. 따라서 박막 트랜지스터의 오프 전류를 저감할 수 있다. 해당 박막 트랜지스터를 표시장치의 스위칭소자로서 사용했을 경우, 표시장치의 콘트라스트를 향상시킬 수 있다.
이 때, 미결정 반도체막(53) 위에, 플라즈마 CVD법에 의해 버퍼층(54)을 300℃∼400℃의 온도에서 성막하는 것이 바람직하다. 이 성막 처리에 의해 수소가 미결정 반도체막(53)에 공급되어, 미결정 반도체막(53)을 수소화한 것과 동등한 효과를 얻을 수 있다. 즉, 미결정 반도체막(53) 위에 버퍼층(54)을 퇴적함으로써, 미결정 반도체막(53)에 수소를 확산시켜서, 댕글링 본드의 종단을 행할 수 있다.
이어서, 버퍼층(54)의 성막 후, 대기에 접촉하지 않고 기판을 반송하고, 버퍼층(54)을 성막하는 반응실과는 다른 반응실에서 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)을 성막하는 것이 바람직하다. 이 단계에서의 단면도가 도 1d에 해당한다. 버퍼층(54)을 성막하는 반응실과는 다른 반응실에서 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)을 성막함으로써 버퍼층의 성막시에 일 도전형을 부여하는 불순물원소가 혼입하지 않도록 할 수 있다.
일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)은, n채널형의 박막 트랜지스터를 형성할 경우에는, 대표적인 불순물원소로서 인을 첨가하면 되고, 수소화규소에 포스핀 가스(PH3) 등의 불순물 기체를 가하면 된다. 또한 p채널형의 박 막 트랜지스터를 형성할 경우에는, 대표적인 불순물원소로서 보론을 첨가하면 되고, 수소화규소에 B2H6 등의 불순물 기체를 가하면 된다. 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)은, 미결정 반도체, 또는 비정질 반도체로 형성할 수 있다. 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)은 2nm 이상 50nm 이하의 두께로 형성한다. 일 도전형을 부여하는 불순물원소가 첨가된 반도체막의 막 두께를, 얇게 하는 것으로 스루풋을 향상시킬 수 있다.
이어서, 도 2a에 나타낸 바와 같이 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55) 위에 레지스트 마스크(56)를 형성한다. 레지스트 마스크(56)는, 포토리소그래피 기술 또는 잉크젯법에 의해 형성한다. 여기에서는, 제2 포토마스크를 사용하여, 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55) 위에 도포된 레지스트를 노광 현상하여, 레지스트 마스크(56)를 형성한다.
이어서, 레지스트 마스크(56)를 사용해서 미결정 반도체막(53), 버퍼층(54), 및 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)을 에칭해서 분리하여, 도 2b에 나타낸 바와 같이 미결정 반도체막(61), 버퍼층(62), 및 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(63)을 형성한다. 그 다음, 레지스트 마스크(56)를 제거한다.
미결정 반도체막(61), 버퍼층(62)의 단부 측면이 경사져 있는 것에 의해, 버퍼층(62) 위에 형성되는 소스 영역 및 드레인 영역과 미결정 반도체막(61)의 사이의 거리가 멀어지기 때문에 리크 전류가 발생하는 것 방지하는 것이 가능하다. 또 한 소스 전극 및 드레인 전극과, 미결정 반도체막(61)의 사이에 리크 전류가 생기는 것을 방지하는 것이 가능하다. 미결정 반도체막(61) 및 버퍼층(62)의 단부 측면의 경사각도는, 30°∼90°, 바람직하게는 45°∼80°이다. 이러한 각도로 함으로써 단차 형상에 의한 소스 전극 또는 드레인 전극의 절단을 막을 수 있다.
다음에 도 2c에 나타낸 바와 같이, 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(63) 및 게이트 절연막(52c)을 덮도록 도전막(65a∼65c)을 형성한다. 도전막(65a∼65c)은, 알루미늄, 구리, 혹은 구리, 실리콘, 티타늄, 네오디뮴, 스칸듐, 몰리브덴 등의, 마이그레이션 방지 원소, 내열성 향상 원소, 혹은 힐록 방지 원소가 첨가된 알루미늄 합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한 일 도전형을 부여하는 불순물원소가 첨가된 반도체막과 접하는 측의 막을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이것들의 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층구조로 해도 된다. 또, 알루미늄 또는 알루미늄 합금의 윗면 및 밑면을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이것들의 원소의 질화물로 끼운 적층구조로 해도 된다. 여기에서는, 도전막으로서는, 도전막(65a∼65c) 3층이 적층한 구조의 도전막을 나타내고, 도전막(65a, 65c)에 몰리브덴 막, 도전막(65b)에 알루미늄 막을 사용한 적층 도전막이나, 도전막(65a, 65c)에 티타늄 막, 도전막(65b)에 알루미늄 막을 사용한 적층 도전막을 나타낸다. 도전막(65a∼65c)은, 스퍼터링법이나 진공증착법으로 형성한다.
다음에 도 2d에 나타낸 바와 같이, 도전막(65a∼65c) 위에 제3 포토마스크를 사용해서 레지스트 마스크(66)를 형성하고, 도전막(65a∼65c)의 일부를 에칭해서 한 쌍의 소스 전극 및 드레인 전극(71a∼71c)을 형성한다. 도전막(65a∼65c)을 습식 에칭하면, 도전막(65a∼65c)이 등방적으로 에칭된다. 그 결과, 레지스트 마스크(66)보다 면적이 좁은 소스 전극 및 드레인 전극(71a∼71c)을 형성할 수 있다.
다음에 도 3a에 나타낸 바와 같이 레지스트 마스크(66)를 사용해서 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(63)을 에칭하여, 한 쌍의 소스 영역 및 드레인 영역(72)을 형성한다. 또, 해당 에칭 공정에 있어서, 버퍼층(62)의 일부도 에칭한다. 일부 에칭된, 오목부가 형성된 버퍼층을 버퍼층(73)이라고 나타낸다. 소스 영역 및 드레인 영역의 형성 공정과, 버퍼층의 오목부를 동일 공정에서 형성할 수 있다. 버퍼층의 오목부의 깊이를 버퍼층의 가장 막 두께가 두꺼운 영역의 1/2∼1/3로 함으로써 소스 영역 및 드레인 영역의 거리를 멀게 하는 것이 가능하기 때문에, 소스 영역 및 드레인 영역의 사이에서의 리크 전류를 저감할 수 있다. 그 후, 레지스트 마스크(66)를 제거한다.
특히 드라이에칭 등에서 사용하는 플라즈마에 노출되면 레지스트 마스크는 변질되고, 레지스트 제거 공정으로 완전히 제거되지는 않고, 잔사가 남는 것을 막기 위해서 버퍼층을 50nm 정도 에칭한다. 레지스트 마스크(66)는, 도전막(65a∼65c)의 일부의 에칭 처리와, 소스 영역 및 드레인 영역(72)의 형성시의 에칭 처리의 2회에 사용할 수 있고, 어느 쪽도 드라이에칭을 사용할 경우에는, 잔사가 남기 쉽기 때문에, 잔사를 완전히 제거할 때에, 잉여의 에칭이 가능한 정도의 두께로 버퍼층을 두껍게 형성하는 것은 유효하다. 또한 버퍼층(73)은, 드라이에칭시에 플라즈마 데미지를 미결정 반도체막(61)에 주는 것을 방지할 수도 있다.
다음에 도 3b에 나타낸 바와 같이, 소스 전극 및 드레인 전극(71a∼71c), 소스 영역 및 드레인 영역(72), 버퍼층(73), 미결정 반도체막(61), 및 게이트 절연막(52c)을 덮는 절연막(76)을 형성한다. 절연막(76)은, 게이트 절연막(52a∼52c)과 같은 성막 방법을 사용해서 형성할 수 있다. 이 때, 절연막(76)은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이고, 치밀한 막이 바람직하다. 또한 절연막(76)에 질화규소막을 사용함으로써 버퍼층(73) 중의 산소농도를 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하로 할 수 있다.
도 3b에 나타낸 바와 같이, 소스 전극 및 드레인 전극(71a∼71c)의 단부와, 소스 영역 및 드레인 영역(72)의 단부는 일치하지 않고 벗어난 형상이 됨으로써 소스 전극 및 드레인 전극(71a∼71c)의 단부의 거리가 멀어지기 때문에, 소스 전극 및 드레인 전극간의 리크 전류나 쇼트를 방지할 수 있다. 이에 따라 신뢰성이 높고, 또한 내압이 높은 박막 트랜지스터를 제조할 수 있다.
이상의 공정에 의해, 박막 트랜지스터(74)를 형성할 수 있다.
본 실시예에서 나타내는 박막 트랜지스터는, 게이트 전극 위에 게이트 절연막, 미결정 반도체막, 버퍼층, 소스 영역 및 드레인 영역, 소스 전극 및 드레인 전극이 적층 되고, 채널 형성 영역으로서 기능하는 미결정 반도체막의 표면을 버퍼층이 덮는다. 또한 버퍼층의 일부에는 오목부가 형성되어 있고, 해당 오목부 이외의 영역이 소스 영역 및 드레인 영역으로 덮인다. 다시 말해, 버퍼층에 형성되는 함몰 부에 의해, 소스 영역 및 드레인 영역의 거리가 멀어지기 때문에, 소스 영역 및 드레인 영역의 사이에서의 리크 전류를 저감할 수 있다. 또한 버퍼층의 일부를 에칭함으로써 함몰부를 형성하기 때문에, 소스 영역 및 드레인 영역의 형성 공정에 있어서 발생하는 에칭 잔사를 제거할 수 있으므로, 잔사를 통해 소스 영역 및 드레인 영역에 리크 전류(기생 채널)가 발생하는 것을 회피할 수 있다.
또한 채널 형성 영역으로서 기능하는 미결정 반도체막과 소스 영역 및 드레인 영역의 사이에, 버퍼층이 형성되어 있다. 또한 미결정 반도체막의 표면이 버퍼층으로 덮어 있다. 고저항의 버퍼층은, 미결정 반도체막과, 소스 영역 및 드레인 영역의 사이에 형성되어 있기 때문에, 박막 트랜지스터에 리크 전류가 발생하는 것을 저감할 수 있음과 동시에, 높은 전압의 인가에 의한 열화를 저감할 수 있다. 또한 버퍼층과, 미결정 반도체막과, 소스 영역 및 드레인 영역은, 모두 게이트 전극과 겹치는 영역 위에 형성된다. 따라서, 게이트 전극의 단부 형상에 영향을 받지 않는 구조로 할 수 있다. 게이트 전극을 적층구조로 했을 경우, 하층으로서 알루미늄을 사용하면, 게이트 전극 측면에 알루미늄이 노출하고, 힐록이 발생할 우려가 있지만, 한층 더 소스 영역 및 드레인 영역을 게이트 전극 단부와도 겹치지 않는 구성으로 함으로써, 게이트 전극 측면과 겹치는 영역에서 쇼트가 발생하는 것을 막을 수 있다. 또한 미결정 반도체막의 표면에 수소로 표면이 종단된 비정질 반도체막이 버퍼층으로서 형성되어 있기 때문에, 미결정 반도체막의 산화를 방지할 수 있는 것과 함께, 소스 영역 및 드레인 영역의 형성 공정에 발생하는 에칭 잔사가 미결정 반도체막에 혼입하는 것을 막을 수 있다. 이 때문에, 전기 특성이 뛰어나고, 내압이 우수한 박막 트랜지스터다.
또한 채널 형성 영역을 미결정 반도체막으로 형성하고 있기 때문에, 비정질 반도체막과 비교해서 캐리어 밀도가 높아지기 때문에, 박막 트랜지스터의 채널 폭을 짧게 할 수 있고, 박막 트랜지스터의 평면 면적을 축소할 수 있다.
다음에 절연막(76) 위에 제4 포토마스크를 사용해서 형성한 레지스트 마스크를 사용해서 절연막(76)의 일부를 에칭해서 콘택홀을 형성하고, 해당 콘택홀에 있어서 소스 전극 또는 드레인 전극(71c)에 접하는 화소전극(77)을 형성한다. 이 때, 도 3c는, 도 4의 쇄선 A-B의 단면도에 해당한다.
도 4에 나타낸 바와 같이, 소스 영역 및 드레인 영역(72)의 단부는, 소스 전극 및 드레인 전극(71c)의 단부의 외측에 위치한다는 것을 알 수 있다. 또한 버퍼층(73)의 단부는 소스 전극 및 드레인 전극(71c) 및 소스 영역 및 드레인 영역(72)의 단부의 외측에 위치한다. 또한 소스 전극 및 드레인 전극의 한쪽은 소스 전극 및 드레인 전극의 다른 쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 이 때문에, 캐리어가 이동하는 영역의 면적을 증가시키는 것이 가능하기 때문에, 전류량을 늘리는 것이 가능해서, 박막 트랜지스터의 면적을 축소할 수 있다. 또한 게이트 전극상에 있어서, 미결정 반도체막, 소스 전극 및 드레인 전극이 중첩되어 있기 때문에, 게이트 전극 위에 형성되는 미결정 반도체막의 요철의 영향이 적고, 피복률의 저감 및 리크 전류의 발생을 억제할 수 있다. 이 때, 소스 전극 또는 드레인 전극의 한쪽은, 소스 배선 또는 드레인 배선으로서도 기능한다.
또한 화소전극(77)은, 산화텅스텐을 포함한 인듐 산화물, 산화텅스텐을 포함 한 인듐 아연 산화물, 산화티탄을 포함한 인듐 산화물, 산화티탄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한 화소전극(77)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함한 도전성 조성물을 사용해서 형성할 수 있다. 도전성 조성물을 사용해서 형성한 화소전극은, 시트저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자가 사용할 수 있다. 예를 들면 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이것들의 2종 이상의 혼성 중합체 등을 들 수 있다.
여기에서는, 화소전극(77)으로서는, 스퍼터링법에 의해 인듐 주석 산화물막을 성막한 후, 인듐 주석 산화물막 위에 레지스트를 도포한다. 다음에 제5 포토마스크를 사용해서 레지스트를 노광 및 현상하고, 레지스트 마스크를 형성한다. 다음에 레지스트 마스크를 사용해서 인듐 주석 산화물막을 에칭해서 화소전극(77)을 형성한다.
이상에 의해 표시장치에 사용할 수 있는 소자기판을 형성할 수 있다.
(실시예 2)
본 형태는 실시예 1에서 나타내는 TFT를 구성하는 미결정 반도체막의 성막에 알맞은 멀티 챔버 플라즈마 CVD장치의 일례를 게시한다.
실시예 1에서 나타낸, 미결정 반도체막(53)의 성막을 행하는 반응실(208a)의 외측에, 감압 분위기를 유지할 수 있는 챔버, 즉 성막실(204a)이 설치된 플라즈마 CVD장치의 일례를, 도 6a에 나타낸다.
도 6a에 있어서, 반응실(208a)은 여기에서는 접지되어 있고, 205a는 고주파전원, 221은 중공구조에서 원료 가스가 통과할 수 있는 제1 전극(상부전극, 샤워전극, 고주파전극), 225는 접지되어 있는 제2 전극(하부전극, 접지전극), 206a는 반응실의 공급계, 207a는 반응실의 배기계, 206c, 207c는 반응실의 밸브다. 또 도 6에서는 반응실 외벽에 히터(226)를 설치하고, 반응실 내를 핫 월 구조로 하고 있다. 혹은 히터를, 제1 전극(221)에 형성해도 된다. 반응실의 공급계(206a)로부터는 미결정 반도체막(53)의 성막에 필요한 가스가 공급된다.
또한 209a는 성막실의 공급계, 209c는 성막실의 밸브다. 성막실의 배기계도 설치되지만, 도시하지 않고 있다. 성막실의 공급계로부터는, 밀봉 가스가 공급된다.
또한 반응실의 측면에는 창(도시 생략)이 설치되고, 이 창을 개폐해서 기판이 수납되어 있는 카세트실로부터 로봇암 등의 반송 기구를 사용해서 기판을 반응실 내에 반송할 수 있다.
성막하는 과정은, 실시예 1과 같이, 프리코트를 거친 후, 기판이 반응실 내에 반송되어 전원의 스위치(222)를 접속하고, 전극에 고주파전압을 인가하고, 플라즈마(223)를 발생시킨다. 이 플라즈마 내에서 생성되는 이온, 래디컬 등의 화학적으로 활성한 여기종이 반응해서 생성물인 미결정 반도체막(224)을 형성한다. 하지 전처리 후, 해당 성막 과정에서, 미결정 반도체막은, 쳄버 내의 제1 전극(221) 및 제2 전극(225), 피처리 기판(227)에 형성된다.
도 6b에, 성막실(204a)에 밀봉 가스가 공급되었을 때의 가스의 흐름의 모식도를 나타낸다. 성막실(204a) 내의 밀봉 가스(231)의 일부는, 반응실(208a)의 기벽의 사이 등으로부터 반응실(208a)에 흐른다. 또 역방향으로부터도 가스는 흐른다. 반응실(208a)의 기벽의 사이 등은 극히 좁고, 이 때의 가스의 흐름(232)은 점성류다. 즉 성막실(204a)로부터 반응실(208a)에의 가스의 흐름은, 밀봉 가스(231)의 성분이 주가 된다.
성막실의 기벽간 등의 틈으로부터도, 대기중으로부터 성막실에의 가스의 흐름(233)이 생기고, 같은 원리로 산소나 질소, H20 등이 성막실에 흘러들어 오지만, 그 영향도 고려해서 밀봉 가스의 유량 및 성막실의 압력을 결정한다.
도 6a에 나타낸 반응실을 세로방향으로 겹쳐서 배치한 플라즈마 CVD장치의 일례의 사시도를 도 7a에 나타내고, 평면도를 도 7b에 나타낸다.
도 7a 및 도 7b에 나타내는 성막 장치는, 성막실 및 반송실을 가지고, 성막실(204a, 204b)의 사이에 반송실(202b)이 배치되고, 반송실(202a, 202b)이 인접해서 배치된 구조를 갖는다. 각 성막실에는, 세로방향으로 겹쳐서 배치된 10개의 반응실(208a, 208b)을 구비하고, 각 반응실(208a, 208b)에는, 성막 가스를 공급하는 공급계(206a, 206b), 배기가스를 배기하는 배기계(207a, 207b) 및 전원(205a, 205b)을 구비한다.
본 장치는, 각 성막실(204a, 204b)에 있어서, 복수의 반응실(208a, 208b)의 모든 공급계는, 하나의 공급원에 접속되는 것을 특징으로 한다. 마찬가지로, 복수의 반응실(208a, 208b)의 모든 배기계는, 하나의 배기구에 접속되는 것을 특징으로 한다. 본 특징에 의해, 본 장치에서는 복수의 반응실(208a, 208b)을 세로방향으로 겹쳐서 배치하고 있는데도 불구하고, 공급계(206a, 206b)과 배기계(207a, 207b)를 간단하게 배치할 수 있다. 또한 성막실(204a, 204b)에는, 각 성막실의 압력을 압력을 감압하기 위한 배기계(도시 생략) 및 밀봉 가스를 공급하기 위한 공급계(209a, 209b)가 설치된다. 반응실 내의 압력과 성막실 내의 압력을 제어함으로써, 성막, 및 반응실 내의 클리닝을 교대로 행할 수 있고, 효율적으로 성막을 행할 수 있다.
도 7b에 있어서, 카세트실(201a, 201b)에는 원하는 사이즈의 유리 기판, 플라스틱 기판으로 대표되는 수지기판 등의 절연 표면을 갖는 기판이 세트된다. 기판의 반송 방식으로서, 도시하는 장치에서는 수평반송을 채용하지만, 제5 세대 이후의 미터각의 기판을 사용할 경우, 반송 기구의 점유 면적의 저감을 목적으로, 기판을 세로로 배치한 세로형 반송을 행해도 된다.
반송실(202a, 202b)에는 각각, 반송 기구(로봇암)(203a, 203b)가 구비되어 있다. 반송 기구에 의해, 카세트실(201a, 201b)에 세트된 기판이 각 성막실(204a, 204b)에 반송된다. 그리고, 성막실(204a, 204b)의 반응실(208a, 208b)에서, 반송된 기판의 피처리면에 대하여 소정의 처리가 행해진다. 또한 도 7b에 있어서, 반송실이 복수 설치되어 있지만, 이것은 한 개여도 좋다. 또한 도시하지 않지만, 반송실에 밀봉 가스를 공급하기 위한 공급계를 형성해도 된다.
여기에서는, 수십 매의 기판을 한번에 처리하는 배치식 장치를 예시했지만, 기판을 한 장씩 처리하는 매엽식 장치에 본 발명을 적용할 수도 있다. 단 어느 쪽의 경우도, 감압 분위기로 할 수 있는 성막실 내에 반응실을 설치하고, 성막실에는 밀봉 가스를 공급하기 위한 공급계를 설치한다.
도 7a에 나타낸 바와 같이, 복수의 반응실을 갖는 성막 장치로 성막함으로써, 동시에 복수의 기판에 동일한 조건으로 형성되는 막을 형성할 수 있다. 이에 따라, 기판간의 편차를 저감할 수 있고, 수율을 향상시킬 수 있다. 또한 스루풋을 향상할 수도 있다.
또한 도 7a의 반송실(202b)에 접속된, 각 성막실(204a, 204b)과는 다른 성막실을 설치하고, 상기 성막실 내의 반응실에서 같은 방법으로 게이트 절연막을 성막하면, 게이트 절연막과 미결정 반도체막을 대기에 접촉하지 않고 기판을 반송해서 연속으로 성막할 수 있다.
(실시예 3)
본 실시예에서는, 미결정 반도체막을 CVD법에 의해 성막할 때에 사용하는 가스의 선택 방법, 및 성막 방법에 의해, 특성이 뛰어난 박막 트랜지스터를 제조하는 방법을 설명한다.
한 가지로는, 실시예 1에서, 제1 성막 조건으로 얻어지는 미결정 반도체막(23)을 n형화함으로써, TFT의 전계 효과 이동도를 향상시킨다. 구체적으로는, 제1 성막 조건으로 미결정 반도체막을 형성할 때에, n형 불순물원소를 첨가한다. 이 때 사용하는 n형 불순물원소로서는 인, 비소, 안티몬을 사용할 수 있다. 그 중에서 도 포스핀 가스로서 저렴하기 입수할 수 있는 인을 사용하는 것이 바람직하다.
또, 게이트 절연막 표면을 미량의 포스핀 가스에 노출함으로써, 질소나 산소가 게이트 절연막 표면에 부착(또는 반응)하는 것보다 먼저 인을 부착(또는 반응)시켜서, 게이트 절연막의 계면 부근의 미결정 반도체막(23)에 질소나 산소가 많이 혼입되는 것을 방지할 수 있다.
포스핀 가스를 미량으로 포함한 분위기로서는, 포스핀 가스와 불활성 가스(아르곤 가스 등)와의 혼합 가스 분위기, 실란 가스와 포스핀 가스와의 혼합 가스 분위기, 수소로 희석한 실란 가스와 포스핀 가스와의 혼합 가스 분위기 등을 사용할 수 있다. 특히, 실란 가스와 포스핀 가스를 모두 포함한 혼합 가스 분위기는, 게이트 절연막의 계면 부근의 미결정 반도체막(23) 내에 혼입되는 질소나 산소를 효과적으로 저감할 수 있다.
또한 미결정 반도체막(23)의 성막 전에 쳄버 내에 실란 가스나 포스핀 가스를 흘려보낼 뿐만 아니라, 플라즈마를 발생시켜서, 반응실 내벽에 인을 포함한 미결정 반도체막을 성막해도 좋다. 반응실 내벽에 인을 포함한 미결정 반도체막을 성막한 후, 기판을 반입해서 미결정 반도체막(23)의 성막을 행하면 미결정 반도체막(23)의 성막 초기에 인을 포함할 수 있다. 또한 게이트 절연막을 형성하기 전에, 반응실 내벽에 인을 포함한 미결정 반도체막을 성막한 후, 기판을 반입해서 게이트 절연막 및 미결정 반도체막(23)의 성막을 실시해도 미결정 반도체막(23)의 성막 초기에 인을 포함할 수 있다.
또한 각각의 유량을 컨트롤하고, 수소로 희석한 실란 가스에 미량의 포스핀 가스를 섞은 혼합 가스를 재료 가스에 사용해서 플라즈마를 발생시켜, n형화시킨 미결정 반도체막(23)의 성막을 행한 후, 미량의 포스핀 가스의 도입을 정지하고, 계속해서, 수소로 희석한 실란 가스를 사용해서 미결정 반도체막(23)의 성막을 행해도 된다. 이 방법을 사용할 경우에는, n형화시킨 미결정 반도체막(23)의 인 농도를 거의 균일하게 분포한다. 또한 단계적으로 포스핀 가스의 유량을 변화시켜서 n형화시킨 미결정 반도체막(23)의 인 농도에 농도 기울기를 형성하고, 게이트 절연막 근방에 농도 피크가 위치하도록 제어해도 좋다.
이 때, 미결정 반도체막(23) 내의 인의 농도는 6×1015/cm3 이상 3×1018/cm3 이하로 한다. 바람직하게는, 3×1016/cm3 이상 3×1017/cm3 이하로 한다.
상기에서는 미결정 반도체막(23) 성막 중에 포스핀 가스를 사용하는 예를 게시했지만, 미결정 반도체막(23)에 n형 불순물원소를 첨가하는 다른 방법으로서, 미결정 반도체막(23)을 성막하는 반응실에, 기판을 반입하기 전에만 포스핀 가스를 흐르게 하는 것도 유효하다.
즉, 반응실에 수소 또는 희가스를 도입해서 플라즈마를 발생시켜, 반응실 내벽에 부착된 기체(산소 및 질소 등의 대기성분, 혹은 반응실의 클리닝에 사용한 에칭 가스)를 제거한 후, 반응실에 수소와 실란 가스와 미량의 포스핀 가스를 도입한다. 실란 가스는, 반응실 내의 산소, 수분 등과 반응시킬 수 있다. 미량의 포스핀 가스는, 후에 성막되는 미결정 반도체막(23) 내에 인을 포함할 수 있다.
이어서, 기판을 반응실에 반입하여, 실시예 1에서 나타낸 바와 같은 미결정 반도체막(23)을 성막함으로써 게이트 절연막 계면 근방의 미결정 반도체막(23)에 인을 함유시켜서 n형화시킬 수 있다. 실제로는 미결정 반도체막 내의 인의 농도가 게이트 절연막 계면에서 떨어지는 거리의 증대에 따라 감소한다.
이상의 방법에 의해, 미결정 반도체막(23)을 n형화함으로써 TFT의 전계 효과 이동도를 향상시킬 수 있다.
(실시예 4)
본 실시예에서는, 본 발명에 의해 형성되는 미결정 반도체막(23)의 결정성을, 보다 높이는 방법을 나타낸다.
미결정 반도체막(23)의 결정성을 높이는 하나의 처리 방법으로서는, 불소, 혹은, 불소원소를 포함한 기체(대표적으로는, 수소, 실리콘, 게르마늄 등의 불화물), 여기에서는 불화 실란 가스를 사용하여, 그로방전 플라즈마에 의해 미결정 반도체막(23) 표면을 처리함으로써 이루어진다. 이 때 그로방전 플라즈마에 의해, 불화 실란으로부터 불소 래디컬이 발생한다. 불소 래디컬은 반응성이 높고, 미결정 반도체와 비교해서 에칭되기 쉬운 비정질 반도체를 선택적으로 에칭하기 때문이다.
또한 또 하나의 처리 방법으로서는, 불화 실란 가스를, 미결정 반도체막(23) 성막시에 흘려보내는 가스로서 첨가한다. 이 때, 미결정 반도체막(23) 성막시, 불소 래디컬이 에칭되기 쉬운 비정질 반도체를 선택적으로 에칭하면서 퇴적이 진행된다. 따라서, 성막 후의 미결정 반도체는 결정성이 높아진다.
이러한 결정성을 높이는 처리 방법은, 미결정 반도체막(23)을 형성할 때뿐만 아니라, 실시예 1에 나타낸 제2 성막 조건으로 변경해서 성막 속도를 상승시켜서 미결정 반도체막(53)을 형성할 때에도 유효하다. 또 제1 성막 조건에서 제2 성막 조건으로 연속적으로 변화시킬 때에도 유효하다.
또한 미결정 반도체막(23)을 성막하기 위해서 기판을 반응실에 반입하기 전에, 반응실에 불화 실란 가스를 흐르게 하는 것도 유효하다. 이 때, 기판을 반응실에 반입하기 전에, 불화 실란 가스를 포함한 가스를 도입하고 플라즈마를 발생시켜서, 불소 또는 불소화합물을, 반응실 내 가스로서 잔류시키거나 내벽에 부착시킨다. 이렇게 해서 잔류한 불소 또는 불소화합물은, 기판이 반응실에 반입 후에 성막되는 미결정 반도체막(23)에 작용하여, 결정성을 높일 수 있다.
본 실시예는 실시예 1 외에, 실시예 3에도 적절히 조합할 수 있다.
(실시예 5)
실시예 1과는 다른 박막 트랜지스터의 제조 방법에 대해서, 도 8 내지 도 12를 사용하여 설명한다. 여기에서는, 상기 실시예 1보다 포토마스크 수를 삭감할 수 있는 프로세스를 사용해서 박막 트랜지스터를 제조하는 공정에 대해서 나타낸다.
실시예 1에 나타낸 도 1a와 마찬가지로, 기판(50) 위에 도전막을 형성하고, 도전막 위에 레지스트를 도포하고, 제1 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 도전막의 일부를 에칭하고, 게이트 전극(51)을 형성한다. 다음에 게이트 전극(51) 위에, 게이트 절연막(52a∼52c)을 순차적으로 형성한다.
다음에 실시예 1에 나타낸 도 1b와 마찬가지로, 제1 성막 조건으로 미결정 반도체막(23)을 형성한다. 계속해서, 같은 반응실에서 제2 성막 조건으로 성막을 행하고, 실시예 1에 나타낸 도 1c와 마찬가지로, 미결정 반도체막(53)을 형성한다. 다음에 실시예 1에 나타낸 도 1d와 마찬가지로, 미결정 반도체막(53) 위에, 버퍼층(54), 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55)을 순차적으로 형성한다.
다음에 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55) 위에 도전막(65a∼65c)을 형성한다. 다음에 도 9a에 나타낸 바와 같이 도전막(65a) 위에 레지스트(80)를 도포한다.
레지스트(80)는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기에서는, 포지티브형 레지스트를 사용해서 나타낸다.
다음에 제2 포토마스크로서 다계조 마스크(59)를 사용하여, 레지스트(80)에 빛을 조사하고, 레지스트(80)를 노광한다.
여기에서, 다계조 마스크(59)를 사용한 노광에 대해서, 도 8을 사용하여 설명한다.
다계조 마스크란, 노광 부분, 중간노광 부분, 및 미노광 부분에 3개의 노광 레벨을 행할 수 있는 마스크이며, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성하는 것이 가능하다. 따라서 다계조 마스크를 사용함으로써 포토마스크의 매수를 삭감하는 것이 가능하다.
다계조 마스크의 대표예로서는, 도 8a에 나타낸 바와 같은 그레이톤 마스크(59a), 도 8c에 나타낸 바와 같은 하프톤 마스크(59b)가 있다.
도 8a에 나타낸 바와 같이 그레이톤 마스크(59a)는 투광성을 갖는 기판(163) 및 그 위에 형성되는 차광부(164) 및 회절격자(165)로 구성된다. 차광부(164)에 있어서는, 빛의 투과율이 0%이다. 한편, 회절격자(165)는 슬릿, 닷, 메쉬 등의 광투과부의 간격을, 노광에 사용하는 빛의 해상도 한계 이하의 간격으로 함으로써, 빛의 투과율을 제어할 수 있다. 이 때, 회절격자(165)는, 주기적인 슬릿, 닷, 메쉬, 또는 비주기적인 슬릿, 닷, 메쉬 어느 쪽도 사용할 수 있다.
투광성을 갖는 기판(163)은, 석영 등의 투광성을 갖는 기판을 사용할 수 있다. 차광부(164) 및 회절격자(165)는, 크롬이나 산화크롬 등의 빛을 흡수하는 차광 재료를 사용해서 형성할 수 있다.
그레이톤 마스크(59a)에 노광광을 조사했을 경우, 도 8b에 나타낸 바와 같이, 차광부(164)에 있어서는, 투광률(166)은 0%이며, 차광부(164) 및 회절격자(165)가 설치되지 않는 영역에서는 투광률(166)은 100%이다. 또한 회절격자(165)에 있어서는, 10∼70%의 범위에서 조정가능하다. 회절격자(165)에 있어서의 빛의 투과율의 조정은, 회절격자의 슬릿, 닷, 또는 메쉬의 간격 또는 피치의 조정에 의해 가능하다.
도 8c에 나타낸 바와 같이, 하프톤 마스크(59b)는, 투광성을 갖는 기판(163) 및 그 위에 형성되는 반투과부(167) 및 차광부(168)로 구성된다. 반투과부(167)는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(168)는, 크롬이나 산화크롬 등의 빛을 흡수하는 차광 재료를 사용해서 형성할 수 있다.
하프톤 마스크(59b)에 노광광을 조사했을 경우, 도 8d에 나타낸 바와 같이, 차광부(168)에 있어서는, 투광률(169)은 0%이며, 차광부(168) 및 반투과부(167)가 설치되지 않는 영역에서는 투광률(169)은 100%이다. 또한 반투과부(167)에 있어서는, 10∼70%의 범위에서 조정가능하다. 반투과부(167)에 있어서의 빛의 투과율의 조정은, 반투과부(167)의 재료에 의해 가능하다.
다계조 마스크를 사용해서 노광한 후, 현상함으로써 도 9b에 나타낸 바와 같이 막 두께가 다른 영역을 갖는 레지스트 마스크(81)를 형성할 수 있다.
다음에 레지스트 마스크(81)에 의해, 미결정 반도체막(53), 버퍼층(54), 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(55), 및 도전막(65a∼65c)을 에칭해서 분리한다. 그 결과, 도 10a에 나타낸 바와 같은, 미결정 반도체막(61), 버퍼층(62), 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(63), 및 도전막(85a∼85c)을 형성할 수 있다. 이 때, 도 10a는 도 12a의 A-B에 있어서의 단면도에 해당한다(단, 레지스트 마스크(86)를 제외한다).
다음에 레지스트 마스크(81)를 애싱한다. 그 결과, 레지스트의 면적이 축소되고, 두께가 얇아진다. 이 때, 막 두께가 얇은 영역의 레지스트(게이트 전극(51)의 일부와 중첩하는 영역)는 제거되어, 도 10a에 나타낸 바와 같이 분리된 레지스트 마스크(86)를 형성할 수 있다.
다음에 레지스트 마스크(86)를 사용하여, 도전막(85a∼85c)을 에칭해서 분리한다. 여기에서는, 드라이에칭에 의해, 도전막(85a∼85c)을 분리한다. 그 결과, 도 10b에 나타낸 바와 같은, 한 쌍의 소스 전극 및 드레인 전극(92a∼92c)을 형성할 수 있다. 레지스트 마스크(86)를 사용해서 도전막(85a∼85c)을 습식 에칭하면, 도 전막(85a∼85c)이 등방적으로 에칭된다. 그 결과, 레지스트 마스크(86)보다 면적이 작은 소스 전극 및 드레인 전극(92a∼92c)을 형성할 수 있다.
다음에 레지스트 마스크(86)를 사용하여, 일 도전형을 부여하는 불순물원소가 첨가된 반도체막(63)을 에칭하여, 한 쌍의 소스 영역 및 드레인 영역(88)을 형성한다. 이 때, 해당 에칭 공정에 있어서, 버퍼층(62)의 일부도 에칭한다. 일부 에칭된 버퍼층을 버퍼층(87)이라고 나타낸다. 이 때, 버퍼층(87)에는 오목부가 형성된다. 소스 영역 및 드레인 영역의 형성 공정과, 버퍼층의 오목부를 동일 공정에서 형성할 수 있다. 여기에서는, 버퍼층(87)의 일부가, 레지스트 마스크(81)와 비교해서 면적이 축소된 레지스트 마스크(86)로 일부 에칭되었기 때문에, 소스 영역 및 드레인 영역(88)의 외측에 버퍼층(87)이 돌출된 형상이 된다. 그 후, 레지스트 마스크(86)를 제거한다. 또한 소스 전극 및 드레인 전극(92a∼92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 벗어나 있어, 소스 전극 및 드레인 전극(92a∼92c)의 단부의 외측에, 소스 영역 및 드레인 영역(88)의 단부가 형성된다.
이 때, 도 10c는, 도 12b의 A-B의 단면도에 해당한다. 도 12b에 나타낸 바와 같이 소스 영역 및 드레인 영역(88)의 단부는, 소스 전극 및 드레인 전극(92c)의 단부의 외측에 위치한다는 것을 알 수 있다. 또한 버퍼층(87)의 단부는 소스 전극 및 드레인 전극(92c) 및 소스 영역 및 드레인 영역(88)의 단부의 외측에 위치한다. 또한 소스 전극 및 드레인 전극의 한쪽은 소스 전극 및 드레인 전극의 다른 쪽을 부분적으로 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 따라서 캐리어가 이 동하는 영역의 면적을 증가시키는 것이 가능하기 때문에, 전류량을 늘리는 것이 가능해서, 박막 트랜지스터의 면적을 축소할 수 있다. 또한 게이트 전극상에 있어서, 미결정 반도체막, 소스 전극 및 드레인 전극이 중첩되어 있기 때문에, 게이트 전극의 단부에 있어서의 요철의 영향이 적고, 피복률의 저감 및 리크 전류의 발생을 억제할 수 있다. 이 때, 소스 전극 또는 드레인 전극의 한쪽은, 소스 배선 또는 드레인 배선으로서도 기능한다.
도 10c에 나타낸 바와 같이, 소스 전극 및 드레인 전극(92a∼92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 벗어난 형상이 됨으로써 소스 전극 및 드레인 전극(92a∼92c)의 단부의 거리가 멀어지기 때문에, 소스 전극 및 드레인 전극간의 리크 전류나 쇼트를 방지할 수 있다. 따라서 신뢰성이 높고, 또한 내압이 높은 박막 트랜지스터를 제조할 수 있다.
이상의 공정에 의해, 박막 트랜지스터(83)를 형성할 수 있다. 또한 2장의 포토마스크를 사용해서 박막 트랜지스터를 형성할 수 있다.
다음에 도 11a에 나타낸 바와 같이, 소스 전극 및 드레인 전극(92a∼92c), 소스 영역 및 드레인 영역(88), 버퍼층(87), 미결정 반도체막(61), 및 게이트 절연막(52c) 위에 절연막(76)을 형성한다. 절연막(76)은, 게이트 절연막(52a∼52c)과 같은 제조 방법으로 형성할 수 있다.
다음에 제3 포토마스크를 사용해서 형성한 레지스트 마스크를 사용해서 절연막(76)의 일부를 에칭해서 콘택홀을 형성한다. 다음에 해당 콘택홀에 있어서 소스 전극 또는 드레인 전극(92c)에 접하는 화소전극(77)을 형성한다. 여기에서는, 화소 전극(77)으로서는, 스퍼터링법에 의해 인듐 주석 산화물막을 성막한 후, 인듐 주석 산화물막 위에 레지스트를 도포한다. 다음에 제4 포토마스크를 사용해서 레지스트를 노광 및 현상하고, 레지스트 마스크를 형성한다. 다음에 레지스트 마스크를 사용해서 인듐 주석 산화물막을 에칭해서 화소전극(77)을 형성한다. 이 때, 도 11b는, 도 12c의 A-B의 단면도에 해당한다.
이상에서, 다계조 마스크를 사용해서 마스크 수를 감하고, 표시장치에 사용할 수 있는 소자기판을 형성할 수 있다.
또한 본 실시예는, 실시예 1 내지 3의 어느 하나와 자유롭게 조합할 수 있다.
(실시예 6)
본 실시예에서는, 표시장치의 하나의 예로서, 상기 실시예에서 나타내는 박막 트랜지스터를 갖는 액정표시장치에 대해서, 이하에 나타낸다.
처음에 VA(Vertical Alignment)형의 액정표시장치에 대해서 나타낸다. VA형의 액정표시장치란, 액정 패널의 액정분자의 배열을 제어하는 방식의 일종이다. VA형의 액정표시장치는, 전압이 인가되지 않고 있을 때에 패널면에 대하여 액정분자가 수직방향을 향하는 방식이다. 본 실시예에서는, 특별히 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 기울이도록 고안되어 있다. 이것을 멀티 도메인화 혹은 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계가 고려된 액정표시장치에 관하여 설명한다.
도 14 및 도 15는, 각각 화소전극 및 대향전극을 나타내고 있다. 이 때, 도 14는 화소전극이 형성되는 기판측의 평면도이며, 도면 중에 나타내는 절단선 A-B에 대응하는 단면구조를 도 13에 나타내고 있다. 또한 도 15는 대향전극이 형성되는 기판측의 평면도다. 이하의 설명에서는 이러한 도면을 참조해서 설명한다.
도 13은, TFT(628)와 그것에 접속하는 화소전극(624), 및 저장용량부(630)가 형성된 기판(600)과, 대향전극(640) 등이 형성되는 대향기판(601)이 서로 중첩되고, 액정이 주입된 상태를 나타내고 있다.
대향기판(601)에 있어서 스페이서(642)가 형성되는 위치에는, 차광막(632), 제1 착색막(634), 제2 착색막(636), 제3 착색막(638), 대향전극(640)이 형성되어 있다. 이 구조에 의해, 액정의 배향을 제어하기 위한 돌기(644)와 스페이서(642)의 높이를 다르게 한다. 화소전극(624) 위에는 배향막(648)이 형성되어 있고, 마찬가지로 대향전극(640) 위에도 배향막(646)이 형성되어 있다. 그 사이에 액정층(650)이 형성되어 있다.
스페이서(642)는 여기에서는 주상 스페이서를 사용해서 나타냈지만 비드 스페이서를 분산시켜도 좋다. 그 위에, 스페이서(642)를 기판(600) 위에 형성되는 화소전극(624) 위에 형성해도 좋다.
기판(600) 위에는, TFT(628)와 그것에 접속하는 화소전극(624), 및 저장용량부(630)가 형성된다. 화소전극(624)은, TFT(628), 배선(618), 및 저장용량부(630)를 덮는 절연막(620), 절연막(620)을 덮는 제3 절연막(622)을 각각 관통하는 콘택홀(623)에서, 배선(618)과 접속한다. TFT(628)는 상기 실시예에서 나타내는 박막 트랜지스터를 적절히 사용할 수 있다. 또한 저장용량부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성한 제1 용량배선(604)과, 게이트 절연막(606)과, 배선(616, 618)과 동시에 형성한 제2 용량배선(617)으로 구성된다.
화소전극(624)과 액정층(650)과 대향전극(640)이 중합됨으로써 액정소자가 형성되어 있다.
도 14에 기판(600) 위의 구조를 나타낸다. 화소전극(624)은 실시예 1에서 나타낸 재료를 사용해서 형성한다. 화소전극(624)에는 슬릿(625)을 설치한다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 14에 나타내는 TFT(629)와 그것에 접속하는 화소전극(626) 및 저장용량부(631)는, 각각 TFT(628), 화소전극(624) 및 저장용량부(630)와 마찬가지로 형성할 수 있다. TFT(628)와 TFT(629)는 모두 배선(616)과 접속하고 있다. 이 액정패널의 화소(픽셀)는 화소전극(624)과 화소전극(626)으로 구성되어 있다. 화소전극(624)과 화소전극(626)은 서브 픽셀이다.
도 15에 대향기판측의 구조를 나타낸다. 차광막(632) 위에 대향전극(640)이 형성되어 있다. 대향전극(640)은, 화소전극(624)과 같은 재료를 사용해서 형성하는 것이 바람직하다. 대향전극(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성되어 있다. 또한 차광막(632)의 위치에 맞춰서 스페이서(642)가 형성되어 있다.
이 화소구조의 등가회로를 도 16에 나타낸다. TFT(628)와 TFT(629)는, 모두 게이트 배선(602), 배선(616)과 접속하고 있다. 이 경우, 제1 용량배선(604)과 용량배선(605)의 전위를 다르게 함으로써 액정소자(651)와 액정소자(652)의 동작을 다르게 할 수 있다. 즉, 제1 용량배선(604)과 용량배선(605)의 전위를 개별적으로 제어함으로써 액정의 배향을 정밀히 제어해서 시야각을 넓히고 있다.
슬릿(625)을 설치한 화소전극(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 변형(기울기 전계)이 발생한다. 이 슬릿(625)과, 대향기판(601)측의 돌기(644)를 교대로 교합하도록 배치함으로써 기울기 전계를 효과적으로 발생시켜서 액정의 배향을 제어함으로써 액정이 배향되는 방향을 장소에 따라 다르게 한다. 즉, 멀티 도메인화해서 액정 패널의 시야각을 넓히고 있다.
다음에 상기와는 다른 VA형의 액정표시장치에 대해서, 도 17 내지 도 20을 사용하여 설명한다.
도 17과 도 18은, VA형 액정 패널의 화소구조를 나타내고 있다. 도 18은 기판(600)의 평면도이며, 도면 중에 나타내는 절단선 Y-Z에 대응하는 단면구조를 도 17에 나타내고 있다. 이하의 설명에서는 이 두 도면을 참조해서 설명한다.
이 화소구조는, 하나의 화소에 복수의 화소전극이 있고, 각각의 화소전극에 TFT가 접속되어 있다. 각 TFT는, 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 각각의 화소전극에 인가하는 신호를, 독립하여 제어하는 구성을 갖고 있다.
화소전극(624)은 콘택홀(623)에서, 배선(618)을 사용해서 TFT(628)와 접속하고 있다. 또한 화소전극(626)은 콘택홀(627)에서, 배선(619)을 사용해서 TFT(629)와 접속하고 있다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)에는, 다른 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은, TFT(628)과 TFT(629)에서 공통으로 이용되고 있다. TFT(628) 와 TFT(629)는 실시예 1에서 나타내는 박막 트랜지스터를 적절히 사용할 수 있다.
화소전극(624)과 화소전극(626)의 형상은 다르고, 슬릿(625)에 의해 분리되어 있다. V자형으로 퍼지는 화소전극(624)의 외측을 둘러싸도록 화소전극(626)이 형성되어 있다. 화소전극(624)과 화소전극(626)에 인가하는 전압의 타이밍을, TFT(628) 및 TFT(629)에 의해 다르게 함으로써 액정의 배향을 제어하고 있다. 이 화소구조의 등가회로를 도 20에 나타낸다. TFT(628)는 게이트 배선(602)과 접속하고, TFT(629)는 게이트 배선(603)과 접속하고 있다. 게이트 배선(602)과 게이트 배선(603)은 다른 게이트 신호를 줌으로써 TFT(628)와 TFT(629)의 동작 타이밍을 다르게 할 수 있다. 또한 TFT(628)는 제1 액정소자(651)에 접속하고, TFT(629)는 제2 액정소자(652)에 접속한다. 또한 제1 액정소자(651) 및 제2 액정소자(652)의 화소전극은 용량배선(690)과 용량을 통해 접속한다.
대향기판(601)에는, 차광막(632), 제2 착색막(636), 대향전극(640)이 형성되어 있다. 또한 제2 착색막(636)과 대향전극(640)의 사이에는 평탄화막(637)이 형성되어, 액정의 배향혼란을 막고 있다. 도 19에 대향기판측의 구조를 나타낸다. 대향전극(640)은 다른 화소간에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소전극(624) 및 화소전극(626)측의 슬릿(625)을 교대로 서로 교합하도록 배치함으로써 기울기 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 이에 따라 액정이 배향되는 방향을 장소에 따라 다르게 할 수 있고, 시야각을 넓히고 있다.
화소전극(624)과 액정층(650)과 대향전극(640)이 중합됨으로써, 제1 액정소 자가 형성되어 있다. 또한 화소전극(626)과 액정층(650)과 대향전극(640)이 중합됨으로써 제2 액정소자가 형성되어 있다. 또한 하나의 화소에 제1 액정소자와 제2 액정소자가 설치된 멀티 도메인 구조다.
다음에 횡전계방식의 액정표시장치에 대해서 나타낸다. 횡전계방식은, 셀 내의 액정분자에 대하여 수평방향으로 전계를 가함으로써 액정을 구동해서 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180도까지 넓힐 수 있다. 이하의 설명에서는, 횡전계방식을 채용하는 액정표시장치에 관하여 설명한다.
도 21은, TFT(628)와 그것에 접속하는 화소전극(624a)이 형성된 기판(600)과, 대향기판(601)을 겹치고, 액정을 주입한 상태를 나타내고 있다. 대향기판(601)에는 차광막(632), 제2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소전극은 기판(600)측에 있으므로, 대향기판(601)측에는 설치되지 않는다. 기판(600)과 대향기판(601)의 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 제1 화소전극(607), 제1 화소전극(607)에 접속하는 용량배선(604), 및 실시예 1에서 나타내는 TFT(628)가 형성된다. 제1 화소전극(607)은, 실시예 1에서 나타내는 화소전극(77)과 같은 재료를 사용할 수 있다. 또한 제1 화소전극(607)은 대략 화소의 형상으로 구획화한 형상으로 형성한다. 이 때, 제1 화소전극(607) 및 용량배선(604) 위에는 게이트 절연막(606)이 형성된다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 패널에 있어서 비디오신호를 싣는 데이터선이며 일방향으로 연장하는 배선임과 동시에, 소스 영역 또는 드레인 영역(610)과 접속하고, 소스 및 드레 인의 한쪽의 전극이 된다. 배선(618)은 소스 영역 또는 드레인 영역의 다른 쪽의 전극이 되고, 제2 화소전극(624a)과 접속하는 배선이다.
배선(616), 배선(618) 위에 제2 절연막(620)이 형성된다. 또한 절연막(620) 위에는, 절연막(620)에 형성되는 콘택홀에 있어서, 배선(618)에 접속하는 제2 화소전극(624a)이 형성된다. 화소전극(624a)은 실시예 1에서 나타낸 화소전극(77)과 같은 재료를 사용해서 형성한다.
이렇게 하여, 기판(600) 위에 TFT(628)과 그것에 접속하는 제2 화소전극(624a)이 형성된다. 이 때, 저장용량은 제1 화소전극(607)과 제2 화소전극(624a)의 사이에 형성하고 있다.
도 22는 화소전극의 구성을 나타내는 평면도다. 화소전극(624a)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 제1 화소전극(607)과 제2 화소전극(624a)의 사이에서 발생한다. 제1 화소전극(607)과 제2 화소전극(624a)의 사이에는 게이트 절연막(606)이 형성되어 있지만, 게이트 절연막(606)의 두께는 50∼200nm이며, 2∼10μm인 액정층의 두께와 비교해서 충분히 얇으므로, 기판(600)과 평행한 방향(수평방향)으로 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용해서 액정분자를 수평으로 회전시킨다. 이 경우, 액정분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 넓어지게 된다. 또한, 제1 화소전극(607)과 제2 화소전극(624a)은 모두 투광성 전극이므로, 개구율을 향상시킬 수 있다.
다음에 횡전계방식의 액정표시장치의 다른 일례에 대해서 나타낸다.
도 23과 도 24는, IPS형의 액정표시장치의 화소구조를 나타내고 있다. 도 24는 평면도이며, 도면 중에 나타내는 절단선 A-B에 대응하는 단면구조를 도 23에 나타내고 있다. 이하의 설명에서는 이 두 도면을 참조해서 설명한다.
도 23은, TFT(628)과 그것에 접속하는 화소전극(624a)이 형성된 기판(600)과, 대향기판(601)을 겹치고, 액정을 주입한 상태를 나타내고 있다. 대향기판(601)에는 차광막(632), 제2 착색막(636), 평탄화막(637) 등이 형성되어 있다. 화소전극은 기판(600)측에 있어서, 대향기판(601)측에는 설치되지 않는다. 기판(600)과 대향기판(601)의 사이에 액정층(650)이 형성되어 있다.
기판(600) 위에는, 공통 전위선(609), 및 실시예 1에서 나타내는 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 또한 제2 화소전극(624a)은 대략 화소의 형상으로 구획화한 형상으로 형성한다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 패널에 있어서 비디오신호를 싣는 데이터선이며 일방향으로 연장하는 배선임과 동시에, 소스 영역 또는 드레인 영역(610)과 접속하고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽의 전극이 되고, 제2 화소전극(624a)과 접속하는 배선이다.
배선(616), 배선(618) 위에 제2 절연막(620)이 형성된다. 또한 절연막(620) 위에는, 절연막(620)에 형성되는 콘택홀(623)에 있어서, 배선(618)에 접속하는 제2 화소전극(624a)이 형성된다. 화소전극(624a)은 실시예 1에서 나타낸 화소전극(77)로 같은 재료를 사용해서 형성한다. 이 때, 도 24에 나타낸 바와 같이, 화소전극(624a)은, 공통 전위선(609)과 동시에 형성한 빗살모양의 전극과 횡전계가 발생하도록 형성된다. 또한 화소전극(624a)의 빗살 부분이 공통 전위선(609)과 동시에 형성한 빗살모양의 전극과 교대로 서로 교합하도록 형성된다.
화소전극(624a)에 인가되는 전위와 공통 전위선(609)의 전위의 사이에 전계가 발생하면, 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용해서 액정분자를 수평으로 회전시킨다. 이 경우, 액정분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 넓어지게 된다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속하는 화소전극(624a)이 형성된다. 저장용량은 공통 전위선(609)과 용량전극(615)의 사이에 게이트 절연막(606)을 설치하고, 그것에 의해 형성하고 있다. 용량전극(615)과 화소전극(624a)은 콘택홀(633)을 통해 접속되어 있다.
다음에 TN형의 액정표시장치의 형태에 대해서 나타낸다.
도 25와 도 26은, TN형의 액정표시장치의 화소구조를 나타내고 있다. 도 26은 평면도이며, 도면 중에 나타내는 절단선 A-B에 대응하는 단면구조를 도 25에 나타내고 있다. 이하의 설명에서는 이 두 도면을 참조해서 설명한다.
화소전극(624)은 콘택홀(623)에 의해, 배선(618)으로 TFT(628)와 접속하고 있다. 데이터선으로서 기능하는 배선(616)은, TFT(628)와 접속하고 있다. TFT(628) 는 실시예 1에 나타내는 TFT 중 어느 하나를 적용할 수 있다.
화소전극(624)은, 실시예 1에서 나타내는 화소전극(77)을 사용해서 형성되어 있다.
대향기판(601)에는, 차광막(632), 제2 착색막(636), 대향전극(640)이 형성되어 있다. 또한 제2 착색막(636)과 대향전극(640)의 사이에는 평탄화막(637)이 형성되어, 액정의 배향 혼란을 방지하고 있다. 액정층(650)은 화소전극(624)과 대향전극(640)의 사이에 형성되어 있다.
화소전극(624)과 액정층(650)과 대향전극(640)이 중합됨으로써 액정소자가 형성되어 있다.
대향전극(640)은, 화소전극(77)과 같은 재료를 적절히 사용할 수 있다.
또한 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대의 면에 편광판을 접착하고, 또 대향기판(601)의 대향전극(640)이 형성되어 있는 면과는 반대의 면에, 편광판을 서로 접착해 둔다.
이상의 공정에 의해, 액정표시장치를 제조할 수 있다. 본 실시예의 액정표시장치는, 오프 전류가 적고, 전기 특성이 뛰어나고, 신뢰성이 높은 박막 트랜지스터를 사용하기 때문에, 콘트라스트가 높고, 시인성이 높은 액정표시장치다.
(실시예 7)
본 실시예에서는, 표시장치의 일례인 발광 장치에 대해서, 도 9 내지 도 11, 도 27, 및 도 28을 사용하여 설명한다. 발광 장치로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광소자를 사용해서 나타낸다. 일렉트로루미네선스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기EL소자, 후자는 무기EL소자라고 부르고 있다.
유기EL소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함한 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때에 발광한다. 이러한 메커니즘 때문에, 이러한 발광소자는, 전류여기형 발광소자라고 불린다.
무기EL소자는, 그 소자구성에 따라, 분산형 무기EL소자와 박막형 무기EL소자로 분류된다. 분산형 무기EL소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기EL소자는, 발광층을 유전체층으로 끼우고, 또 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속이온의 내각전자천이를 이용하는 국재형 발광이다. 이 때, 여기에서는, 발광소자로서 유기EL소자를 사용하여 설명한다. 또한 발광소자의 구동을 제어하는 박막 트랜지스터로서, 실시예 1의 박막 트랜지스터를 사용해서 나타낸다. 실시예 1에 의해 얻어지는 박막 트랜지스터를 사용한 발광 장치는, 박막 트랜지스터의 임계값의 변동을 억제하는 것이 가능해서, 신뢰성의 향상으로 이어진다. 특히, 발광 장치에서 사용하는 박막 트랜지스터는 직류 구동시키기 때문에, 게이트 절연막을 3층 구조로 하고, 1층째를 질화규소막, 2층째를 산화질화규소막, 3층째를 질화규소막으로 한 실시예 1의 박막 트랜지스터는, 주로 2층째의 산화 질화규소막으로 임계값의 드리프트를 억제할 수 있다.
도 9 내지 도 11의 공정을 거쳐서, 도 27에 나타낸 바와 같이, 기판(50) 위에 박막 트랜지스터(83)를 형성하고, 박막 트랜지스터(83) 위에 보호막으로서 기능하는 절연막(87)을 형성한다. 또한 구동회로(12)에도 박막 트랜지스터(84)를 형성한다. 박막 트랜지스터(84)는, 화소부(11)의 박막 트랜지스터(83)와 같은 공정으로 제조할 수 있다. 다음에 절연막(87) 위에 평탄화막(93)을 형성하고, 평탄화막(93) 위에 박막 트랜지스터(83)의 소스 전극 또는 드레인 전극에 접속하는 화소전극(94)을 형성한다.
평탄화막(93)은, 아크릴, 폴리이미드, 폴리아미드 등의 유기수지, 또는 실록산을 사용해서 형성하는 것이 바람직하다.
도 27a에서는 화소부(11)의 박막 트랜지스터가 n형이므로, 화소전극(94)으로서, 음극을 사용하는 것이 바람직하지만, 반대로 p형인 경우에는 양극을 사용하는 것이 바람직하다. 구체적으로는, 음극으로서는, 일함수가 작은 공지의 재료, 예를 들면 칼슘, 알루미늄, 마그네슘 은 합금, 리튬 알루미늄 합금 등을 사용할 수 있다.
다음에 도 27b에 나타낸 바와 같이, 평탄화막(93) 및 화소전극(94)의 단부 위에, 분리벽(91)을 형성한다. 분리벽(91)은 개구부를 갖고, 상기 개구부에서 화소전극(94)이 노출하고 있다. 분리벽(91)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용해서 형성한다. 특히, 감광성 재료를 사용하고, 화소전극 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에 분리벽(91)의 개구부에서 화소전극(94)과 접하도록, 발광층(95)을 형성한다. 발광층(95)은, 단수의 층으로 구성되어 있어도 되고, 복수의 층이 적층 되도록 구성되어 있어도 된다.
그리고 발광층(95)을 덮도록, 양극재료를 사용한 공통 전극(96)을 형성한다. 공통 전극(96)은, 실시예 1에 화소전극(77)으로서 열거한 투광성을 갖는 도전성 재료를 사용한 투광성 도전막으로 형성할 수 있다. 공통 전극(96)으로서 상기 투광성 도전막 이외에, 질화 티타늄 막 또는 티타늄 막을 사용해도 된다. 도 27b에서는, 공통 전극(96)으로서 인듐 주석 산화물을 사용하고 있다. 분리벽(91)의 개구부에 있어서, 화소전극(94)과 발광층(95)과 공통 전극(96)이 중합됨으로써 발광소자(98)가 형성되어 있다. 그 후, 발광소자(98)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 공통 전극(96) 및 분리벽(91) 위에 보호막(97)을 형성하는 것이 바람직하다. 보호막(97)으로서는, 질화규소막, 질화산화 규소막, DLC막 등을 형성할 수 있다.
또, 실제로는, 도 27b까지 완성되면, 한층 더 외기에 노출하지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(래미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
다음에 발광소자의 구성에 대해서, 도 28을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들고, 화소의 단면구조에 관하여 설명한다.
발광소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 된다. 그리고 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반 대측의 면으로부터 발광을 추출하는 윗면 출사가나, 기판측의 면으로부터 발광을 추출하는 밑면 출사가나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광소자가 있고, 본 발명의 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
윗면 출사 구조의 발광소자에 대해서 도 28a를 사용하여 설명한다.
도 28a에, 구동용 TFT(7001)가 n형이고, 발광소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠져나가는 경우의, 화소의 단면도를 나타낸다. 도 28a에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 EL층(7004), 양극(7005)이 순차적으로 적층 되어 있다. 음극(7003)은 일함수가 작고, 또 빛을 반사하는 도전막이면 공지의 재료를 사용할 수 있다. 예를 들면 칼슘, 알루미늄, 불화 칼슘, 마그네슘 은 합금, 리튬 알루미늄 합금 등이 바람직하다. 그리고 EL층(7004)은, 단수의 층으로 구성되어 있어도 되고, 복수의 층이 적층 되도록 구성되어 있어도 된다. 복수의 층으로 구성되어 있을 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀수송층, 홀주입층의 순으로 적층 한다. 이 때 이들 층을 모두 설치할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성하고, 예를 들면 산화텅스텐을 포함한 인듐 산화물, 산화텅스텐을 포함한 인듐 아연 산화물, 산화티탄을 포함한 인듐 산화물, 산화티탄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용해도 된다.
음극(7003) 및 양극(7005)으로 EL층(7004)을 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 28a에 나타낸 화소의 경우, 발광소자(7002)로부터 발생하는 빛은, 흰 화살표로 도시한 바와 같이 양극(7005)측으로 출사한다.
다음에 밑면 출사 구조의 발광소자에 대해서 도 28b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광소자(7012)로부터 발생하는 빛이 음극(7013)측으로 출사될 경우의, 화소의 단면도를 나타낸다. 도 28b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전성막(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 EL층(7014), 양극(7015)이 순차적으로 적층 되어 있다. 이 때, 양극(7015)이 투광성을 가질 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막 되어 있어도 된다. 음극(7013)은, 도 28a의 경우와 마찬가지로, 일함수가 작은 도전막이면 공지의 재료를 사용할 수 있다. 다만 그 막 두께는, 빛을 투과하는 정도(바람직하게는, 5nm∼30nm 정도)로 한다. 예를 들면 20nm의 막 두께를 갖는 Al을, 음극(7013)으로서 사용할 수 있다. 그리고 EL층(7014)은, 도 28a와 마찬가지로, 단수의 층으로 구성되어 있어도 되고, 복수의 층이 적층 되도록 구성되어 있어도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 28a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 블랙의 안료 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, EL층(7014)을 끼우는 영역이 발광소자(7012) 에 해당한다. 도 28b에 나타낸 화소의 경우, 발광소자(7012)로부터 발생하는 빛은, 흰 화살표로 도시한 바와 같이 음극(7013)측에 출사한다.
다음에 양면 출사 구조의 발광소자에 대해서, 도 28c를 사용하여 설명한다. 도 28c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전성막(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 EL층(7024), 양극(7025)이 순차적으로 적층 되어 있다. 음극(7023)은, 도 28a의 경우와 마찬가지로, 일함수가 작은 도전막이면 공지의 재료를 사용할 수 있다. 다만 그 막 두께는, 빛을 투과하는 정도로 한다. 예를 들면 20nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 EL층(7024)은, 도 28a와 마찬가지로, 단수의 층으로 구성되어 있어도 되고, 복수의 층이 적층 되도록 구성되어 있어도 된다. 양극(7025)은, 도 28a와 마찬가지로, 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, EL층(7024)과, 양극(7025)이 겹쳐 있는 부분이 발광소자(7022)에 해당한다. 도 28c에 나타낸 화소의 경우, 발광소자(7022)로부터 발생하는 빛은, 흰 화살표로 도시한 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로출사된다.
이 때, 여기에서는, 발광소자로서 유기EL소자에 대해서 서술했지만, 발광소자로서 무기EL소자를 설치하는 것도 가능하다.
이 때 본 실시예에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 게시했지만, 구동용 TFT와 발광소자의 사이에 전류제어용 TFT가 접속되어 있는 구성이어도 된다.
이 때 본 실시예에서 나타내는 발광 장치는, 도 28에 나타낸 구성에 한정되지 않고, 본 발명의 기술적 사상에 근거하는 각종 변형이 가능하다.
이상의 공정에 의해, 발광 장치를 제조할 수 있다. 본 실시예의 발광 장치는, 오프 전류가 적고, 전기 특성이 뛰어나고, 신뢰성이 높은 박막 트랜지스터를 사용하기 때문에, 콘트라스트가 높고, 시인성이 높은 발광 장치다.
(실시예 8)
본 발명의 표시장치의 하나의 형태인 표시 패널의 구성에 대해서, 이하에 나타낸다.
도 29a에, 신호선 구동회로(6013)만을 별도로 형성하고, 기판(6011) 위에 형성된 화소부(6012)와 접속하고 있는 표시 패널의 형태를 나타낸다. 화소부(6012) 및 주사선 구동회로(6014)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용해서 형성한다. 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터보다 높은 이동도가 얻어지는 트랜지스터로 신호선 구동회로를 형성함으로써 주사선 구동회로보다 높은 구동주파수가 요구되는 신호선 구동회로의 동작을 안정시킬 수 있다. 이 때, 신호선 구동회로(6013)는, 단결정의 반도체를 사용한 박막 트랜지스터, 다결정의 반도체를 사용한 박막 트랜지스터, 또는 SOI를 사용한 박막 트랜지스터여도 된다. 화소부(6012)와, 신호선 구동회로(6013)와, 주사선 구동회로(6014)에, 각각 전원의 전위, 각종 신호 등이, FPC(6015)를 통해 공급된다.
이 때, 신호선 구동회로 및 주사선 구동회로를, 모두 화소부와 같은 기판 위 에 형성해도 좋다.
또한 구동회로를 별도로 형성할 경우, 반드시 구동회로가 형성된 기판을, 화소부가 형성된 기판 위에 접착할 필요는 없고, 예를 들면 FPC 위에 접착해도 된다. 도 29b에, 신호선 구동회로(6023)만을 별도 형성하고, 기판(6021) 위에 형성된 화소부(6022) 및 주사선 구동회로(6024)와 접속하고 있는 표시장치 패널의 형태를 나타낸다. 화소부(6022) 및 주사선 구동회로(6024)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용해서 형성한다. 신호선 구동회로(6023)는, FPC(6025)를 통해 화소부(6022)와 접속되어 있다. 화소부(6022)와, 신호선 구동회로(6023)와, 주사선 구동회로(6024)에, 각각 전원의 전위, 각종 신호 등이, FPC(6025)를 통해 공급된다.
또한 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용해서 화소부와 같은 기판 위에 형성하고, 나머지를 별도 형성해서 화소부와 전기적으로 접속하도록 해도 좋다. 도 29c에 신호선 구동회로가 갖는 아날로그 스위치(6033a)를, 화소부(6032), 주사선 구동회로(6034)와 같은 기판(6031) 위에 형성하고, 신호선 구동회로가 갖는 시프트 레지스터(6033b)를 별도로 다른 기판에 형성해서 접착하는 표시장치 패널의 형태를 나타낸다. 화소부(6032) 및 주사선 구동회로(6034)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용해서 형성한다. 신호선 구동회로가 갖는 시프트 레지스터(6033b)는, FPC(6035)를 통해 화소부(6032)와 접속되어 있다. 화소부(6032)와, 신호선 구동회로와, 주사선 구동회로(6034)에, 각각 전원의 전위, 각종 신호 등이, FPC(6035)를 통해 공급된다.
도 29에 나타낸 바와 같이 본 발명의 액정표시장치는, 구동회로의 일부 또는 전부를, 화소부와 같은 기판 위에, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용해서 형성할 수 있다.
이 때, 별도 형성한 기판의 접속 방법은, 특별히 한정되지 않고, 공지의 COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 또한 접속하는 위치는, 전기적인 접속이 가능하면, 도 29에 나타낸 위치에 한정되지 않는다. 또한 콘트롤러, CPU, 메모리 등을 별도 형성하고, 접속해도 된다.
이 때 본 발명에서 사용하는 신호선 구동회로는, 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치와 함께, 버퍼, 레벨 시프터, 소스 팔로워 등, 다른 회로를 갖고 있어도 된다. 또한 시프트 레지스터와 아날로그 스위치는 반드시 설치할 필요는 없고, 예를 들면 시프트 레지스터 대신에 디코더 회로와 같은 신호선의 선택이 가능한 별도의 회로를 사용해도 되고, 아날로그 스위치 대신에 래치 등을 사용해도 된다.
도 32에 본 발명의 표시장치의 블럭도를 나타낸다. 도 32에 나타내는 표시장치는, 표시 소자를 구비한 화소를 복수 갖는 화소부(701)와, 각 화소를 선택하는 주사선 구동회로(702)와, 선택된 화소에의 비디오신호의 입력을 제어하는 신호선 구동회로(703)를 갖는다.
도 32에 있어서 신호선 구동회로(703)는, 시프트 레지스터(704), 아날로그 스위치(705)를 갖고 있다. 시프트 레지스터(704)에는, 클록 신호(CLK), 스타트 펄 스 신호(SP)가 입력된다. 클록 신호(CLK)와 스타트 펄스 신호(SP)가 입력되면, 시프트 레지스터(704)에서 타이밍 신호가 생성되어, 아날로그 스위치(705)에 입력된다.
또 아날로그 스위치(705)에는, 비디오신호(video signal)가 주어진다. 아날로그 스위치(705)는 입력되는 타이밍 신호에 따라서 비디오신호를 샘플링하고, 후단의 신호선에 공급한다.
다음에 주사선 구동회로(702)의 구성에 관하여 설명한다. 주사선 구동회로(702)는, 시프트 레지스터(706), 버퍼(707)를 갖고 있다. 또한 경우에 따라서는 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로(702)에 있어서, 시프트 레지스터(706)에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼(707)에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인 분의 화소의 트랜지스터의 게이트가 접속되어 있다. 그리고, 1라인 분의 화소의 트랜지스터를 일제히 ON으로 해야 하므로, 버퍼(707)는 큰 전류를 흘려보낼 수 있는 것이 사용된다.
풀컬러의 액정표시장치에서, R(적), G(녹), B(청)에 대응하는 비디오신호를, 순차적으로 샘플링해서 대응하는 신호선에 공급하는 경우, 시프트 레지스터(704)와 아날로그 스위치(705)를 접속하기 위한 단자수가, 아날로그 스위치(705)와 화소부(700)의 신호선을 접속하기 위한 단자수의 1/3 정도에 해당한다. 따라서, 아날로그 스위치(705)를 화소부(700)와 같은 기판 위에 형성함으로써 아날로그 스위치(705)를 화소부(700)와 다른 기판 위에 형성했을 경우와 비교하여, 별도 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속 불량의 발생 확률을 억제하고, 수율을 높일 수 있다.
이 때, 도 32의 주사선 구동회로(702)는, 시프트 레지스터(706), 및 버퍼(707)를 갖지만, 시프트 레지스터(706)로 주사선 구동회로(702)를 구성해도 된다.
이 때, 도 32에 나타내는 구성은, 본 발명의 표시장치의 하나의 형태를 나타낸 것에 지나지 않고, 신호선 구동회로와 주사선 구동회로의 구성은 이것에 한정되지 않는다. 도 32에 나타낸 바와 같은 회로를, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터로 구성한 표시장치는, 회로를 고속으로 동작시킬 수 있다. 예를 들면 비정질 반도체막을 채널 형성 영역에 사용했을 경우와 미결정 반도체막을 채널 형성 영역에 사용했을 경우를 비교하면, 미결정 반도체구석을 채널 형성 영역에 사용했을 경우 쪽이, 박막 트랜지스터의 이동도가 크기 때문에, 구동회로(예를 들면 주사선 구동회로(702)의 시프트 레지스터(706))의 구동주파수를 높게 할 수 있다. 주사선 구동회로(702)를 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 블랙 화면 삽입을 실현하는 것 등도 실현할 수 있다.
프레임 주파수를 상승시킬 경우에는, 화상의 움직임의 방향에 따라, 화면의 데이터를 생성하는 것이 바람직하다. 즉, 움직임 보상을 행하여, 데이터를 보간하는 것이 바람직하다. 이렇게, 프레임 주파수를 상승시키고, 화상 데이터를 보간함으로써, 동영상의 표시 특성이 개선되어, 원활한 표시를 행할 수 있다. 예를 들면 2배(예를 들면 120헤르츠, 100헤르츠) 이상, 더 바람직하게는 4배(예를 들면 480헤르츠, 400헤르츠) 이상으로 함으로써, 동영상에 있어서의 화상의 흐려짐이나 잔상을 저감할 수 있다. 그 경우, 주사선 구동회로(702)도, 구동주파수를 높게 해서, 동작시킴으로써, 프레임 주파수를 상승시킬 수 있다.
블랙 화면 삽입을 행하는 경우에는, 화상 데이터 혹은 흑색 표시가 되는 데이터를 화소부(700)에 공급할 수 있게 한다. 그 결과, 임펄스 구동에 가까운 형태가 되고, 잔상을 저감할 수 있다. 그 경우, 주사선 구동회로(702)도, 구동주파수를 높게 해서, 동작시킴으로써, 블랙 화면 삽입을 행할 수 있다.
또, 주사선 구동회로(702)의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동회로를 배치하는 것 등에 의해, 한층 더 높은 프레임 주파수를 실현할 수 있다. 예를 들면 8배(예를 들면 960헤르츠, 800헤르츠) 이상의 프레임 주파수로 할 수 있다. 복수의 주사선 구동회로를 배치하는 경우에는, 짝수 행의 주사선을 구동하기 위한 주사선 구동회로를 한 쪽에 배치하고, 홀수 행의 주사선을 구동하기 위한 주사선 구동회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다.
이 때, 도 32에 나타낸 바와 같은 회로를, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터로 구성함으로써, 배치 면적을 작게 할 수 있다. 이에 따라 표시장치의 일례인 액정표시장치의 프레임을 작게 할 수 있다. 예를 들면 비정질 반도체막을 채널 형성 영역에 사용했을 경우와 미결정 반도체막을 채널 형성 영역에 사용했을 경우를 비교하면, 미결정 반도체막을 채널 형성 영역에 사용했을 경우 쪽이, 박막 트랜지스터의 이동도가 크기 때문에, 박막 트랜지스터의 채널 폭을 작게 할 수 있다. 그 결과, 액정표시장치의 프레임을 좁게 할 수 있다.
그러나 비정질 반도체막을 채널 형성 영역에 사용했을 경우와 미결정 반도체막을 채널 형성 영역에 사용했을 경우를 비교하면, 미결정 반도체막을 채널 형성 영역에 사용했을 경우 쪽이, 열화하기 어렵다. 따라서, 미결정 반도체막을 채널 형성 영역에 사용한 경우에는, 박막 트랜지스터의 채널 폭을 작게 할 수 있다. 또는, 열화에 대한 보상용 회로를 배치하지 않아도 정상적으로 동작시킬 수 있다. 이것들에 의해, 화소 하나당 박막 트랜지스터의 평면 면적을 작게 할 수 있다.
(실시예 9)
본 발명의 표시장치의 하나의 형태에 해당하는 액정표시 패널의 외관 및 단면에 대해서, 도 33을 사용하여 설명한다. 도 33a는, 제1 기판(4001) 위에 형성된 미결정 반도체막을 갖는 박막 트랜지스터(4010) 및 액정소자(4013)를, 제2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한 패널의 평면도이며, 도 33b는, 도 33a의 A-A'에 있어서의 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치된다. 또 화소부(4002)와, 주사선 구동회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의하여, 액정(4008)과 함께 밀봉되어 있다. 또 제1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 설치되어 있다. 이 때 본 실시예에서는, 다결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 갖는 신호선 구동회로를, 제1 기판(4001)에 접착하는 예에 관하여 설명하지만, 단결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터로 신호선 구동회로를 형성하고, 접착해도 좋다. 도 33에서는, 신호선 구동회로(4003)에 포함된, 다결정 반도체막으로 형성된 박막 트랜지스터(4009)를 예시한다.
또 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 33b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)를 예시하고 있다. 박막 트랜지스터(4010)는 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터에 해당한다.
또한 액정소자(4013)가 갖는 화소전극(4030)은, 박막 트랜지스터(4010)와 배선(4040)을 통해 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향전극(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소전극(4030)과 대향전극(4031)과 액정(4008)이 겹쳐 있는 부분이, 액정소자(4013)에 해당한다.
이 때, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인레스 스틸), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴수지 필름을 사용할 수 있다. 또한 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한 구상의 스페이서(4035)는, 화소전극(4030)과 대향전극(4031)의 사이의 거리(셀 갭)를 제어하기 위해서 제공된다. 이 때 절연막을 선택적으로 에칭하는 것으로 얻어지는 스페이서를 사용해도 된다.
또 별도 형성된 신호선 구동회로(4003)가 기판(4017) 위에 설치된다. 또한 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, 인회 배선(4014, 4015)을 통해, FPC(4018)로부터 공급된다.
본 실시예에서는 접속 단자(4016)가, 액정소자(4013)가 갖는 화소전극(4030)과 같은 도전막으로 형성되어 있다. 또한 인회 배선(4014, 4015)은, 배선(4040)과 같은 도전막으로 형성되어 있다.
접속 단자(4016)는, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
이 때 도시하지 않지만, 본 실시예에 나타낸 액정표시장치는 배향막, 편광판을 가지고, 컬러필터를 더 갖고 있어도 된다.
또 도 33에서는, 신호선 구동회로(4003)를 별도 형성하고, 제1 기판(4001)에 설치하고 있는 예를 게시하고 있지만, 본 실시예는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 설치해도 좋고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 설치해도 좋다.
본 실시예는, 다른 실시예에 기재한 구성과 조합해서 실시하는 것이 가능하다.
(실시예 10)
다음에 본 발명의 표시장치의 하나의 형태에 해당하는 발광 표시 패널의 외 관 및 단면에 대해서, 도 34를 사용하여 설명한다. 도 34a는, 제1 기판 위에 형성된 미결정 반도체막을 사용한 박막 트랜지스터 및 발광소자를, 제2 기판과의 사이에 씰재에 의해 밀봉한 패널의 평면도이며, 도 34b는, 도 34a의 A-A'에 있어서의 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치된다. 또 화소부(4002)와, 주사선 구동회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의하여, 충전재(4007)와 함께 밀봉되어 있다. 또 제1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 설치되어 있다. 이 때 본 실시예에서는, 다결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 갖는 신호선 구동회로를, 제1 기판(4001)에 접착하는 예에 관하여 설명하지만, 단결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터로 신호선 구동회로를 형성하고, 서로 부착해도 좋다. 도 34b에서는, 신호선 구동회로(4003)에 포함된, 다결정 반도체막으로 형성된 박막 트랜지스터(4009)를 예시한다.
또 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 34b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)를 예시하고 있다. 이 때 본 실시예에서는 박막 트랜지스터(4010)가 구동용 TFT라고 가정하지만, 박막 트랜지스터(4010)는 전류제어용 TFT여도 좋 고, 소거용 TFT여도 좋다. 박막 트랜지스터(4010)는 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터에 해당한다.
또한 발광소자(4011)가 갖는 화소전극(4030)은, 박막 트랜지스터(4010)의 소스 전극 또는 드레인 전극으로서 기능하는 배선(4040)과 접속되어 있다. 그리고 본 실시예에서는, 발광소자(4011)의 투광성을 갖는 도전막(4012)이 화소전극(4030) 위에 발광층을 끼워서 형성되어 있다. 또한 발광소자(4011)의 구성은, 본 실시예에 나타낸 구성에 한정되지 않는다. 발광소자(4011)로부터 추출하는 빛의 방향이나, 박막 트랜지스터(4010)의 극성 등에 맞추어, 발광소자(4011)의 구성은 적절히 변경할 수 있다.
또한 별도 형성된 신호선 구동회로(4003)가 기판(4017) 위에 설치된다. 또한 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, 도 34b에 나타내는 단면도에서는 도시하지는 않았지만, 인회 배선(4014 및 4015)을 통해, FPC(4018)로부터 공급되고 있다.
본 실시예에서는 접속 단자(4016)가, 발광소자(4011)가 갖는 화소전극(4030)과 같은 도전막으로 형성되어 있다. 또한 인회 배선(4014, 4015)은, 배선(4040)과 같은 도전막으로 형성되어 있다.
접속 단자(4016)는, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
발광소자(4011)로부터의 빛의 추출 방향에 위치하는 기판은, 투명해야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투 광성을 갖는 재료를 사용한다.
또한 충전재(4007)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 본 실시예에서는 충전재로서 질소를 사용했다.
또한 필요하다면, 발광소자의 출사면에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러필터 등의 광학 필름을 적절히 형성해도 된다. 또한 편광판 또는 원편광판에 반사 방지막을 형성해도 된다. 예를 들면 표면의 요철에 의해 반사광을 확산하여, 반사를 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
이 때 도 34에서는 신호선 구동회로(4003)를 별도 형성하고, 제1 기판(4001)에 설치하고 있는 예를 게시하고 있지만, 본 실시예는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 설치해도 좋고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 설치해도 좋다.
본 실시예는, 다른 실시예에 기재한 구성과 조합해서 실시하는 것이 가능하다.
(실시예 11)
본 발명에 의해 얻어지는 표시장치 등에 의해, 액티브 매트릭스형 표시장치 모듈에 사용할 수 있다. 다시 말해, 그것들을 표시부에 삽입한 전자기기 모두에 본 발명을 실시할 수 있다.
그와 같은 전자기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션, 프로젝터, 카 스테레오, PC, 휴대 정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그것들의 일례를 도 30에 나타낸다.
도 30a는 텔레비전 장치다. 표시 모듈을, 도 30a에 나타낸 바와 같이 케이싱에 삽입하고, 텔레비전 장치를 완성할 수 있다. FPC까지 부착된 표시 패널을 표시 모듈이라고도 부른다. 표시 모듈에 의해 주화면(2003)이 형성되고, 기타 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이렇게, 텔레비전 장치를 완성할 수 있다.
도 30a에 나타낸 바와 같이 케이싱(2001)에 표시 소자를 이용한 표시용 패널(2002)이 삽입되고, 수신기(2005)에 의해 일반의 텔레비전 방송의 수신을 비롯해, 모뎀(2004)을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 단방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 할 수도 있다. 텔레비전 장치의 조작은, 케이싱에 삽입된 스위치 또는 별체의 리모트 컨트롤 조작기(2006)에 의해 행하는 것이 가능하고, 이 리모트 컨트롤 장치에도 출력하는 정보를 표시하는 표시부(2007)가 설치되어도 된다.
또한 텔레비전 장치에도, 주화면(2003) 이외에 서브화면(2008)을 제2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 된다. 이 구성에 있어서, 주화면(2003)을 액정표시 패널로 형성하고, 서브화면(2008)을 발광 표시 패널로 형성해도 좋다. 또한 주화면(2003)을 발광 표시 패널로 형성하고, 서브화면(2008)을 발광 표시 패널로 형성하고, 서브화면(2008)은 점멸 가능하게 하는 구성으로 해도 된다.
도 31은 텔레비전 장치의 주요한 구성을 나타내는 블럭도를 나타내고 있다. 표시 패널(900)에는, 화소부(921)가 형성되어 있다. 신호선 구동회로(922)와 주사선 구동회로(923)는, 표시 패널(900)에 COG 방식에 의해 설치되어 있어도 된다.
기타 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(924)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(925)와, 거기에서 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색신호로 변환하는 영상신호 처리회로(926)와, 그 영상신호를 드라이버IC의 입력 사양으로 변환하기 위한 컨트롤 회로(927) 등을 갖고 있다. 컨트롤 회로(927)는, 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동할 경우에는, 신호선측에 신호 분할 회로(928)를 설치하고, 입력 디지털 신호를 m개로 분할해서 공급하는 구성으로 해도 된다.
튜너(924)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(929)에 보내지고, 그 출력은 음성신호 처리회로(930)를 통해 스피커(933)에 공급된다. 제어회로(931)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(932)로부터 받고, 튜너(924)나 음성신호 처리회로(930)에 신호를 송출한다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, PC의 모니터를 비롯한, 철도의 역이나 공항 등에 있어서의 정보표시판이나, 가두에 있어서의 광고 표시판 등 대면적의 표시 매체로서도 여러 가지 용도에 적용할 수 있다.
도 30b는 휴대전화기(2301)의 일례를 나타내고 있다. 이 휴대전화기(2301)는, 표시부(2302), 조작부(2303) 등을 포함해서 구성되어 있다. 표시부(2302)에 있어서는, 상기 실시예에서 설명한 표시장치를 적용함으로써 양산성을 높일 수 있다.
또한 도 30c에 나타내는 휴대형 컴퓨터는, 본체(2401), 표시부(2402) 등을 포함하고 있다. 표시부(2402)에, 상기 실시예에 나타내는 표시장치를 적용함으로써, 양산성을 높일 수 있다.
도 30d는 탁상 조명기구이며, 조명부(2501), 갓(2502), 가변 암(2503), 지주(2504), 대(2505), 전원(2506)을 포함한다. 상기 실시예 7에서 설명한 발광 장치를 조명부(2501)에 사용함으로써 제조된다. 이 때, 조명기구에는 천정 고정형 조명기구 또는 벽걸이형의 조명기구 등도 포함된다. 상기 실시예 7에 나타내는 표시장치를 적용함으로써, 양산성을 높일 수 있고, 저렴한 탁상 조명기구를 제공할 수 있다.
도 1은 본 발명의 제조 방법을 설명하는 단면도다.
도 2는 본 발명의 제조 방법을 설명하는 단면도다.
도 3은 본 발명의 제조 방법을 설명하는 단면도다.
도 4는 본 발명의 제조 방법을 설명하는 평면도다.
도 5는 미결정 반도체막을 형성하는 공정을 설명하는 타임 차트의 일례를 도시한 도면이다.
도 6은 플라즈마 CVD장치를 나타내는 단면도 및 밀봉 가스가 공급되었을 때의 가스의 흐름의 모식도다.
도 7은 플라즈마 CVD장치를 나타내는 사시도 및 평면도다.
도 8은 본 발명에 적용가능한 다계조 마스크를 설명하는 도다.
도 9는 본 발명의 제조 공정의 단면도를 도시한 도면이다.
도 10은 본 발명의 제조 공정의 단면도를 도시한 도면이다.
도 11은 본 발명의 제조 공정의 단면도를 도시한 도면이다.
도 12는 본 발명의 제조 공정의 평면도를 도시한 도면이다.
도 13은 액정표시장치의 일례를 설명하는 도다.
도 14는 액정표시장치의 일례를 설명하는 도다.
도 15는 액정표시장치의 일례를 설명하는 도다.
도 16은 액정표시장치의 일례를 설명하는 도다.
도 17은 액정표시장치의 일례를 설명하는 도다.
도 18은 액정표시장치의 일례를 설명하는 도다.
도 19는 액정표시장치의 일례를 설명하는 도다.
도 20은 액정표시장치의 일례를 설명하는 도다.
도 21은 액정표시장치의 일례를 설명하는 도다.
도 22는 액정표시장치의 일례를 설명하는 도다.
도 23은 액정표시장치를 설명하는 도다.
도 24는 액정표시장치를 설명하는 도다.
도 25는 액정표시장치의 일례를 설명하는 도다.
도 26은 액정표시장치의 일례를 설명하는 도다.
도 27은 발광 장치의 제조 방법의 일례를 설명하는 단면도다.
도 28은 발광 장치에 적용가능한 화소를 설명하는 단면도다.
도 29는 표시패널을 설명하는 사시도다.
도 30은 발광 장치 또는 액정표시장치를 사용한 전자기기를 설명하는 사시도다.
도 31은 발광 장치를 사용한 전자기기를 설명하는 도다.
도 32는 장치의 구성을 설명하는 블럭도다.
도 33은 표시패널을 설명하는 평면도 및 단면도다.
도 34는 표시패널을 설명하는 평면도 및 단면도다.

Claims (18)

  1. 성막실의 내측에 성막실과의 사이에 공간을 두고 설치된 반응실 내에 기판을 도입하는 단계와,
    상기 공간에 밀봉 가스를 도입하는 단계와,
    상기 반응실에 반응 가스를 도입하는 단계와,
    상기 반응실에서 플라즈마 CVD법에 의해 상기 기판 위에 반도체막을 성막하는 단계를 구비한, 반도체장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 반도체막의 성막에 있어서, 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 반도체막의 성막에 있어서, 포스핀을 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 포스핀을 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 밀봉 가스는, 적어도 수소가스와 희가스의 하나를 포함하고,
    수소가스와 희가스 이외의 원소농도는 10-7atoms% 이하인, 반도체장치의 제조 방법.
  7. 기판 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 게이트 절연막을 성막하는 단계와,
    상기 게이트 절연막의 성막 후에, 성막실의 내측에 성막실과의 사이에 공간을 두고 설치된 반응실 내에 상기 기판을 도입하는 단계와,
    상기 공간에 밀봉 가스를 도입하는 단계와,
    상기 반응실에 반응 가스를 도입하는 단계와,
    상기 반응실에서 플라즈마 CVD법에 의해 상기 게이트 절연막 위에 미결정 반도체막을 성막하는 단계를 구비하고,
    상기 미결정 반도체막의 성막에 있어서, 상기 기판측에서 상기 미결정 반도체막의 성장 방향을 향해서 성막 속도를 단계적 또는 연속적으로 증가시키는, 반도체장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 미결정 반도체막의 성막에 있어서, 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 미결정 반도체막의 성막에 있어서, 포스핀을 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  11. 제 7항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 포스핀을 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  12. 제 7항에 있어서,
    상기 밀봉 가스는, 적어도 수소가스와 희가스의 하나를 포함하고,
    수소가스와 희가스 이외의 원소농도는 10-7atoms% 이하인, 반도체장치의 제조 방법.
  13. 기판 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 위에 게이트 절연막을 성막하는 단계와,
    상기 게이트 절연막의 성막 후에, 성막실의 내측에 성막실과의 사이에 공간을 두고 설치된 반응실 내에 상기 기판을 도입하는 단계와,
    상기 공간에 밀봉 가스를 도입하고, 상기 반응실에 반응 가스를 도입하는 단계와,
    상기 반응실에서 플라즈마 CVD법에 의해 상기 게이트 절연막 위에 미결정 반도체막을 성막하는 단계와,
    상기 미결정 반도체막 위에, 수소, 질소, 혹은 할로겐을 함유한 비정질 반도체막을 포함한 버퍼층을 형성하는 단계와,
    상기 버퍼층 위에 일 도전형을 부여하는 불순물원소가 첨가된 반도체막을 형성하는 단계를 구비하고,
    상기 미결정 반도체막의 성막에 있어서, 상기 기판측에서 상기 미결정 반도체막의 성장 방향을 향해서 성막 속도를 단계적 또는 연속적으로 증가시키는, 반도체장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 미결정 반도체막의 성막에 있어서, 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  15. 제 13항에 있어서,
    상기 미결정 반도체막의 성막에 있어서, 포스핀을 상기 반응실에 도입하는, 반도체장치의 제조 방법.
  16. 제 13항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 불소, 혹은, 불소원소를 포함한 기체를 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  17. 제 13항에 있어서,
    상기 기판을 상기 반응실에 도입하기 전에 포스핀을 상기 반응실에 도입하고 플라즈마를 발생시키는 단계를 더 구비한, 반도체장치의 제조 방법.
  18. 제 13항에 있어서,
    상기 밀봉 가스는, 적어도 수소가스와 희가스의 하나를 포함하고,
    수소가스와 희가스 이외의 원소농도는 10-7atoms% 이하인, 반도체장치의 제조 방법.
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