KR20090034728A - 반도체 기판의 제조방법 - Google Patents

반도체 기판의 제조방법 Download PDF

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KR20090034728A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

유리 기판 등의 지지 기판에 단결정 반도체층을 접합할 때, 지지 기판과 단결정 반도체 기판 중의 어느 한쪽 또는 양쪽에 산화규소막을 사용한다. 이 구성에 따르면, 유리 기판 등의 내열 온도가 700℃ 이하인 기판이어도, 접합부의 접착력이 강고한 SOI층을 얻을 수 있다. 또한, 단결정 반도체층이 분리된 단결정 반도체 기판은, 반도체층이 분리된 면 측으로부터 단결정 반도체 기판에 레이저광을 조사하여, 단결정 반도체 기판의 표면을 용융시켜, 1 영역당 용융 시간을 0.5 마이크로초 내지 1 밀리초로 하는 재생 처리를 실시한 후, 재이용한다.
지지 기판, 단결정 반도체 기판, 단결정 반도체층, 취화층, 접합층

Description

반도체 기판의 제조방법{Method for manufacturing semiconductor substrate}
본 발명은, 절연 표면 위에 반도체층을 가지는 반도체 기판의 제조방법에 관한 것이다.
근년, 유리 등의 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수 nm∼수백 nm 정도)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막트랜지스터는 집적회로나 전기광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시장치의 스위칭 소자로서 개발이 급속화되고 있다.
단결정 반도체의 잉곳(ingot)을 얇게 절단하여 제작되는 실리콘 웨이퍼 대신에, 절연층 위에 얇은 단결정 반도체층을 형성한 실리콘 온 인슐레이터(Silicon On Insulator: SOI)라고 불리는 반도체 기판(SOI 기판)이 개발되고 있고, 마이크로프로세서 등을 제조할 때의 기판으로서 보급되고 있다. SOI 기판을 사용한 집적회로는 트랜지스터의 드레인과 기판 사이에서의 기생 용량을 저감하고, 반도체 집적회로의 성능을 향상시켜, 저소비전력화를 도모하는 것으로서 주목받고 있다.
SOI 기판을 제조하는 방법으로서는, 수소 이온 주입 박리법이 알려져 있다 (예를 들어, 문헌 1 참조). 예를 들어, 표면에 산화규소막이 형성된 실리콘 웨이퍼에 수소 등의 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형성하여 벽개면(劈開面)(cleavage plane)으로 하고, 다른 웨이퍼에 박막의 단결정 실리콘층(SOI층)을 접합한다. 또한, 열처리를 실시함으로써 SOI층을 벽개면으로부터 분리함으로써 SOI 기판을 형성한다는 기술이다. 또한, 수소 이온 주입 박리법은 스마트 컷(Smart Cut)(등록상표)법이라고 불리기도 한다.
또한, 문헌 1에서는, 분리 공정 후, 실리콘 웨이퍼로부터 분리된 SOI층에 레이저광을 조사하여, SOI층을 평탄화하고 있다.
한편, 유리 등의 절연 기판에 SOI층을 형성하도록 하는 시도도 이루어지고 있다. 유리 기판 위에 SOI층을 형성한 SOI 기판의 일례로서, 수소 이온 주입 박리법을 이용하여, 코팅막을 가지는 유리 기판 위에 박막의 단결정 실리콘층을 형성한 것이 알려져 있다(예를 들어, 문헌 2 참조). 이 경우에도, 실리콘 웨이퍼에 수소 이온을 주입함으로써, 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 유리 기판과 실리콘 웨이퍼를 부착한 후에, 미소 기포층을 벽개면으로 하여 실리콘 웨이퍼를 분리함으로써, 유리 기판 위에 얇은 단결정 실리콘층(SOI층)을 형성하고 있다.
[문헌 1] 일본국 공개특허공고 2000-294754호 공보
[문헌 2] 일본국 공개특허공고 2004-134675호 공보
액정 디스플레이로 대표되는 표시장치의 근년의 화면 면적 대형화에 따라, 사용되는 유리 기판의 대형화가 현저하게 진행되고 있다. 유리 기판은 직사각형 형상이고, 1990년 초의 제1 세대의 300 mm×400 mm부터, 2000년에는 4세대가 되는 680 mm×880 mm 또는 730 mm×920 mm으로 대형화되고 있다.
한편, 반도체 기판은, CZ법(초크랄스키(Czochralski)법)을 이용하여 직경 20 cm∼30 cm의 원주 형상의 잉곳을 형성하고, 그 잉곳을 다이아몬드 블레이드 등으로 두께 0.5 mm∼1.5 mm 정도로 슬라이스하여, 1장의 원형 웨이퍼로 하는 공정으로 제조되기 때문에, 웨이퍼 사이즈는 한정되어 있다.
따라서, 수소 이온 주입 박리법에 의해, 예를 들어, 실리콘 웨이퍼 등의 단결정 반도체 기판보다도 대면적인 유리 기판을 사용한 액티브 매트릭스형 표시장치를 제작하는 경우, 1장의 유리 기판에 대하여 실리콘 웨이퍼로부터 분리된 박막의 단결정 실리콘층을 다수장 부착할 필요가 있다. 따라서, 1장의 실리콘 웨이퍼에 대하여 다수회 수소 이온 주입 박리법을 반복하여, 1장의 실리콘 웨이퍼로부터 다수장의 박막의 단결정 실리콘층을 유리 기판 위에 형성할 수 있다면, 보다 효율적인 SOI 기판의 제작이 가능하게 된다.
그러나, 수소 이온 주입법에 의해 박막의 단결정 실리콘층이 분리된 측의 단결정 반도체 기판 표면은 평탄성이 크게 손상되어 있다. 평탄성이 결여된 단결정 반도체 기판은 유리 기판에 부착하는 것이 어렵다. 따라서, 1장의 단결정 반도체 기판으로부터 수소 이온 주입 박리법으로 다수회 박막의 단결정 실리콘층을 얻기 위해서는, 단결정 반도체 기판 표면의 평탄성을 회복시키는 처리를 행할 필요가 생긴다.
단결정 반도체 기판 표면의 평탄성을 높이기 위한 방법으로서는, 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP법)을 들 수 있다. 그러나, CMP법은 기판 표면을 기계적으로 연마하는 방법이기 때문에, 기판 재료를 크게 소비하게 된다는 문제가 있다.
또한, 단결정 반도체 기판의 평탄성 회복 처리로서, 레이저광을 조사하여, 국소적으로 가열하여 용융하는 방법을 들 수 있다. 예를 들어, 단결정 반도체 기판으로서 실리콘 웨이퍼를 사용하고, 실리콘에 대하여 흡수 계수가 높은 자외광인 엑시머 레이저를 사용한 경우, 고출력의 펄스 레이저인 엑시머 레이저광을 실리콘에 조사하면, 실리콘 표면에 극단 시간에 대량의 열이 공급된다. 펄스 발진 레이저 빔에 의한 용융 시간은 펄스폭과 근사(近似)할 수 있다. 종래의 펄스 발진 엑시머 레이저에서는 펄스폭이 수십 나노초 내지 백수십 나노초이기 때문에, 실리콘 웨이퍼의 용융 시간도 거의 수십 나노초 내지 백수십 나노초라고 할 수 있다. 엑시머 레이저 등의 펄스 레이저를 사용하여, 실리콘 웨이퍼를 극단 시간 급속하게 가열함으로써, 실리콘 표면 및 그의 근방이 용융하고 실리콘 웨이퍼면에 수직인 방향으로 응고가 진행하기 때문에, 표면에 릿지(ridge)라고 불리는 돌기가 형성된다. 따라서, 엑시머 레이저 등의 펄스 레이저광에 의한 처리에서는 실리콘 웨이퍼 표면의 평탄성을 회복시키는데에는 한계가 있다.
한편, 자외 영역이나 가시 영역의 파장을 가지는 연속 발진 레이저(이하, CW 레이저)를 실리콘에 조사하면, 펄스 레이저에 비하여 장시간의 가열 상태를 유지할 수 있기 때문에, 실리콘 웨이퍼 표면의 평탄성의 회복이 기대된다. 그러나, 실리콘 웨이퍼는 일반적으로 0.5∼1.5 mm의 두께를 가지고 있기 때문에, 실리콘에 대하여 높은 흡수계수를 가지는 자외 영역이나 가시영역의 파장의 CW 레이저광에서는, 실리콘 웨이퍼의 표면 근방에서 레이저광의 에너지가 모두 흡수되어 버리고, CW 레이저의 조사에 의해 발생하는 열은 표면으로부터 실리콘 웨이퍼 전체로 확산된다. 따라서, 실리콘 웨이퍼의 평탄성을 회복시킬 정도로 실리콘 웨이퍼를 용융시킬 수가 없다.
본 발명은 상기의 문제를 감안하여, 단결정 반도체층이 분리된 후의 단결정 반도체 기판을 재생 처리하는 방법을 제공하는 것을 과제의 하나로 한다.
본 발명의 반도체 기판 제조방법의 하나는, 수소 가스, 희가스, 할로겐 가스 및 할로겐 화합물 가스 중에서 선택된 1종 또는 다수 종의 가스를 포함하는 소스 가스(source gas)를 여기하여 이온 종(種)을 생성하고, 그 이온 종을 제1 단결정 반도체 기판에 도입하여 취화층(脆化層)(embrittlement layer)을 형성한다. 다음에, 제1 단결정 반도체 기판 위에 접합층을 형성하고, 접합층을 사이에 두고 제1 단결정 반도체 기판과 지지 기판을 접합함으로써, 제1 단결정 반도체 기판과 지지 기판을 서로 부착시키고, 제1 단결정 반도체 기판의 가열에 의해, 취화층을 벽개면으로 하여 제1 단결정 반도체 기판을 분리함으로써, 제1 단결정 반도체 기판으로부 터 분리된 단결정 반도체층을 지지 기판 위에 고정하여, 반도체 기판을 제작한다. 또한, 단결정 반도체층이 분리된 제2 단결정 반도체 기판은, 평탄성이 손상되어 있기 때문에, 단결정 반도체층이 분리된 면측으로부터 제2 단결정 반도체 기판에 레이저광을 조사하여, 제2 단결정 반도체 기판을 1 영역당 0.5 마이크로초 내지 1 밀리초간 용융시키는 재생 처리를 실시한 후, 제2 단결정 반도체 기판을 재이용한다.
본 발명의 반도체 기판 제조방법에서는, 분리 후의 제2 단결정 반도체 기판에, 최적의 파장을 가지는 CW 레이저광을 조사하여, 주사함으로써, 제2 단졀정 반도체 기판 표면의 평탄성의 회복이 가능하게 된다. 또한, 제2 단결정 반도체 기판 표면의 평탄성을 회복시킴으로써 재차 반도체 기판의 제조에 사용할 수 있다. 또한, 재생 처리한 제2 단결정 반도체 기판을 사용하여, 집적회로 등의 반도체장치를 제조하는 것도 가능하다.
CW 레이저광을 조사하여 단결정 반도체 기판의 표면을 용융시킴으로써, 단결정 반도체 기판을 평탄화하는 재생 처리를 행할 수 있다. 이 재생 처리에 의해, 단결정 반도체 기판을 재이용할 수 있게 되어, 반도체 자원을 보다 유효하게 활용할 수 있다. 또한, 재생 처리된 단결정 반도체 기판을 사용하여 반도체 기판을 제조함으로써, 기판의 제조 비용을 저감할 수 있다.
이하, 본 발명의 실시형태에 있어서의 반도체 기판 제조방법의 일례에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것 이 가능하고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 본 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
[실시형태 1]
본 발명은, 단결정 반도체 기판으로부터 박막의 단결정 반도체층을 박리(분리)한 후의, 단결정 반도체 기판의 평탄화 프로세스에 관한 것이다. 도 1에, 본 발명에 따른 반도체 기판 제작공정을 설명하는 흐름도의 일례를 나타낸다.
먼저, 단결정 반도체 기판 위에 보호막을 형성하고, 그 보호막을 통하여 단결정 반도체 기판에 이온 빔을 조사하여 취화층(이온 주입층)을 형성한다(St1). 그 다음, 단결정 반도체 기판 또는 지지 기판 위에 접합층을 형성하고(St2), 단결정 반도체 기판과 지지 기판을 접합한다(St3). 그 다음, 열처리를 행하여, 취화층을 벽개면으로 하여 단결정 반도체 기판을 지지 기판으로부터 분리하여(St4), 반도체 기판을 제작한다(St5). 또한, 분리 후의 단결정 반도체 기판에는 재생 처리를 행하여(St6), 평탄성을 회복한 단결정 반도체 기판(재생 기판이라고도 표기한다)을 제작한다(St7).
이하, 본 실시형태에서, 도 1에 나타낸 반도체 기판 제조방법의 일례를 도 2 내지 도 4를 사용하여 구체적으로 설명한다.
먼저, 단결정 반도체 기판(100)을 준비한다. 단결정 반도체 기판으로서는, 단결정 실리콘으로 이루어지는 기판, 단결정 갈륨 비소 기판 등을 사용할 수 있다. 또한, 필요에 따라, 단결정 반도체 기판 대신에, 실리콘, 게르마늄 갈륨 비소 등의 다결정으로 이루어지는 반도체 기판, 또는, 실리콘, 게르마늄 갈륨 비소 등이 형성된 기판을 사용하는 것도 가능하다. 또한, 다결정 반도체 기판을 사용한 경우, 분리 후의 반도체층은 벽개(劈開) 다결정 반도체층이 된다. 본 실시형태에서는, 단결정 반도체 기판(100)으로서, 두께 0.7 mm의 실리콘 웨이퍼를 준비한다.
그 다음, 단결정 반도체 기판(100)의 표면을 세정하여 청정한 후에, 단결정 반도체 기판(100) 위에 보호막(102)을 형성한다(도 2(A)). 보호막(102)은 반드시 형성할 필요는 없지만, 다음에 행하는 취화층을 형성하기 위한 이온 도입 공정에서 단결정 반도체 기판(100)이 금속 등의 불순물로 오염되는 것을 방지하고, 또한, 조사되는 이온의 충격에 의한 표면의 손상을 방지할 수 있기 때문에 보호막을 형성하는 것이 바람직하다.
보호막(102)은 CVD법 등에 의해, 산화규소막, 질화규소막, 질화산화규소막, 산화질화규소막 등의 절연 재료를 퇴적한 단층막 또는 다층막으로 할 수 있다. 또는, 단결정 반도체 기판(100)의 표면을 열산화하는 것에 의해서도 형성할 수 있다.
또한, 본 명세서에서, 산화질화물이란, 그의 조성으로서 질소보다 산소의 함유량이 많은 물질이고, 또한, 질화산화물이란, 그의 조성으로서 산소보다 질소의 함유량이 많은 물질을 말한다. 예를 들어, 산화질화규소막이란, 그의 조성으로서 질소보다 산소의 함유량이 많은 것으로서, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50∼70 원자%, 질소 가 0.5∼15 원자%, Si가 25∼35 원자%, 수소가 0.1∼10 원자%의 범위로 함유되는 것을 말한다. 또한, 질화산화규소막이란, 그의 조성으로서 산소보다 질소의 함유량이 많은 것으로서, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5∼30 원자%, 질소가 20∼55 원자%, Si가 25∼35 원자%, 수소가 10∼30 원자%의 범위로 함유되는 것을 말한다. 단, 산화질화규소막 또는 질화산화규소막을 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
다음에, 전계에 의해 가속된 이온으로 이루어지는 이온 빔을 보호막(102)을 통하여 단결정 반도체 기판(100)에 조사하여, 단결정 반도체 기판(100)의 표면으로부터 소정의 깊이의 영역에 취화층(104)을 형성한다(도 2(B)).
취화층(104)이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 제어될 수 있다. 이온의 평균 진입 깊이와 거의 같은 깊이의 영역에 취화층(104)이 형성된다. 또한, 이온을 도입하는 깊이로, 단결정 반도체 기판(100)으로부터 분리되는 박막의 단결정 반도체층의 두께가 결정된다. 단결정 반도체 기판(100)으로부터 분리되는 단결정 반도체층의 두께는 5 nm 이상 500 nm 이하이고, 바람직한 두께 범위는 10 nm 이상 200 nm 이하이다. 이온을 도입하는 깊이를 고려하여, 이온 가속 전압을 조절한다.
이 이온 도입 공정의 소스 가스에는, 수소 가스를 사용할 수 있다. 수소 가스 H2로부터는, 질량수가 다른 다수의 수소 이온, 즉, H＋, H2 ＋, H3 ＋가 생성되는데, 수소 가스를 소스 가스에 사용하는 경우에는, H3 ＋가 가장 많이 조사되는 것이 바람직하다. H3 ＋ 이온을 조사함으로써, H＋ 이온 또는 H2 ＋ 이온을 조사하는 것보다 이온 도입 효율이 향상되고, 또한, 조사 시간을 단축할 수 있다. 또한, 취화층(104)에 균열을 발생시키기 쉬워진다.
또한, 이온 도입 공정의 소스 가스에는, 수소 가스 외에, 헬륨, 아르곤 등의 희가스, 불소 가스, 염소 가스로 대표되는 할로겐 가스, 불소 화합물 가스(예를 들어, BF3) 등의 할로겐 화합물 가스 중에서 선택된 1종 또는 다수 종류의 가스를 사용할 수 있다. 소스 가스에 헬륨을 사용하는 경우는, 질량 분리를 행하지 않음으로써, He＋ 이온의 비율이 높은 이온 빔을 만들어 낼 수 있다.
또한, 다수 회의 이온 도입 공정을 행함으로써, 취화층(104)을 형성할 수도 있다. 이 경우, 이온 도입 공정마다 프로세스 가스를 다르게 하여도 좋고, 같게 하여도 좋다. 예를 들어, 먼저, 소스 가스에 희가스를 사용하여 이온 도입을 행한다. 다음에, 수소 가스를 프로세스 가스에 사용하여 이온 도입을 행한다. 또한, 처음에 할로겐 가스 또는 할로겐 화합물 가스를 사용하여 이온 도입을 행하고, 이어서, 수소 가스를 사용하여 이온 도입을 행할 수도 있다.
취화층(104)을 형성한 후, 에칭에 의해 보호막(102)을 제거한다. 다음에, 단결정 반도체 기판(100)의 보호막(102)이 형성되어 있던 면 위에 접합층(106)을 형성한다(도 2(C)). 접합층(106)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(100) 위에 형성하기 위한 층이다. 이와 같은 접합층(106)에는, 화학적인 반응에 의해 형성되는 절연막이 바람직하고, 특히 산화규소막이 바람직하다. 접합층에 사용되는 산화규소막의 두께는 10 nm 이상 200 nm 이하로 할 수 있다. 바람직한 두께는 10 nm 이상 100 nm 이하이고, 보다 바람직하게는 20 nm 이상 50 nm 이하이다. 또한, 보호막(102)을 제거하지 않고, 보호막(102) 위에 접합층(106)을 형성할 수도 있다.
접합층(106)으로서, 산화규소막을 화학 기상 성장법(Chemical Vapor Deposition: CVD법)으로 형성하는 경우에는, 실리콘 소스 가스로서 유기 실란 가스를 사용하는 것이 바람직하다. 산소 소스 가스에는 산소 가스를 사용할 수 있다. 유기 실란 가스에는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 트리메틸실란(TMS: (CH3)3SiH), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 또는 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등을 사용할 수 있다.
접합층(106)이 되는 산화규소막은, 열CVD법에 의해, 가열 온도 200℃ 이상 500℃ 이하로 형성되는 LTO(저온 산화물; Low Temperature Oxide)로 형성할 수 있다. 이 경우, 실리콘 소스 가스에 실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 산소(O2) 또는 일산화이질소(N2O) 등을 사용할 수 있다.
다음에, 도 3(A)에 나타내는 바와 같이, 절연 표면을 가지는 지지 기판(108) 과, 단결정 반도체 기판(100)을 접합층(106)을 사이에 두고 부착시킨다. 지지 기판(108)으로서는, 액정 표시장치 등 전자 공업용으로 사용되고 있는 투광성의 유리 기판을 사용할 수 있다. 유리 기판에는, 열팽창 계수가 25×10-7 /℃ 이상 50×10-7 /℃ 이하(바람직하게는, 30×10-7 /℃ 이상 40×10-7 /℃ 이하)이고, 왜곡점이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이, 내열성, 가격 등의 점에서 바람직하다. 또한, 유리 기판은 무(無)알칼리 유리 기판이 바람직하다. 무알칼리 유리 기판의 재료에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 사용되고 있다.
또한, 지지 기판(108)에는, 유리 기판 외에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 강(鋼) 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨 비소 등의 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다.
또한, 세정한 지지 기판(108)의 상면에 10 nm 이상 400 nm 이하의 두께의, 단층 구조 또는 2층 이상의 다층 구조로 이루어지는 절연층을 형성하여, 이 절연층과 접합층(106)을 부착시켜도 좋다. 지지 기판 위에 절연층을 형성하는 경우, 절연층을 구성하는 막으로서는, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화게르마늄, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
지지 기판(108)으로서, 알칼리 금속 또는 알칼리토류 금속 등의 반도체장치의 신뢰성을 저하시키는 불순물을 함유하는 기판을 사용한 경우, 이와 같은 불순물이 지지 기판(108)으로부터 SOI 기판의 반도체층으로 확산하는 것을 방지할 수 있는 막을 적어도 1층 이상 형성하는 것이 바람직하다. 이러한 막에는, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등이 있다. 이와 같은 막을 포함시킴으로써, 절연층을 배리어층으로서 기능시킬 수 있다.
예를 들어, 절연층을 단층 구조의 배리어층으로서 형성하는 경우, 두께 10 nm 이상 200 nm 이하의 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막으로 형성할 수 있다. 또한, 절연층을 배리어층으로서 기능시키고, 2층 구조로 하는 경우는, 예를 들어, 다음의 2층 구조의 막, 즉, 질화규소막과 산화규소막의 적층막, 질화규소막과 산화질화규소막의 적층막, 질화산화규소막과 산화규소막의 적층막, 질화산화규소막과 산화질화규소막의 적층막을 들 수 있다. 또한, 예시한 2층 구조의 막에서, 먼저 기재한 막이 지지 기판(108)의 상면에 형성되는 막이다. 2층 구조의 절연층에서, 상층은, 하층의 블로킹 효과가 높은 층의 내부 응력이 반도체층에 작용하지 않도록, 응력을 완화하는 막을 선택하는 것이 바람 직하다. 또한, 상층의 두께는 10 nm 이상 200 nm 이하, 하층의 두께는 10 nm 이상 200 nm 이하로 할 수 있다.
단결정 반도체 기판(100)과 지지 기판(108)과의 접합 공정에서는, 먼저, 지지 기판(108)의 접합면측 표면과 단결정 반도체 기판(100) 위에 형성된 접합층(106)의 표면을 초음파 세정 등의 방법으로 세정한다. 그리고, 지지 기판(108)과 접합층(106)을 밀착시키면, 지지 기판(108)과 접합층(106)의 계면에 반 데르 발스(Van der Waals)력이 작용하여, 지지 기판(108)과 접합층(106)이 접합된다. 지지 기판(108)과 단결정 반도체 기판(100)을 밀착시킴으로써, 접합층(106)과 지지 기판(108)의 계면에 수소 결합이 생겨 접합된다. 접합층(106)에, 유기 실란을 사용하여 CVD법으로 형성한 산화규소막을 사용함으로써, 지지 기판(108) 및 단결정 반도체 기판(100)을 가열하지 않고 상온에서 접합할 수 있다.
또한, 단결정 반도체 기판(100)과 지지 기판(108)을 부착시키기 위한 접합층은, 지지 기판(108)측에 형성하여도 좋고, 또는 지지 기판(108)과 단결정 반도체 기판(100) 모두에 형성하여도 상관없다.
또한, 결합력이 보다 강고한 접합을 형성하기 위해, 예를 들어, 지지 기판(108)의 표면을 산소 플라즈마 처리 또는 오존 처리하여, 그 표면에 친수성을 가지게 하는 처리를 실시하여도 좋고, 지지 기판(108)과 접합층(106)을 밀착시킨 후, 가열 처리 또는 가압 처리를 행하여도 좋다. 가열 처리의 온도는 400℃ 이상 600℃ 이하로 할 수 있다. 또한, 가압 처리는, 접합 계면에 수직인 방향으로 힘이 가해지도록 행하고, 가하는 압력은 지지 기판(108) 및 단결정 반도체 기판(100)의 강 도를 고려하여 결정한다.
다음에, 취화층(104)을 벽개면으로 하여 단결정 반도체 기판(100)을 분리하기 위해, 지지 기판(108)에 접합층(106)을 사이에 두고 접합된 단결정 반도체 기판(100)에 열처리를 실시한다. 가열 온도는 400℃ 이상 600℃ 이하로 할 수 있다. 단결정 반도체 기판(100)의 가열 온도는 접합층(106)을 형성할 때의 단결정 반도체 기판(100)의 온도 이상으로 하는 것이 바람직하다.
400℃ 이상 600℃ 이하의 온도 범위에서 열처리를 행함으로써 단결정 반도체 기판(100) 중의 취화층(104)에 형성된 미소한 공간(void)에 체적 변화가 일어나 취화층(104)에 균열이 생긴다. 그 결과, 단결정 반도체 기판(100A)이 취화층(104)을 따라 분리된다(도 3(B)). 이 열처리에 의해, 지지 기판(108) 위에는 단결정 반도체 기판(100)으로부터 분리된 박막의 단결정 반도체층(110)이 고정된다. 또한, 이 열처리에 의해, 지지 기판(108)과 접합층(106)과의 접합 계면이 가열되므로, 접합 계면에 수소결합보다도 결합력이 강한 공유결합이 형성되어, 접합 계면에서의 결합력을 향상시킬 수 있다.
이상의 공정에 의해, 지지 기판(108)에 박막의 단결정 반도체층(110)이 제공된 반도체 기판(112)이 제작된다. 한편, 분리 후의 단결정 반도체 기판(100A)은 분리된 단결정 반도체층(110)의 막 두께분만큼 얇아지고, 분리된 표면은 평탄성이 크게 손상되어 요철이 형성된 상태가 된다. 따라서, 분리 후의 단결정 반도체 기판(100A)을 평탄화 처리하지 않고, 재차 수소 이온을 도입하고, 취화층을 벽개면으로 하여 유리 기판 위에 박막의 단결정 실리콘층을 형성하는 것은 바람직하지 않 다.
따라서, 분리 후의 단결정 반도체 기판(100A)을 재이용하기 위한 표면의 재생 처리를 행한다. 도 4(A) 및 도 4(B)는 분리 후의 단결정 반도체 기판(100A)의 재생 처리를 설명하는 단면도이다. 도 4(A)에 나타내는 바와 같이, 단결정 반도체 기판(100A)의 분리면측으로부터, 단결정 반도체 기판(100A)에 레이저광을 조사하여, 단결정 반도체 기판(100A)을 용융시킨다. 레이저광에 의해 용융된 단결정 반도체 기판(100A)이 냉각하여 고화함으로써, 결정이 단결정 반도체 기판(100A)의 두께 방향에 대하여 횡방향으로 성장하여, 표면에 형성된 요철이 평탄화된 재생 기판(100B)을 얻을 수 있다(도 4(B)). 또한, 레이저광의 조사에 의해, 평탄성이 향상됨과 동시에, 반도체 기판의 제작공정에서 생긴 결정 결함이 감소하여, 결정성이 향상된 재생 기판(100B)을 얻을 수 있다. 또한, 레이저광의 조사는 대기 분위기하에서 행할 수 있다.
상기한 재생 처리에서, 조사하는 레이저광에는, 단결정 반도체 기판에의 광 침입 길이가 단결정 반도체 기판의 판 두께와 동일한 정도인 파장의 CW 레이저 또는 반복 주파수가 10 MHz 이상인 펄스 레이저(이하, 의사(擬似) CW 레이저)를 사용한다. 이와 같은 파장의 레이저광을 연속적으로 조사함으로써, 단결정 반도체 기판의 두께 방향 전체를 장시간 가열하는 것이 가능하게 되기 때문에, 펄스 레이저 또는 광 침입 길이가 단결정 반도체 기판의 판 두께보다도 짧은 CW 레이저를 조사한 경우보다도 장시간 용융시킬 수 있다. 본 발명에서는, 단결정 반도체 기판에 조사하는 레이저광의 파장 및 조사 시간을 제어함으로써, 단결정 반도체 기판의 용 융 시간을 0.5 마이크로초 내지 1 밀리초로 한다.
용융 시간을 상기 범위 내로 함으로써, 레이저광의 조사에 의해 단결정 반도체 기판 표면이 용융한 후에, 단결정 반도체 기판의 면방향에 수직인 방향을의 응고를 방지하여, 면방향으로 평행한 방향, 소위 횡방향으로 결정을 성장시킬 수 있다. 또한, 단결정 반도체 기판의 용융 시간이란, 단결정 반도체 기판의 적어도 표면 및 그 근방이 용융하기 시작하고부터 응고가 끝날 때까지의 시간을 말한다.
본 명세서에서, 단결정 반도체 기판의 판 두께와 동일한 정도의 광 침입 길이를 가지는 파장이란, 레이저광의 파장을 λ로 하고, 레이저광을 조사하는 단결정 반도체 기판의 판 두께를 d로 하고, 단결정 반도체 기판의 소광(消光) 계수를 k로 할 때, 레이저광의 침입 길이 δ가 아래의 식 (1)을 만족하는 범위의 파장을 말한다.
0.8d ≤ δ ≤ 1.5d (단, δ = λ/4πk) ‥‥ (1)
레이저광의 출력은, 단결정 반도체 기판을 융점 이상으로 가열하여 단결정 반도체 기판 표면을 용융시킬 수 있는 범위 내에서 자유롭게 선택할 수 있다. 예를 들어, 조사면에서의 빔 사이즈가 Φ1 mm인 경우, 레이저광의 출력은 200 W 내지 600 W로 할 수 있다. 또한, 레이저광의 주사 속도도, 레이저광의 출력과 마찬가지로, 단결정 반도체 기판을 융점 이상으로 가열하여 단결정 반도체 기판 표면을 용융시킬 수 있는 범위 내에서 자유롭게 선택할 수 있다.
본 실시형태에서는, 재생 처리를 실시하는 단결정 반도체 기판(100A)으로서, 실리콘 웨이퍼를 사용하고 있다. 도 5에, 본 실시형태의 단결정 반도체 기판의 재 료로서 사용한 단결정 실리콘의 광 침입 길이와 파장의 관계를 나타낸다. 도 5에서, 횡축은 파장(nm)을 나타내고, 종축은 광 침입 길이(㎛)를 나타낸다. 도 5에 나타내는 바와 같이, 실리콘에 대한 광 침입 길이는 강한 파장 의존성을 가진다.
본 실시형태에서, 실리콘 웨이퍼의 판 두께는 약 0.7 mm이기 때문에, 실리콘에의 광 침입 길이가 약 0.84 mm인 파장 1064 nm를 발진할 수 있는 연속 발진 YAG 레이저를 선택한다. 실리콘에의 광 침입 길이가 약 0.84 mm이라면, 상기 식 (1)을 만족하기 때문에, 파장이 1064 nm인 레이저광은 두께 0.7 mm의 실리콘 웨이퍼를 두께 방향 전영역에 걸쳐 가열하여 실리콘 웨이퍼의 표면을 용융하는 것이 가능하다. 따라서, 멀티모드(multimode) 출력의 YAG 레이저 발진기로부터 사출된 레이저광을 광학계를 사용하여 조사면에서 Φ1 mm가 되도록 가공하고, 이어서, 실리콘 웨이퍼의 분리된 측의 표면을 조사면으로 하여 레이저광을 주사한다. 또한, 레이저광의 출력은, 예를 들어, 450 W로 하고, 주사 속도는, 예를 들어, 1 cm/sec 내지 100 cm/sec로 한다.
1 영역당(단위 면적당)에의 레이저광의 조사 시간은, 빔 직경 및 주사 속도로부터 구할 수 있다. 본 실시형태에서는, 빔 직경이 Φ1 mm이고, 주사 속도가 1 내지 100 cm/sec이기 때문에, 단결정 반도체 기판 일 영역당의 조사 시간은 1 밀리초 내지 10 밀리초가 된다. 레이저광이 단결정 반도체 기판에 조사되면, 레이저광의 에너지가 열로 되어 단결정 반도체 기판의 면방향으로 전도함과 동시에, 판 두께 방향으로도 열이 전도한다. 면방향으로 전도하는 에너지가, 판 두께 방향으로 전도하는 에너지보다 큰 동안은, 단결정 반도체 기판의 온도가 상승한다. 그 결 과, 도 15에 나타내는 바와 같이, 단결정 반도체 기판(100A)의 표면과 그 근방의 온도(실선 125)는 급준하게는 상승하지 않고, 가열 시간(128)에서 서서히 가열된다.
상기에서 설명한 바와 같이, 실리콘에 대하여 높은 흡수 계수를 가지는 자외 영역이나 가시 영역의 파장의 CW 레이저광을 조사하면, 실리콘 웨이퍼의 표면과 그 근방에서 레이저광의 에너지가 모두 흡수되어 실리콘 웨이퍼 표면이 용융하지만, 판 두께 방향으로 전도하는 열의 에너지가 크고 종방향의 결정 성장이 생긴다. 이에 대하여, 본 발명에서는, 단결정 반도체 기판의 판 두께와 동일한 정도의 광 침입 길이를 가지는 레이저광을 조사하기 때문에, 단결정 반도체 기판의 두께 방향 전체에 걸쳐 기판을 가열할 수 있고, 단결정 반도체 기판의 종방향으로의 응고를 방지할 수 있다.
단결정 반도체 기판의 온도가 융점 온도 이상인 기간이 용융 기간(127)이 된다. 용융 기간 후, 판 두께 방향으로 전도하는 에너지가 면방향으로 전도하는 에너지보다 큰 동안은, 단결정 반도체 기판(100A)(실선 125)의 온도가 서서히 하강한다. 이 기간을 냉각 기간(129)이라고 한다. 이 때문에, 단결정 반도체 기판(100A)의 1 영역에 레이저광이 조사되어 있어도, 실질적으로 단결정 반도체 기판(100A)을 용융하는 시간은, 단결정 반도체 기판(100A)의 1 영역에 연속적으로 조사되고 있는 시간(126)의 10분의 1 정도가 된다고 생각된다. 이 때문에, 예를 들어, 단결정 반도체 기판 1 영역당 1 밀리초 내지 10 밀리초 레이저광이 조사되는 경우는, 그 용융 시간은 0.1 밀리초 내지 1 밀리초가 된다.
또한, 본 발명의 실시는 이것에 한정되지 않고, 실리콘 웨이퍼 두께 방향의 전영역에 걸쳐 가열 가능한 파장이라면 어떠한 CW 레이저 또는 의사 CW 레이저를 사용해도 좋고, 예를 들어, Ar 레이저, Kr 레이저, CO2 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y2O3 레이저, 색소 레이저, 반도체 레이저 등을 사용할 수 있다. 또한, 의사 CW 레이저는, CW 레이저와 마찬가지로 레이저광이 조사되고 있는 부분을 완전 용융 상태로 유지할 수 있다.
또한, 레이저광의 조사 시간은 상기의 범위에 한정되지 않고 단결정 반도체 기판의 용융 시간을 0.5 마이크로초 내지 1 밀리초로 할 수 있는 범위 내에서 자유롭게 설정할 수 있다. 1 영역당의 조사 시간은, 주사 방향에서의 빔 스폿(spot)의 폭을 레이저광의 주사 속도로 나눔으로써 계산할 수 있다. 예를 들어, 주사 방향에서의 빔 스폿의 폭을 5 ㎛ 내지 15 ㎛로 하고, 주사 속도를 300 mm/sec 내지 700 mm/sec로 하면, 레이저광의 조사 시간은 10 마이크로초 내지 50 마이크로초가 된다. 또한, 이때 1 영역당의 용융 시간은 1 마이크로초 내지 5 마이크로초가 된다.
이상에서 설명한 바와 같이, 평탄성이 손상된 분리 후의 단결정 반도체 기판(100A)에, 분리된 표면측으로부터, 단결정 반도체 기판(100A)의 판 두께와 동일한 정도의 광 침입 길이를 가지는 파장의 레이저광을 조사함으로써, 단결정 반도체 기판(100A)의 표면의 평탄성을 회복시킨 재생 기판(100B)을 얻을 수 있다.
이후, 마찬가지로 수소 이온 도입에 의한 박막의 단결정 반도체층의 분리와 레이저광 조사에 의한 재생 처리를 반복함으로써 1장의 단결정 반도체 기판(100)으로부터 다수 장의 단결정 반도체층(110)을 형성할 수 있다. 수소 이온 도입에 의한 박막의 단결정 반도체층의 분리와 재생 처리를 반복할 때마다 당연히 단결정 반도체 기판(100)의 두께는 서서히 얇아져 간다. 따라서, 재생 처리에서는, 단결정 반도체 기판의 두께에 최적인 파장, 즉, 단결정 반도체 기판에의 광 침입 길이가 단결정 반도체 기판의 판 두께와 동일한 정도의 파장을 가지는 CW 레이저광으로 적절히 변경한다. 파장 가변의 레이저를 사용하면 1대의 레이저로 다양한 두께를 가지는 단결정 반도체 기판에 대응할 수 있기 때문에 효율이 좋다. 이와 같이, 단결정 반도체 기판의 두께에 적시 사용하는 CW 레이저광의 파장을 변경하여 재생 처리를 실시함으로써, 단결정 반도체 기판을 최대한 재이용하는 것이 가능하게 된다.
또한, 재생 기판(100B)으로 반도체 기판을 제작하는 경우, 보호막(102)을 형성하기 전에, 레이저광의 조사로 재생 기판(100B)에 형성된 산화막을 에칭 등에 의해 제거하는 공정을 필요에 따라 행한다.
또한, 단결정 반도체 기판(100A)과 마찬가지로, 반도체 기판(112) 위에 형성된 단결정 반도체층(110)의 상면도 평탄성이 손상되어 있는 경우가 있다. 그 때문에, 반도체장치를 제조하기 전에, 그 표면을 평탄화하기 위해, 화학적 기계적 연마(CMP)를 행하는 것이 바람직하다. 단결정 반도체층(110)의 평탄성을 향상시킴으로써, 후에 형성하는 반도체 소자의 편차를 억제할 수 있다. 또한, 소망의 특성을 얻을 수 있을 것 같다면, 평탄화 공정은 생략해도 상관없다.
또한, 재차의 가열이나 레이저광의 조사를 행함으로써, 단결정 반도체 층(110)의 특성을 향상시켜도 좋고, 화학적 기계 연마와 레이저광 조사 처리를 조합하여 행하여도 상관없다. 또한, 가열 처리시의 온도는 지지 기판(108)의 내열 온도를 기준으로 할 수 있다. 지지 기판(108)으로서 유리 기판을 사용하는 경우에는, 유리 기판의 왜곡점을 기준으로 하면 좋다. 구체적으로는, 왜곡점±50℃(580℃ 이상 680℃ 이하) 정도의 온도로 가열 처리를 행하면 좋다. 또한, 단결정 반도체층(110)에 레이저광을 조사하는 경우는, 단결정 반도체 기판(100A)의 재생 처리에 사용한 레이저와는 달리, 엑시머 레이저 등의 펄스 발진 레이저를 사용하는 것이 바람직하다.
본 실시형태에서 나타내는 반도체 기판 제조방법에 의하면, 분리 후의 단결정 반도체 기판을 평탄화하여 재이용하는 것이 가능하게 되어, 자원을 유효하게 활용할 수 있다. 또한, 본 발명에 관한 재생 처리를 적용함으로써, 기판 표면을 기계적으로 연마하는 CMP법과 달리, 두께의 감소량이 극히 적은 재생 기판을 제공하는 것이 가능하게 된다.
또한, 이 재생 기판을 사용하여 반도체 기판을 제작함으로써, 반도체 기판 및 그 기판으로부터 제조되는 반도체장치의 제조 비용을 저감할 수 있다.
[실시형태 2]
도 1 내지 도 4를 사용하여 설명한 반도체 기판 제조방법에서는, 유리 기판 등의 내열 온도가 700℃ 이하인 지지 기판이어도, 단결정 반도체 기판과의 결합력을 강고하게 할 수 있다. 또한, 무알칼리 유리 기판 등의 각종 유리 기판을 지지 기판에 적용하는 것이 가능하게 된다. 따라서, 지지 기판에 유리 기판을 사용함으 로써, 1 변이 1 미터를 넘는 대면적의 반도체 기판을 제조할 수 있다. 이와 같은 대면적의 반도체 제조 기판에 다수의 반도체소자를 형성함으로써, 액정 디스플레이, 일렉트로루미네슨스(electroluminescence) 디스플레이를 제작할 수 있다. 또한, 이러한 표시장치뿐만 아니라, 반도체 기판을 사용하여 태양 전지, 포토 IC, 반도체 기억장치 등의 각종 반도체장치를 제조할 수 있다.
이하, 도 6 및 도 7을 참조하여, 반도체 기판으로 반도체장치를 제조하는 방법을 설명한다. 여기서는, 도 1의 방법으로 제조된 반도체 기판을 사용한다. 물론, 다른 구성의 반도체 기판을 사용할 수도 있다.
도 6(A)에 나타내는 바와 같이, 지지 기판(108)에 접합층(106)을 사이에 두고 단결정 반도체층(110)이 제공되어 있다. 먼저, 단결정 반도체층(110) 위에, 소자 형성 영역에 맞추어 질화규소층(155)과 산화규소층(156)을 형성한다. 산화규소층(156)은, 소자 분리를 위해 단결정 반도체층(110)을 에칭할 때의 하드 마스크로서 사용된다. 질화규소층(155)은, 단결정 반도체층(110)을 에칭할 때의 에칭 스토퍼로서 사용된다. 다음에, 스레시홀드 전압을 제어하기 위해, 단결정 반도체층(110)에, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 비소, 인 등의 n형 불순물을 첨가한다. 예를 들어, p형 불순물로서 붕소를 사용한 경우, 5×1017 cm-3이상 1×1018 cm-3 이하의 농도로 첨가하면 좋다.
다음에, 도 6(B)에 나타내는 바와 같이, 산화규소층(156)을 마스크로 하여 단결정 반도체층(110) 및 접합층(106)을 에칭한다. 그리고, 에칭에 의해 노출된 단결정 반도체층(110) 및 접합층(106)의 끝면에 대하여 플라즈마 처리에 의해 질화하여, 질화물층(157)을 형성한다. 이 질화 처리에 의해, 적어도 단결정 반도체층(110)의 주변 단부에는 질화규소층이 형성된다. 질화규소는 절연성이고 내산화성이 있다. 그 때문에, 질화규소층을 형성함으로써, 단결정 반도체층(110)의 끝면으로부터 전류가 누출되는 것을 방지할 수 있고, 단결정 반도체층(110)과 접합층(106)과의 사이에, 끝면으로부터 산화막이 성장하여 버즈 비크(bird's beak)가 형성되는 것을 방지할 수 있다.
도 6(C)는, 소자 분리 절연층(158)을 퇴적하는 공정을 설명하기 위한 단면도이다. 소자 분리 절연층(158)은 TEOS와 산소를 사용하여 산화규소막을 CVD법으로 퇴적함으로써 형성한다. 도 6(C)에 나타내는 바와 같이, 단결정 반도체층(110)과 단결정 반도체층(110)의 간극을 매립하도록, 소자 분리 절연층(158)은 두껍게 퇴적한다.
도 6(D)는, 질화규소층(155)이 노출할 때까지 소자 분리 절연층(158)을 제거하는 공정을 나타내고 있다. 이 제거 공정은 건식 에칭으로 행할 수 있다. 이때 질화규소층(155)은 에칭 스토퍼가 된다. 소자 분리 절연층(158)은 단결정 반도체층(110)들 사이에 매립되도록 잔존한다. 질화규소층(155)은 그 후 제거한다. 또한, 이 제거 공정은 화학적 기계 연마에 의해 행할 수도 있다.
다음에, 도 6(E)에 나타내는 바와 같이, 게이트 절연층(159), 2층 구조의 게이트 전극(160), 사이드월(sidewall) 절연층(161), 제1 불순물 영역(162), 제2 불순물 영역(163), 절연층(164)을 형성한다. 제1 불순물 영역(162)과 제2 불순물 영 역(163)을 단결정 반도체층(110)에 형성함으로써, 채널 형성 영역(165)이 형성된다. 절연층(164)은 질화규소로 형성하여, 게이트 전극(160)을 에칭할 때의 하드 마스크로서 사용한다.
그 다음, 도 7(A)에 나타내는 바와 같이, 층간절연층(166)을 형성한다. 층간절연층(166)은 BPSG(Boron Phosphorus Silicon Glass)막을 형성하여 리플로우(reflow)에 의해 평탄화시킨다. 또한, TEOS를 사용하여 산화규소막을 형성하고 화학적 기계 연마 처리에 의해 평탄화하여도 좋다. 평탄화 처리에서 게이트 전극(160) 위의 절연층(164)은 에칭 스토퍼로서 기능한다. 층간절연층(166)에는 콘택트 홀(167)을 형성한다. 콘택트 홀(167)은, 사이드월 절연층(161)을 이용하여 셀프얼라인(self-align) 콘택트의 구성으로 되어 있다.
그 후, 도 7(B)에 나타내는 바와 같이, 6불화텅스텐을 사용하여 CVD법으로 콘택트 플러그(170)를 형성한다. 또한, 절연층(171)을 형성하고, 콘택트 플러그(170)에 맞추어 개구를 형성하여 절연층(172)을 제공한다. 배선(172)은 알루미늄 또는 알루미늄 합금으로 형성하고, 상층과 하층에는 배리어 메탈로서 몰리브덴, 크롬, 티탄 등의 금속막으로 형성한다.
이와 같이, 지지 기판(108)에 접합된 단결정 반도체층(110)을 사용하여 전계효과 트랜지스터를 제조할 수 있다. 본 실시형태에 관한 단결정 반도체층(110)은 결정 방위가 일정한 단결정 반도체이기 때문에, 균일하고 고성능의 전계효과 트랜지스터를 얻을 수 있다. 즉, 스레시홀드 전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성값의 불균일성을 억제하여, 고이동화 등의 고성능화를 달성할 수 있 다.
반도체 제조용 기판에 형성된 전계효과 트랜지스터를 사용하여, 다양한 용도의 반도체장치를 제조할 수 있다. 이하, 도면을 사용하여, 반도체장치의 구체적인 양태를 설명한다.
먼저, 반도체장치의 일례로서 마이크로프로세서에 대하여 설명한다. 도 8은 마이크로프로세서(200)의 구성예를 나타내는 블록도이다.
마이크로프로세서(200)는, 연산회로(Arithmetic Logic Unit, ALU라고도 한다)(201), 연산회로 제어부(ALU Controller)(202), 명령 해석부(Instruction Decoder)(203), 인터럽트 제어부(Interrupt Controller)(204), 타이밍 제어부(Timing Controller)(205), 레지스터(Register)(206), 레지스터 제어부(Register Controller)(207), 버스 인터페이스(Bus I/F)(208), 판독 전용 메모리(209), 및 메모리 인터페이스(ROM I/F)(210)를 가지고 있다.
버스 인터페이스(208)를 통하여 마이크로프로세서(200)에 입력된 명령은 명령 해석부(203)에 입력되고 디코드된 후, 연산회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는 디코드된 명령에 기초하여 각종 제어를 행한다.
구체적으로, 연산회로 제어부(202)는 연산회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는 마이크로프로세서(200)의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그의 우선 도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(207)는 레지스터(206)의 어드레스를 생성하고, 마이크로프로세서(200)의 상태에 따라 레지스터(206)의 판독이나 기입을 행한다. 타이밍 제어부(205)는 연산회로(201), 연산회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 레지스터 제어부(207)의 동작의 타이밍을 제어하는 신호를 생성한다.
예를 들어, 타이밍 제어부(205)는, 기준 클록 신호(CLK1)를 기초로 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또한, 도 8에 나타내는 마이크로프로세서(200)는, 그의 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제로는 그의 용도에 따라 다종 다양한 구성을 구비할 수 있다.
이와 같은 마이크로프로세서(200)는, 절연 표면을 가지는 기판 또는 절연 기판 위에 접합된 결정 방위가 일정한 단결정 반도체층(SOI층)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화 뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체장치의 일례를 설명한다. 도 9는 이와 같은 반도체장치의 구성예를 나타내는 블록도이다. 도 9에 나타내는 반도체장치는, 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RFCPU"라고 한다)라고 부를 수 있다.
도 9에 나타내는 바와 같이, RFCPU(211)는 아날로그 회로부(212)와 디지털 회로부(213)를 가지고 있다. 아날로그 회로부(212)로서, 공진 용량을 가지는 공진회로(214), 정류회로(215), 정전압 회로(216), 리셋 회로(217), 발진회로(218), 복조회로(219), 변조회로(220), 및 전원관리 회로(230)를 가지고 있다. 디지털 회로부(213)는, RF 인터페이스(221), 제어 레지스터(222), 클록 컨트롤러(223), 인터페이스(224), 중앙 처리 유닛(225), 랜덤 액세스 메모리(226), 판독 전용 메모리(227)를 가지고 있다.
RFCPU(211)의 동작의 개요는 이하와 같다. 안테나(228)가 수신한 신호는 공진회로(214)에 의해 유도 기전력을 일으킨다. 유도 기전력은 정류회로(215)를 거쳐 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(229)는 RFCPU(211)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 RFCPU(211)를 구성하는 절연 표면을 가지는 기판에 부착할 수도 있다.
리셋 회로(217)는 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진회로(218)는, 정전압 회로(216)에 의해 생성되는 제어 신호에 응하여 클록 신호의 주파수와 듀티비를 변경한다. 복조회로(219)는 수신 신호를 복조하는 회로이고, 변조회로(220)는 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조회로(219)는 로패스 필터(lowpass filter)로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를 그 진폭의 변동을 기초로 2값화한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조회로(220)는 공진회로(214)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시키고 있다.
클록 컨트롤러(223)는, 전원 전압 또는 중앙 처리 유닛(225)에서의 소비 전류에 응하여 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원관리 회로(230)가 행하고 있다.
안테나(228)로부터 RFCPU(211)에 입력된 신호는 복조회로(219)에 의해 복조된 후, RF 인터페이스(221)에 의해 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(226)에의 데이터의 기입, 중앙 처리 유닛(225)에의 연산 명령 등이 포함되어 있다.
중앙 처리 유닛(225)은, CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는, 중앙 처리 유닛(225)이 요구하는 어드레스로부터, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 및 제어 레지스터(222) 중의 어느 것인가에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(225)의 연산 방식으로는, 판독 전용 메모리(227)에 OS(Operating System)를 기억시켜 두고, 기동과 동시에 프로그램을 판독 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로로 일부의 처리를 행하고, 프로그램을 사용하여 나머지의 연산을 중앙 처리 유닛(225)이 실행하는 방식을 적용할 수 있다.
이와 같은 RFCPU(211)는, 절연 표면을 가지는 기판 또는 절연 기판 위에 접합된 결정 방위가 일정한 반도체층에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화 뿐만 아니라 저소비전력화를 도모할 수 있다. 그것에 의해, 전력을 공급하는 용량부(229)를 소형화하여도 장시간의 동작을 보증할 수 있다.
[실시예 1]
본 실시예에서는, 지지 기판 위에 반도체층을 고정한 후에 지지 기판으로부터 분리한 단결정 반도체 기판과, 이 단결정 반도체 기판을 본 발명에 따른 단결정 반도체 기판 재생방법에 따라 재생한 재생 기판의 평탄성 및 결정성을 비교한다. 또한, 본 실시예에서는, 단결정 반도체 기판으로서 실리콘 웨이퍼를 사용한다.
본 실시예에 사용한 시료는, 이하의 순서로 제작하였다. 먼저, 두께 0.7 mm의 실리콘 웨이퍼에 수소 이온을 조사하여 취화층을 형성한 후에, 접합층으로서 두께 50 nm의 산화규소막을 형성하였다. 다음에, 하지 절연막으로서 두께 50 nm의 산화질화규소막 및 두께 100 nm의 질화산화규소막을 형성한 지지 기판으로서의 유리 기판에 접합층을 사이에 두고 실리콘 웨이퍼를 부착하였다. 다음에, 실리콘 웨이퍼를 가열하여, 실리콘 웨이퍼로부터 분리된 두께 180 nm의 단결정 실리콘층을 유리 기판 위에 고정시키면서, 취화층을 벽개면으로 하여 실리콘 웨이퍼를 분리하였다.
도 10은, 분리 후의 실리콘 웨이퍼의 분리측 표면의 평탄성을 DFM(Dynamic Force Microscope)법으로 측정한 결과를 나타낸다. 본 측정의 결과, 분리 후의 실 리콘 웨이퍼에서는, Ra값(평균 면 조도(roughness))이 약 10 nm이고, 표면의 평탄성이 크게 손상되어 있는 것을 알 수 있다.
또한, 실리콘 웨이퍼의 분리측 표면의 결정성을 EBSP(Electron Back Scatter Diffraction Pattern)법으로 측정하고, 그 결과를 도 11에 나타낸다. 본 측정에서, 측정 범위는 100 ㎛×100 ㎛로 한다. 도 11(A)는 실리콘 웨이퍼 표면에 대하여 수직인 방향의 결정 방위의 분포를 나타내는 것으로, 결정의 결함은 검은 점으로 나타낸다. 또한, 도 11(B)는 도 11(A)에서의 면방위를 나타낸다. 도 11(A) 및 도 11(B)로부터, 분리 후의 실리콘 웨이퍼의 결정 방위는 거의 1 방향으로 정렬되어 있고 단결정이라고 간주될 수 있지만, 결정 결함이 매우 많은 상태인 것을 알 수 있다. 이상과 같이, 분리 후의 실리콘 웨이퍼 표면은, 표면의 평탄성이 크게 손상되고, 또한, 결함이 매우 많은 상태로 되어 있다.
도 12는, 레이저광을 조사한 실리콘 웨이퍼의 분리측 표면의 평탄성을 DFM법으로 측정한 결과를 나타낸다. 본 실시예에서는, 멀티모드 출력의 파장 1064 nm의 YAG 레이저 발진기로부터 사출된 레이저광을 광학계를 사용하여 조사면에서 Φ1 mm가 되도록 가공하고, 실리콘 웨이퍼의 분리된 측의 면을 조사면으로 하여 레이저광을 주사한다. 또한, 레이저광의 출력은 450 W, 주사 속도는 35 cm/sec로 한다. 이때, 실리콘 웨이퍼의 1 영역당 조사 시간은 대략 3 밀리초가 되고, 그의 용융 시간은 0.3 밀리초가 된다.
도 12에 나타낸 측정의 결과, 레이저광을 조사한 실리콘 웨이퍼의 표면의 Ra값(평균 면 조도)은 약 1.4 nm이고, 레이저광을 조사하기 전과 비교하여 평탄성이 크게 향상되어 있는 것을 알 수 있다.
또한, 레이저광을 조사한 실리콘 웨이퍼의 표면의 결정성을 EBSP법으로 측정한 결과를 도 13(A)에 나타낸다. 본 측정에서, 측정 범위는 100 ㎛×100 ㎛로 하였다. 또한, 도 13(B)는, 도 13(A)에서의 면방위를 나타낸다. 도 13(A) 및 도 13(B)의 EBSP의 측정 결과로부터, 레이저광을 조사하기 전과 비교하여 결정 결함이 크게 저감한 단결정 실리콘이라고 판단할 수 있다.
또한, 도 14는, 재생 처리 후의 실리콘 웨이퍼에 있어서 레이저광을 조사한 부분의 라만 분광법에 의한 측정 결과를 나타낸다. 라만 분광법은, 물질의 결정성을 평가하는 유효한 방법의 하나이고, 레이저 조사에 의해 형성되는 반도체막의 결정성을 정량화하는 목적으로 사용된다. 일반적으로, 라만선의 피크 위치로부터는, 결정성이나 결정 입자 사이즈에 관한 정보 등을 얻을 수 있다.
도 14에서, 횡축은 파수(波數)(cm-1)이고, 종축은 라만 산란광의 강도(이하, 라만 강도라고 한다)이다. 또한, 실선으로 나타내는 스펙트럼이 분리 후에 레이저광을 조사한 실리콘 웨이퍼의 스펙트럼이고, 점선으로 나타내는 스펙트럼이 분리 전의 실리콘 웨이퍼의 스펙트럼이다. 이 그래프로부터, 레이저광 조사 후의 실리콘 웨이퍼의 라만 강도의 피크는, 분리 전의 실리콘 웨이퍼의 라만 강도의 피크와 거의 같은 위치라는 것을 알 수 있다. 따라서, 레이저광 조사 후의 실리콘 웨이퍼는, 분리 전의 실리콘 웨이퍼와 거의 동등한 특성을 가지고 있다고 할 수 있다.
이상에 의해, 수소 이온을 도입한 취화층을 벽개면으로 하여 박막의 단결정 반도체층을 분리한 실리콘 웨이퍼의 표면 상태는, 실리콘에의 침입 길이가 실리콘 웨이퍼 두께와 동일한 정도인 파장의 CW 레이저광을 조사하고, 표면 및 그 근방을 장시간 용융시킴으로써 평탄성 및 결정성을 회복하는 것이 가능하다는 것을 알 수 있다. 실리콘 웨이퍼 전면에 레이저광을 조사하여, 평탄성 및 결정성을 회복시킴으로써 재차 수소 이온을 도입한 취화층을 벽개면으로 하여 박막의 단결정 실리콘층을 유리 기판 위에 형성하는 것이 가능하게 된다.
도 1은 본 발명의 반도체 기판 제조방법의 일례를 나타내는 흐름도.
도 2는 본 발명의 반도체 기판 제조방법의 일례를 나타내는 단면도.
도 3은 본 발명의 반도체 기판 제조방법의 일례를 나타내는 단면도.
도 4는 본 발명의 반도체 기판 제조방법의 일례를 나타내는 단면도.
도 5는 단결정 실리콘에서의 광 침입 길이와 파장의 관계를 나타낸 그래프.
도 6은 반도체 기판을 사용하여 반도체장치를 제조하는 방법의 일례를 설명하는 단면도.
도 7은 반도체 기판을 사용하여 반도체장치를 제조하는 방법의 일례를 설명하는 단면도.
도 8은 반도체 기판을 사용하여 형성된 마이크로프로세서의 구성을 나타내는 블록도.
도 9는 반도체 기판을 사용하여 형성된 RFCPU의 구성을 나타내는 블록도.
도 10은 단결정 반도체층 분리 후의 실리콘 웨이퍼의 분리측 표면을 DFM법으로 측정한 결과를 나타내는 도면.
도 11은 단결정 반도체층 분리 후의 실리콘 웨이퍼의 분리측 표면을 EBSP법으로 측정한 결과를 나타내는 도면.
도 12는 레이저광 조사 후의 실리콘 웨이퍼의 분리측 표면을 DFM법으로 측정한 결과를 나타내는 도면.
도 13은 레이저광 조사 후의 실리콘 웨이퍼의 분리측 표면을 EBSP법으로 측 정한 결과를 나타내는 도면.
도 14는 레이저광을 조사한 후의 실리콘 웨이퍼의 라만 분광법에 의한 측정 결과를 나타내는 도면.
도 15는 광 침입 길이가 단결정 반도체 기판의 판 두께와 동일한 정도인 CW 레이저를 조사했을 때의 단결정 반도체 기판의 온도를 나타내는 그래프.

Claims (25)

  1. 반도체 기판을 제조하는 방법으로서,
    수소 가스, 희가스, 할로겐 가스 및 할로겐 화합물 가스로부터 선택된 1종 또는 다수 종류의 가스를 포함하는 소스 가스를 여기하여 이온 종(種)을 생성하고, 상기 이온 종을 제1 단결정 반도체 기판에 도입하여 취화층(脆化層)을 형성하고;
    상기 제1 단결정 반도체 기판 위에 접합층을 형성하고;
    상기 접합층을 사이에 두고 상기 제1 단결정 반도체 기판과 지지 기판을 접합함으로써, 상기 제1 단결정 반도체 기판과 상기 지지 기판을 부착시키고;
    상기 제1 단결정 반도체 기판을 가열하여, 상기 취화층을 벽개면(劈開面)으로 하여 상기 제1 단결정 반도체 기판을 분리함으로써, 상기 제1 단결정 반도체 기판으로부터 분리된 단결정 반도체층을 상기 지지 기판 위에 고정하고;
    상기 단결정 반도체층이 분리된 제2 단결정 반도체 기판을 재생 처리하는 것을 포함하고,
    상기 재생 처리는, 상기 단결정 반도체층이 분리된, 상기 제2 단결정 반도체 기판의 면측으로부터 상기 제2 단결정 반도체 기판에 레이저광을 조사하여, 상기 제2 단결정 반도체 기판을 용융시키는 것에 의해 행해지고,
    1 영역당 용융 시간은 0.5 마이크로초 내지 1 밀리초로 하는, 반도체 기판 제조방법.
  2. 제 1 항에 있어서, 재생 처리된 상기 제2 단결정 반도체 기판은 면방향에 평행한 방향으로 성장한 결정들을 가지는, 반도체 기판 제조방법.
  3. 제 1 항에 있어서, 상기 레이저광은 연속 발진 레이저광 또는 반복 주파수 10 MHz 이상의 펄스 레이저광인, 반도체 기판 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 단결정 반도체 기판 위에 보호막을 형성하는 공정과;
    상기 보호막을 통하여 상기 제1 단결정 반도체 기판에 상기 이온 종을 조사하는 공정을 더 포함하는, 반도체 기판 제조방법.
  5. 제 4 항에 있어서, 상기 보호막은, 질화규소막과 질화산화규소막 중 적어도 하나를 포함하는 단층막 또는 2층 이상을 가지는 다층막인, 반도체 기판 제조방법.
  6. 제 1 항에 있어서, 상기 접합층은, 실리콘 소스 가스로서 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 형성된 산화규소막인, 반도체 기판 제조방법.
  7. 제 6 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 및 트리스디메틸아미노실란으로 이루어진 군에서 선 택된 가스인, 반도체 기판 제조방법.
  8. 제 1 항에 있어서, 재생 처리를 행한 상기 제2 단결정 반도체 기판을 재이용하여 상기 반도체 기판을 제조하는, 반도체 기판 제조방법.
  9. 제 1 항에 따른 방법에 의해 제조된 반도체 기판을 사용하여 반도체장치를 제조하는 방법으로서,
    지지 기판 위의 단결정 반도체층을 포함하는 반도체 소자를 형성하는 공정을 포함하는, 반도체장치 제조방법.
  10. 반도체 기판을 제조하는 방법으로서,
    수소 가스, 희가스, 할로겐 가스 및 할로겐 화합물 가스로부터 선택된 1종 또는 다수 종류의 가스를 포함하는 소스 가스를 여기하여 이온 종(種)을 생성하고, 상기 이온 종을 제1 단결정 반도체 기판에 도입하여 취화층(脆化層)을 형성하고;
    상기 제1 단결정 반도체 기판 위에 접합층을 형성하고;
    상기 접합층을 사이에 두고 상기 제1 단결정 반도체 기판과 지지 기판을 접합함으로써, 상기 제1 단결정 반도체 기판과 상기 지지 기판을 부착시키고;
    상기 제1 단결정 반도체 기판을 가열하여, 상기 취화층을 벽개면(劈開面)으로 하여 상기 제1 단결정 반도체 기판을 분리함으로써, 상기 제1 단결정 반도체 기판으로부터 분리된 단결정 반도체층을 상기 지지 기판 위에 고정하고;
    상기 단결정 반도체층이 분리된 제2 단결정 반도체 기판을 재생 처리하는 것을 포함하고,
    상기 재생 처리는, 상기 단결정 반도체층이 분리된, 상기 제2 단결정 반도체 기판의 면측으로부터 상기 제2 단결정 반도체 기판에 레이저광을 조사하여, 상기 제2 단결정 반도체 기판을 용융시키는 것에 의해 행해지고,
    1 영역당 용융 시간은 0.5 마이크로초 내지 1 밀리초로 하고,
    상기 레이저광의 파장을 λ로 하고, 상기 레이저광을 조사하는 상기 제2 단결정 반도체 기판의 판 두께를 d로 하고, 상기 제2 단결정 반도체 기판의 소광(消光) 계수를 k로 하고, 상기 레이저광의 침입 길이 δ로 할 때, 상기 레이저광의 침입 길이 δ는 식 0.8d ≤ δ ≤ 1.5d (단, δ = λ/4πk)을 만족시키는, 반도체 기판 제조방법.
  11. 제 10 항에 있어서, 재생 처리된 상기 제2 단결정 반도체 기판은 면방향에 평행한 방향으로 성장한 결정들을 가지는, 반도체 기판 제조방법.
  12. 제 10 항에 있어서, 상기 레이저광은 연속 발진 레이저광 또는 반복 주파수 10 MHz 이상의 펄스 레이저광인, 반도체 기판 제조방법.
  13. 제 10 항에 있어서,
    상기 제1 단결정 반도체 기판 위에 보호막을 형성하는 공정과;
    상기 보호막을 통하여 상기 제1 단결정 반도체 기판에 상기 이온 종을 조사하는 공정을 더 포함하는, 반도체 기판 제조방법.
  14. 제 13 항에 있어서, 상기 보호막은, 질화규소막과 질화산화규소막 중 적어도 하나를 포함하는 단층막 또는 2층 이상을 가지는 다층막인, 반도체 기판 제조방법.
  15. 제 10 항에 있어서, 상기 접합층은, 실리콘 소스 가스로서 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 형성된 산화규소막인, 반도체 기판 제조방법.
  16. 제 15 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 및 트리스디메틸아미노실란으로 이루어진 군에서 선택된 가스인, 반도체 기판 제조방법.
  17. 제 10 항에 있어서, 재생 처리를 행한 상기 제2 단결정 반도체 기판을 재이용하여 상기 반도체 기판을 제조하는, 반도체 기판 제조방법.
  18. 제 10 항에 따른 방법에 의해 제조된 반도체 기판을 사용하여 반도체장치를 제조하는 방법으로서,
    지지 기판 위의 단결정 반도체층을 포함하는 반도체 소자를 형성하는 공정을 포함하는, 반도체장치 제조방법.
  19. 반도체 기판을 제조하는 방법으로서,
    제1 단결정 반도체 기판 위에 접합층을 형성하고;
    상기 접합층을 사이에 두고 상기 제1 단결정 반도체 기판과 지지 기판을 접합함으로써, 상기 제1 단결정 반도체 기판과 상기 지지 기판을 부착시키고;
    상기 제1 단결정 반도체 기판을 가열하여 상기 제1 단결정 반도체 기판을 분리함으로써, 상기 제1 단결정 반도체 기판으로부터 단결정 반도체층을 분리하여 상기 지지 기판 위에 고정시키고;
    상기 단결정 반도체층이 분리된 제2 단결정 반도체 기판을 재생 처리하는 것을 포함하고,
    상기 재생 처리는, 상기 단결정 반도체층이 분리된, 상기 제2 단결정 반도체 기판의 면측으로부터 상기 제2 단결정 반도체 기판에 레이저광을 조사하여, 상기 제2 단결정 반도체 기판을 용융시키는 것에 의해 행해지고,
    1 영역당 용융 시간은 0.5 마이크로초 내지 1 밀리초로 하는, 반도체 기판 제조방법.
  20. 제 19 항에 있어서, 재생 처리된 상기 제2 단결정 반도체 기판은 면방향에 평행한 방향으로 성장한 결정들을 가지는, 반도체 기판 제조방법.
  21. 제 19 항에 있어서, 상기 레이저광은 연속 발진 레이저광 또는 반복 주파수 10 MHz 이상의 펄스 레이저광인, 반도체 기판 제조방법.
  22. 제 19 항에 있어서, 상기 접합층은, 실리콘 소스 가스로서 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 형성된 산화규소막인, 반도체 기판 제조방법.
  23. 제 22 항에 있어서, 상기 유기 실란 가스는, 규산 에틸, 트리메틸실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 및 트리스디메틸아미노실란으로 이루어진 군에서 선택된 가스인, 반도체 기판 제조방법.
  24. 제 19 항에 있어서, 재생 처리를 행한 상기 제2 단결정 반도체 기판을 재이용하여 상기 반도체 기판을 제조하는, 반도체 기판 제조방법.
  25. 제 19 항에 따른 방법에 의해 제조된 반도체 기판을 사용하여 반도체장치를 제조하는 방법으로서,
    지지 기판 위의 단결정 반도체층을 포함하는 반도체 소자를 형성하는 공정을 포함하는, 반도체장치 제조방법.
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