KR20090033058A

KR20090033058A - 평면 광파 회로, 그 제조 방법, 및 광 도파관 디바이스

Info

Publication number: KR20090033058A
Application number: KR1020080094281A
Authority: KR
Inventors: 신야 와타나베
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 2007-09-28
Filing date: 2008-09-25
Publication date: 2009-04-01
Also published as: JP2009086238A; EP2042900A1; CA2639638A1; KR100949068B1; CN101398512A; US20090087155A1; AU2008221629A1

Abstract

갭을 갖지 않고 광 도파관부에 광학 엘리먼트를 커플링함으로써 광학 커플링 효율을 개선시킬 수 있는 PLC 등을 제공한다. 이 PLC 는 광 도파관부 및 광학 엘리먼트 탑재부를 포함한다. 광 도파관부는 기판으로서 실리콘 기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래층을 갖는다. 광학 엘리먼트 탑재부는 광 도파관의 단부면으로서 광 도파관 단부면에 광학적으로 커플링될 LD 를 가지고, 이 LD 는 실리콘 기판상에 로딩된다. 광 도파관 단부면에서, 하부 클래드층의 단부면은 LD 로부터 멀어지는 방향을 향해 상부 클래드층의 단부면 및 코어층의 단부면에 대해 리세스된다.

광 도파관부, 광학 엘리먼트 탑재부, 하부 클래드층, 코어층, 상부 클래드층

Description

평면 광파 회로, 그 제조 방법, 및 광 도파관 디바이스{PLANAR LIGHTWAVE CIRCUIT, MANUFACTURING METHOD THEREOF AND LIGHT WAVEGUIDE DEVICE}

본 출원은 2007년 9월 28일 출원된 일본 특허 출원 제 2007-255202 호의 우선권에 기초하며 그것의 이점을 청구하고, 그 개시물은 여기에 참조로 전체적으로 포함된다.

본 발명은 기판상에 광 도파관부 및 광학 엘리먼트 탑재부 등을 갖는 평면 광파 회로에 관한 것이다. 이하, "평면 광파 회로" 를 간략히 PLC 라 칭한다.

광학 액세스 비지니스 업계에서 사용된 광학 트랜시버로서, LD (레이저 다이오드), PD (포토다이오드), 박막 필터, 렌즈 등으로 구성되는 마이크로-옵틱 타입 모듈, 및 실리콘 기판상에 석영계 도파관을 제조하고, 그 기판상에 LD, PD 등을 탑재함으로써 구성되는 PLC 모듈이 존재한다. 양 타입은 이점 및 결점을 갖는다. 그러나, 후자가 광 출력을 모니터링하는 동안 광학 축의 조정을 요구하지 않기 때문에 비용 및 운송과 관련하여 적합하다. 후자의 PLC 모듈에서 사용된 탑재 방법을 통상적으로 패시브 정렬 패키징으로 칭한다. 이러한 패시브 정렬 패키징을 이용하면, 도파관 칩에 대한 면 방향에 관한 포지셔닝 정확도가, 적외선으로 정렬 마커를 이미지-인식함으로써 확보된다. 수직 방향에 관한 정확도는 페디스탈 (pedestal) 로서 칭하는 블록에 의해 확보된다. 이 페디스탈의 높이는 높은 정밀도로 설정되어, 이 페디스탈상에 광학 컴포넌트를 단순히 로딩함으로써 광 도파관과 광학 컴포넌트를 정렬하는 것이 가능하다. 최종으로, 이들 컴포넌트 양자는 땝납 등을 통해 고정된다. 일본 등록 특허 공보 제 2823044 호 (특허 문헌 1) 가 이러한 구조의 예를 개시한다. 이하, 특허 문헌 1 에 관한 기술을 관련 기술로서 설명할 것이다.

도 7 은, 패키징 이전의 종래 기술에 따른 광 도파관 디바이스의 상세한 사시도이다. 이하, 이 도면을 참조하여 설명을 제공할 것이다.

종래 기술에 따른 광 도파관 디바이스 (70) 는 PLC (71) 및 그 PLC (71) 에 탑재된 LD (72) 를 갖는다. 이 PLC (71) 는, 실리콘 기판 (73) 의 일부상에 형성된 하부 클래드층 (81), 코어층 (84), 및 상부 클래드층 (82) 을 갖는 광 도파관부 (80); 및 광 도파관 단부면 (87) 을 통해 광학적으로 커플링될 LD (72) 를 실리콘 기판 (73) 상에 탑재하는 광학 엘리먼트 탑재부 (90) 를 포함한다. 상부 클래드층 (82) 은, 코어층 (84) 을 커버링하는 매립층 (85), 및 그 매립층 (85) 상에 놓인 클래드층 (86) 으로 구성된다.

광 도파관부 (80) 는 실리콘 기판 (73) 상에 실리카 막으로 형성된다. 광학 엘리먼트 탑재부 (90) 상에서, 실리콘 기판 (73) 상의 실리카 막의 일부가 제거되며, LD (72) 를 로딩하는 페디스탈 (91 - 94) 및 정렬 마커 (95, 96) 가 형성된다. 페디스탈 (91 - 94) 의 높이는, 페디스탈상에 로딩될 때 LD (72) 의 활 성층 (74) 의 높이가 광 도파관부 (80) 의 코어층 (84) 의 높이에 피팅하도록 설계된다. 한편, 평면 방향은 정렬 마커 (95 및 96) 를 사용함으로써 조정된다. 이들 정렬 마커 (95 및 96) 는 기둥 형상으로 형성되며, 그것의 상부면은 금속막에 의해 커버된다. 정렬 마커 (95 및 96) 의 상부면상의 원의 중심은 코어층 (84) 의 위치에 기초하여 높은 정밀도로 조정된다. 또한, 원형 컷팅 다이와 같은 금속 패턴으로 형성된 정렬 마커 (75 및 76) 가 또한 LD (72) 의 배면측 (epi-측 면) 상에 형성된다. 정렬 마커 (75 및 76) 의 상부면상의 원의 중심은 활성층 (74) 의 위치에 기초하여 높은 정밀도로 조정된다. 정렬 마커 (95 및 96) 및 정렬 마커 (75, 76) 는 서로 오버랩되고, 적외선이 실리콘 기판 (73) 의 배면측으로부터 조사되며, 투과광이 CCD (전하 커플링된 디바이스) 에 의해 상부로부터 모니터링된다. 적외선이 금속부에서만 차폐되기 때문에, LD (72) 와 PLC (71) 사이의 마커 이미지가 생성될 수 있다. PLC (71) 측상의 정렬 마커 (75, 76) 의 위치 및 LD (72) 측상의 정렬 마커 (95, 96) 의 위치는 코어층 (84) 및 활성층 (74) 각각과 관련하여 높은 정밀도로 결정된다. 따라서, 평면 방향에서의 광학축은, 마커들 양자의 원의 중심이 서로 매칭하는 위치에 LD (72) 를 로딩함으로써 정렬될 수 있다.

도 8 은, 패키징 이후의 도 7 의 광 도파관 디바이스의 단면도이다. 이하, 도 7 및 도 8 을 참조하여 종래 기술의 문제점을 설명한다.

일반적으로, LD (72) 가 PLC (71) 에 커플링되는 광 도파관 단부면 (87) 은 RIE (반응성 이온 에칭) 에 의해 형성된다. 이 때, 실리콘 기판 (73) 에 평행 하게 에칭된 면과 에칭에 의해 점진적으로 나타나는 광 도파관 단부면 (87) 사이의 교차 포인트 근처의 영역은 낮은 압력을 갖는 경향이 있다. 따라서, 에칭 가스는 휘발성이 아니며, 거기에 남아 있는 경향이 있다. 그 결과, 플루오르화탄소 폴리머 막과 같은 반응 결과 막이 쉽게 형성되어서, 하부 클래드층 (81) 의 단부면 (81a) 이 경사로 형성된다. 이러한 방식으로 형성된 광 도파관 단부면 (87) 은 최종으로 약간 경사진 형상 (하부 부분이 돌출됨) 을 갖게 된다.

이러한 경향은 아래의 원인에 의해 더욱 현저해진다. 일반적으로, 거의 도핑되지 않은 순수한 막 (예를 들어, NSG : 넌-도핑된 실리케이트 유리) 이 하부 클래층 (81) 에 대해 사용되며, 상대적으로 높은 온도 (약 섭씨 1,000 도) 에서의 열 처리가 적용된다. 이것은, 충분하게 높은 연화점을 갖는 막으로서 상부 클래드층 (82) 을 형성하는 것이 필요해서, 코어층 (84) 등이, 하부 클래드층 (81) 을 형성한 이후에 코어층 (84) 및 상부 클래드층 (82) 을 형성하는 열 처리를 적용하는 시간에서 하부 클래드층 (81) 으로 싱크되지 않기 때문이다. 한편, 상부 클래드층 (82) 은 보이드를 갖지 않고 형성된 코어층 (84) 을 매립하기 위해 상대적으로 낮은 연화점을 갖는 막일 필요가 있다. 따라서, 불순물이 도핑된 막 (예를 들어, BPSG : Borophospho Silicate Glass) 이 사용되며, 상대적으로 낮은 온도 (섭씨 850 도) 에서의 열 처리가 적용된다.

일반적으로, 막에 적용된 열 처리 온도 사이의 관계는, RIE 등에 의해 막상에서 수행된 건식 에칭의 에칭 레이트 사이의 관계와 일치한다. 즉, 더 높은 온도에서 열 처리된 막이 미세한 결정 구조를 갖게 되어, 그 막은 건식 에칭되는 것이 더 어려워진다. 즉, RIE 에 의한 에칭 레이트는 상부 클래드층 (82) 및 코어층 (84) 에 대해서 보다는 하부 클래드층 (81) 에 대해 더 느려진다. 그 결과, 하부 클래드층 (81) 의 단부면 (81a) 의 에칭 시간이 확장되어서, 반응 결과 막에 의해 영향을 받는 경향이 있다. 따라서, 하부 클래드층 (81) 의 단부면 (81a) 은, 상부 클래드층 (82) 및 코어층 (84) 의 에칭면 보다 큰 경사를 갖는 경향이 있다.

이러한 방식으로 형성된 광 도파관 단부면 (87) 은 실리콘 기판 (73) 에 대해 완전하게 수직이 아니다. 더욱 정확하게는, 광 도파관 단부면 (87) 에서의 상부 클래드층 (82) 부분은 거의 수직인 반면에, 하부 클래드층 부분 (81) 은 약간 경사지게 된다. 한편, LD (72) 의 발광 단부면 (77) 은 편평하고, 이것은 실리콘 표면 (73) 에 거의 수직인 형태로 광 도파관 단부면 (87) 에 커플링된다. 즉, 광학 커플링 효율을 증가시키기 위해 가능한 한 많이 단부면들 사이의 갭을 억제함으로써 서로 피팅시키려 하여도, 하부 클래드층 (81) 의 단부면 (81a) 의 경사는 LD (72) 와 먼저 접촉한다. 따라서, 갭 (D) 이 그 사이에 생성되어서, 단부면들 양자는 이 보다 근접하게 될 수 없다.

본 발명의 예시적인 목적은, 갭을 갖지 않고 광 도파관부와 광학 엘리먼트를 커플링함으로써 광학 커플링 효율을 개선시킬 수 있는 PLC 등을 제공하는 것이다.

본 발명의 예시적인 양태에 따른 PLC 는, 기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래드층을 갖는 광 도파관부; 및 광 도파관부의 단부면에 광학적으로 커플링될 광학 엘리먼트를 기판상에 로딩하는 광학 엘리먼트 탑재부를 포함한다. 광 도파관부의 단부면에서, 하부 클래드층의 단부면은, 광학 엘리먼트로부터 멀어지는 방향을 향해 코어층의 단부면 및 상부 클래드층의 단부면에 대해 리세스된다.

본 발명의 다른 예시적인 양태에 따른 광 도파관 디바이스는, 본 발명에 따른 PLC 및 그 PLC 에 탑재된 광학 엘리먼트를 포함한다.

본 발명의 또 다른 예시적인 양태에 따른 PLC 제조 방법은, 기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래드층을 갖는 광 도파관부, 및 광 도파관부의 단부면에 광학적으로 커플링될 광학 엘리먼트를 기판상에 로딩하는 광학 엘리먼트 탑재부를 포함하는 PLC 를 제조하는 방법이다. 본 발명에 따른 PLC 제조 방법은, 기판상에 하부 클래드층, 코어층, 및 상부 클래드층을 적층하는 제 1 단계; 기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래드층을 이방성 에칭을 이용함으로써 제거하는 것을 통해 광 도파관부 및 광학 엘리먼트 탑재부를 형성하는 제 2 단계; 및 코어층 및 상부 클래드층에 대해서 보다 하부 클래드층에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써 광 도파관부의 단부면상에 습식 에칭을 적용하여, 하부 클래드층의 단부면을 광학 엘리먼트로부터 멀어지는 방향을 향해 코어층의 단부면 및 상부 클래드층의 단부면에 대해 리세스되게 하는 제 3 단계를 포함한다.

본 발명에 따르면, 갭을 갖지 않고 광 도파관부에 광학 엘리먼트를 커플링함으로써 광학 커플링 효율을 개선시킬 수 있는 PLC 등을 제공한다.

도 1 은 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 1 예시적인 실시형태를 도시하는 상세한 사시도이다. 도 2 는 패키징 이후의 도 1 의 광 도파관 디바이스의 단면도이다. 이하, 도 1 및 도 2 를 참조하여 설명을 제공할 것이다. 동일한 참조 부호가 도 7 및 도 8 과 동일한 컴포넌트에 적용되며, 이들의 설명은 생략할 것이다.

이 예시적인 실시형태에 따른 광 도파관 디바이스 (10) 는, 예시적인 실시형태의 PLC (11) 및 그 PLC (11) 에 탑재된 광학 엘리먼트로서 LD (72) 를 포함한다. PLC (11) 는 광 도파관부 (20) 및 광학 엘리먼트 탑재부 (90) 를 포함한다. 광 도파관부 (20) 는 기판으로서 실리콘 기판 (73) 의 일부상에 형성된 하부 클래드층 (21), 코어층 (24), 및 상부 클래드층 (22) 을 갖는다. 광학 엘리먼트 탑재부 (90) 는, 광 도파관부 (20) 의 단부면으로서 광 도파관 단부면 (27) 에 광학 적으로 커플링될 LD (72) 를 가지며, 이 LD 는 실리콘 기판 (73) 상에 로딩된다. 광 도파관 단부면 (27) 에서, 하부 클래드층 (21) 의 단부면 (21a) 은 LD (72) 로부터 멀어지는 방향을 향해 코어층 (24) 의 단부면 (24a) 및 상부 클래드층 (22) 의 단부면 (22a) 에 대해 리세스된다. 상부 클래드층 (22) 은 코어층 (24) 을 커버하는 매립층 (25) 및 그 매립층 (25) 상에 놓인 클래드층 (26) 으로 구성된다.

다음으로, 예시적인 실시형태에 따른 PLC (11) 및 광 도파관 디바이스 (10) 의 기능 및 효과를 설명한다. 광 도파관 단부면 (27) 에서, 하부 클래드층 (21) 의 단부면 (21a) 은, LD (72) 로부터 멀어지는 방향을 향해 코어층 (24) 의 단부면 (24a) 및 상부 클래드층 (22) 의 단부면 (22a) 에 대해 리세스된다. 따라서, LD (72) 를 광 도파관 단부면 (27) 에 근접하게 함으로써 LD 를 탑재할 때, LD (72) 는 하부 클래드층 (21) 의 단부면 (21a) 과 먼저 접촉하지 않는다. 따라서, 도 2 에 도시된 바와 같이, LD (72) 가 갭을 갖지 않고 광 도파관부 (20) 에 커플링될 수 있어서, 광학 커플링 효율이 개선될 수 있다.

도 3 및 도 4 는 도 1 에 도시된 PLC 제조 방법의 제 1 예시적인 실시형태를 도시하는 단면도이다. 이러한 예시적인 실시형태는 도 1 에 도시된 PLC 를 제조하는 방법이다. 따라서, 이하, 도 1 내지 도 4 를 참조하여 설명을 제공할 것이다.

이러한 예시적인 실시형태는 도 1 에 도시된 PLC (11) 를 제조하는 방법이다. PLC (11) 는 광 도파관부 (20) 및 광학 엘리먼트 탑재부 (90) 를 포함한다. 광 도파관부 (20) 는 실리콘 기판 (73) 의 일부상에 형성된 하부 클래드층 (21), 코어층 (24), 및 상부 클래드층 (22) 을 갖는다. 광학 엘리먼트 탑재부 (90) 는 광 도파관 단부면 (27) 에서 광학적으로 커플링될 LD (72) 를 가지며, 이 LD 는 실리콘 기판 (73) 상에 로딩된다. 광 도파관 단부면 (27) 에서, 하부 클래드층 (21) 의 단부면 (21a) 은, LD (72) 로부터 멀어지는 방향을 향해 코어층 (24) 의 단부면 (24a) 및 상부 클래드층 (22) 의 단부면 (22a) 에 대해 리세스된다.

이러한 예시적인 실시형태에 따른 제조 방법은, 아래에 설명하는 제 1 단계, 제 2 단계, 및 제 3 단계를 포함하는 것을 특징으로 한다. 제 1 단계에서, 하부 클래드층 (21), 코어층 (24), 및 상부 클래드층 (22) 은 실리콘 기판 (73) 상에 적층된다 (도 3a, 도 3b, 및 도 3c 단계들). 제 2 단계에서, 실리콘 기판 (73) 상의 하부 클래드층 (21), 코어층 (24), 및 상부 클래드층 (22) 의 일부가, 이방성 건식 에칭을 사용함으로써 제거되어 광 도파관부 (20) 및 광학 엘리먼트 탑재부 (90) 를 형성한다 (도 3d 단계 및 도 4e 단계). 제 3 단계에서, LD (72) 로부터 멀어지는 방향을 향해 코어층 (24) 의 단부면 (24a) 및 상부 클래드층 (22) 의 단부면 (22a) 에 대해 리세스된 하부 클래드층 (21) 의 단부면 (21a) 을 갖기 위해, 코어층 (24) 및 상부 클래드층 (22) 에 대해서 보다 하부 클래드층 (21) 에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써 광 도파관 단부면 (27) 에 습식 에칭이 적용된다 (도 4f 단계).

제 2 단계에서 이방성 건식 에칭을 사용함으로써 하부 클래드층 (21), 코어층 (24), 및 상부 클래드층 (22) 을 제거할 때, 실리콘 기판 (73) 에 평행하게 에 칭되는 면과 에칭에 의해 점진적으로 나타나는 광 도파관 단부면 (27) 사이의 교차 포인트에 인접한 영역은 낮은 압력을 갖는 경향이 있다. 따라서, 에칭 가스가 휘발성이 아니며 거기에 남아 있는 경향이 있다. 그 결과, 반응 결과 막이, 에칭함으로써 최종으로 나타나는 하부 클래드층의 단부면 (21a) 상에 쉽게 형성되어서, 단부면 (21a) 이 경사지게 형성된다. 일반적으로, 코어층 (24) 이 싱크되지 않게 하기 위해 하부 클래드층 (21) 에 대해 미세 막이 사용된다. 따라서, 그것의 건식 에칭 레이트가 느리다. 이것은 하부 클래드층 (21) 의 단부면 (21a) 의 경사 형상의 형성을 돕는다. 즉, 하부 클래드층 (21) 의 단부면 (21a) 은 LD (72) 에 접근하는 방향을 향해 상부 클래드층 (22) 및 코어층 (24) 의 단부면들에 대해 돌출하게 된다.

따라서, 제 3 단계에서, 코어층 (24) 및 상부 클래드층 (22) 에 대해서 보다 하부 클래드층 (21) 에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써 광 도파관 단부면 (27) 에 습식 에칭이 적용된다. 이를 이용하여, 하부 클래드층 (21) 의 단부면 (21a) 은, 상부 클래드층 (22) 의 단부면 (22a) 및 코어층 (24) 의 단부면 (24a) 보다 LD (72) 로부터 멀어지는 방향을 향해 더욱 리세스되게 된다. 따라서, LD (72) 를 광 도파관 단부면 (27) 에 근접하게 함으로써 LD 를 탑재할 때, LD (72) 는 하부 클래드층 (21) 의 단부면 (21a) 과 먼저 접촉하지 않는다 (도 4g 단계). 따라서, 갭을 갖지 않고 LD (72) 를 광 도파관부(20) 에 커플링시킬 수 있어서, 광학적 커플링 효율이 개선될 수 있다.

다음으로, 예시적인 실시형태의 기능을 상세히 설명한다. 이하, 플루오 르화수소산계 수용액을 일반적으로 "플루오르화수소산" 이라 칭한다.

광 도파관부 (20) 를 구성하는 실리카 막은 플루오르화수소산에 의해 에칭될 수 있다. 붕소가 도핑되는 실리카 막은 플루오르화수소산에 대한 높은 내에칭성을 나타내고, 즉, 에칭되기 어렵다. BPSG 를 NSG 에 비교할 때, NSG 는 BPSG 보다 빠르게 에칭된다. 이러한 에칭 레이트비 (에칭 선택비) 는 붕소의 함유량 및 막의 열처리 온도에 따라 변화한다. 그러나, 통상적으로, BPSG 는 NSG 보다 빠르게 에칭되지 않는다.

이것은 또한, 광 도파관 단부면 (27) 이 플루오르화수소산계 에천트에 침지될 때 관측된다. 즉, 그 에천트에 침지되기 이전에, 하부 클래드층 (21) 은 상부 클래드층 (22) 에 대해 둘출된다. 그러나, 소정의 시간 또는 더 긴 시간 동안 에천트에 침지된 이후에, 상부 클래드층 (22) 은 하부 클래드층 (21) 에 대해 돌출되게 된다. 이것을 이용하여, 하부 클래드층 (21) 은, LD (72) 의 발광 단부면 (77) 을 광 도파관 단부면 (27) 에 피팅할 때 장애물이 되지 않아서, 이들 양자는 갭을 갖지 않고 서로 커플링될 수 있다.

도 1 및 도 2 는 패시브 정렬 패키징에 의해 제조되는 광 도파관 디바이스 (10) 의 개략도이다. 이 도면들에서의 코어층 (24) 은 편의를 위해 단순한 직선 도파관으로서 도시되어 있다. 그러나, 실제로는, 다양한 기능들을 가능하게 하기 위해 다양하게 설계된다. 도 1 은 LD (72) 가 PLC (11) 에 탑재되기 이전의 개략도이며, 도 2 는 패키징 이후에 코어층 (24) 을 통해 취해진 단면도이다. 도 4f 의 단계에 도시되어 있는 바와 같이, 광 도파관 단부면 (27) 은 상술한 바 와 같이 실리콘 기판 (73) 에 대해 완벽하게 수직이지 않으며, 상부 클래드층 (22) 측면 보다 더 돌출되어 있는 하부 클래드층 (21) 측면을 갖는 경사 형상이다. 따라서, 이러한 상태에서는, 갭을 갖지 않고 LD (72) 의 발광 단부면 (77)을 광 도파관 단부면 (27) 에 완벽하게 커플링 시키는 것이 불가능하다.

따라서, 플루오르화수소산에 의한 에칭 레이트가 하부 클래드층 (21) 보다 느린 막이 상부 클래드층 (22) 에 대해 사용되며, 그 후, 광 도파관 단부면 (27) 이 노출된 이후에 플루오르화수소산에 침지된다. 이것을 이용하여, 하부 클래드층 (21) 측면이 도 4f 의 단계에 도시된 바와 같이 선택적으로 에칭될 수 있다. 그 결과, LD (72) 의 발광 단부면 (77) 및 광 도파관 단부면 (27) 가, 적어도 활성층 (74) 의 노출된 단부면 및 코어층 (24) 의 노출된 단부면에서 갭을 갖지 않고 커플링될 수 있다.

먼저, 단계 A 내지 F 각각을 더욱 상세히 설명한다. 이하, 습식 에칭을 수행하는 바람직한 에천트로서 완충 플루오르화수소산 (BHF) 을 갖고 바람직한 이방성 건식 에칭으로서 반응성 이온 에칭을 함으로써 설명을 제공한다. 그러나, 동일한 효과를 달성할 수 있는 한은, 에천트 및 에칭 타입은 이들에 제한되지 않는다.

(단계 A)

먼저, 통상의 광 도파관 제조 방법과 동일한 절차를 통해, 하부 클래드층 (21) 이 실리콘 기판 (73) 상에 형성되고, 그 후, 코어층 (24) 이 그 위에 형성되며, 그 코어층 (24) 은 포토리소그래피 및 RIE 에 의해 규정된 형상으로 프로세싱 된다. 그 후, 그 프로세싱된 코어층 (24) 을 매립하는 매립층 (25) 이 증착되며, 이 코어층 (24) 은 어닐링함으로써 매립된다. 상대적으로 높은 연화점을 갖는 NSG 막이 하부 클래드층 (21) 에 대해 사용되어서, 코어층 (24) 은 어닐링시에 싱크되지 않는다. 또한, 상대적으로 높은 연화점을 갖는 SiON 막이 코어층 (24) 에 대해 사용되어서, 어닐링에 의해 변형되지 않는다. 한편, 리플로우 특성이 매립층 (25) 에 대해 요구되어서, 낮은 연화점을 갖는 BPSG 막이 그 매립층 (25) 에 대해 사용된다.

(단계 B)

이어서, 포토레지스트 막 (28) 이 포토리소그래피에 의해 형성되며, LD (72) 가 로딩될 부분에서 하부 클래드층 (21) 및 매립층 (25) 이 RIE 에 의해 제거된다. 여기서, 코어층 (24) 은, 이 제거에 의해 노출되는 단부면에 도달하지 않도록 사전에 설계된다.

(단계 C)

그 후, 상부 클래드층 (22) 의 클래드층 (26) 이 형성된다. 매립층 (25) 과 동일한 BPSG 막이 클래드층 (26) 에 대해 또한 사용된다. 또한, 이러한 클래드층 (26) 이 최종으로 페디스탈 (91-94) 로서 기능하여, 막 두께가 고유하게 결정된다. 즉, 막 두께는, LD (72) 가 페디스탈 (91-94) 상에 로딩될 때, LD (72) 의 활성층 (74) 의 중심축이 광 도파관부 (20) 의 코어층 (24) 의 중심축과 매칭하도록 결정된다. 매립층 (25) 의 막 두께와 클래드층 (26) 의 막 두께의 합을, 광 도파관의 특성에 대해 규정된 값 이상이 되도록 설정하는 것이 소망되는 경우에, 매립층 (25) 의 막 두께가 조정될 수도 있다. 즉, 페디스탈 (91-94) 을 낮추기 위해 클래드층 (26) 을 박형화하는데 있어서, 매립층 (25) 이 두껍게 될 수도 있다. 클래드층 (26) 을 형성한 이후에, 필요한 경우에 어닐링이 적용된다.

(단계 D)

이어서, 포토레지스트 막 (29) 이 포토리소그래피에 의해 형성되며, 페디스탈 (91-94), 정렬 마커 (95, 96), 및 광 도파관 단부면 (27) 이 RIE 에 의해 형성된다 (단계 E). 여기서, 코어층 (24) 은 또한, 에칭에 의해 노출되는 광 도파관 단부면 (27) 에 도달하지 않도록 사전에 설계된다.

(단계 F)

그 후, 이들은 포토레지스트 막 (29) 을 유지하면서, BHF 와 같은 에천트에 침지된다. 이 때, BPSG 막 및 SiON 막의 에칭 레이트 보다 BHF 에 대해 더 빠른 에칭 레이트를 갖는 NSG 막의 에칭이 더 빠르게 진행된다. 그 결과, 광 도파관 단부면 (27) 의 하부 클래드층 (21) 부분만이 더 리세스된다.

이 지점에서 수행된 침지 시간은 다음과 같이 결정된다. 먼저, 하부 클래드층 (21), 코어층 (24), 매립층 (25), 및 클래드층 (26) 에 대한 에천트의 에칭 레이트가 실험적으로 또는 논리적으로 획득된다. 그 후, 이들 에칭 레이트에 기초하여, 광 도파관 단부면 (27) 의 표면상에 노출될 코어층 (24), 및 규정된 양 만큼 상부 클래드층 (22) 에 대해 리세스될 광 도파관 단부면 (27) 에서의 하부 클래드층 (21) 부분에 대해 요구되는 시간이 계산된다. 이러한 계산된 시간은 침 지 시간이다. 단계 E 에서 노출된 광 도파관 단부면 (27) 으로부터 코어층 (24) 의 단부면 (24a) 까지의 리세스의 양은 침지 시간을 고려함으로써 설계된다. 또한, 페디스탈 (91-94) 및 정렬 마커 (95, 96) 의 사이즈는, 그들의 외주연부가 에칭되기 때문에 작아지게 된다. 따라서, 이들의 사이즈가 또한 이를 고려함으로써 설계된다.

(단계 G)

이어서, 도시하지는 않았지만, 전극과 같은 금속의 패터닝 및 전극과 실리콘 기판 사이의 절연을 위한 산화막의 패시베이션과 같은 단계들이 필요하다. 그에 의해, PLC (11) 의 플랫폼이 완성된다. 최종으로, LD (72) 가 패시브 정렬 패키징에 의해 PLC (11) 에 탑재되어, 광 도파관 디바이스 (10) 를 완성한다.

본 발명에 따른 예시적인 이점으로서, 광 도파관부의 단부면에서, 하부 클래드층의 단부면은 광학 엘리먼트로부터 멀어지는 방향으로 코어층의 단부면 및 상부 클래드층의 단부면에 대해 리세스된다. 따라서, 광 도파관부의 단부면에 광학 엘리먼트를 근접시킴으로써 광학 엘리먼트를 탑재할 때, 광학 엘리먼트는 하부 클래드층의 단부면과 먼저 접촉하지 않는다. 따라서, 갭을 갖지 않고 광학 엘리먼트를 광 도파관부에 커플링시킬 수 있어서, 광학 커플링 효율이 개선될 수 있다.

도 5 는, 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 2 실시형태를 도시하는 상세한 사시도이다. 이하, 이 도면을 참조하여 설명을 제공한다. 동일한 참조 부호가 도 1 과 동일한 컴포넌트에 적용되며, 그 설명은 생략한다.

이러한 예시적인 실시형태에 따른 광 도파관 디바이스 (30) 는, 예시적인 실시형태의 PLC (31) 및 그 PLC (31) 에 탑재된 LD (72) 를 포함한다. PLC (31) 는 광 도파관부 (40) 및 광학 엘리먼트 탑재부 (90) 를 포함한다. 광 도파관부 (40) 는 실리콘 기판 (73) 의 일부상에 형성된 하부 클래드층 (41), 코어층 (44), 및 상부 클래드층 (42) 을 갖는다. 광학 엘리먼트 탑재부 (90) 는 광 도파관 단부면 (47) 에 광학적으로 커플링될 LD (72) 를 가지며, LD 는 실리콘 기판 (73) 상에 로딩된다.

광 도파관 단부면 (47) 에서, 상부 클래드층 (42) 의 단부면 (42a) 은 제 1 단부면 (42b, 42c), 및 제 2 단부면 (42d) 을 갖는다. 단부면 (42b 및 42c) 는 코어층 (44) 의 단부면 (44a) 과 동일한 평면상에 또는 거의 동일한 평면상에 있다. 단부면 (42d) 은 코어층 (44) 의 단부면 (44a) 의 외주면에 있으며, LD (72) 로부터 멀어지는 방향으로 코어층 (44) 의 단부면 (44a) 에 대해 리세스된다. 즉, 상부 클래드층 (42) 의 단부면 (42a) 은, 위에서 볼 때 U-자 형상이다. 상부 클래드층 (42) 은, 코어층 (44) 을 커버하는 매립층 (45), 및 그 매립층 (45) 상에 놓은 클래드층 (46) 으로 구성된다.

도 4f 의 단계에서 설명한 습식 에칭 단계에서, 코어층 (44) 과 상부 클래드층 (42) 의 에칭 레이트들 사이의 차이가 무시될 수 없는 경우가 존재한다. 즉, 상부 클래드층 (42) 의 에칭 레이트는, 광 도파관의 제조 조건과 재료의 조합, 에천트 타입, 에칭 조건 (온도, 시간 등) 등에 따라, 코어층 (44) 의 에칭 레이트 보다 훨씬 커지게 되며, 이것은 무시될 수 없다. 이러한 경우에서, 코어층 (44) 은 습식 에칭에 의해 상부 클래드층 (42) 에 대해 돌출되게 된다. 따라서, LD (72) 를 탑재할 때, LD (72) 또는 돌출된 코어층 (44) 은, LD (72) 의 활성층 (74) 이 코어층 (44) 의 단부면 (44a) 과 직접 접하기 때문에 손상될 수도 있다.

따라서, 이러한 예시적인 실시형태의 PLC (31) 는 다음의 구성을 채용한다. 광 도파관 단부면 (47) 에는, 코어층 (44) 의 단부면 (44a) 및 상부 클래드층 (42) 의 단부면 (42b, 42c), 상부 클래드층 (42) 의 단부면 (42d), 하부 클래드층 (41) 의 단부면 (41a), 및 하부 클래드층 (41) 의 단부면 (41b) 이 존재하고, 이들 단부면은 LD (72) 에 근접한 단부면으로부터 이러한 순서로 위치된다. 따라서, 광 도파관 단부면 (47) 에 LD (72) 를 근접시킴으로써 LD 를 탑재할 때, LD (72) 는 하부 클래드층 (41) 의 단부면 (41a) 과 먼저 접촉하지 않는다. 따라서, LD (72) 가 갭을 갖지 않고 광 도파관부 (40) 에 커플링될 수 있어서, 광학 커플링 효율이 개선될 수 있다. 여기서, LD (72) 는 코어층 (44) 의 단부면 (44a) 뿐만 아니라 상부 클래드층 (42) 의 단부면 (42b, 42c) 과 먼저 접촉하게 되어, LD (72) 가 광 도파관 단부면 (47) 과 접촉할 때의 영향이 분산될 수 있다. 그에 의해, LD (72) 의 광학 커플링부가, 코어층 (44) 의 단부면 (44a) 과 접촉함으로써 손상되는 것을 방지할 수 있다. 이들 구조는, 대체로 광 도파관의 제조 조건 및 재료의 조합, 에천트 타입, 에칭 조건 (온도, 시간 등) 등에 따라 설계될 수 있다.

또한, 이러한 예시적인 실시형태에서, 광 도파관 단부면 (47) 측으로부터 볼 때, 코어층 (44) 의 단부면 (44a) 을 개재함으로써 형성된 상부 클래드층 (42) 의 2개의 단부면 (42b 및 42c) 이 존재한다. 따라서, LD (72) 의 광학 커플링부와 같은 발광 단부면 (77) 이 편평한 면을 갖고, 그 편평한 면이 광 도파관 단부면 (47) 에 평행하지 않으면서 LD (72) 가 광 도파관 단부면 (47) 에 근접하게 되더라도, LD (72) 는 코어층 (44) 의 단부면 (44a) 이 아닌 상부 클래드층 (42) 의 2개의 단부면 (42b 및 42c) 중 하나와 먼저 접촉한다. 따라서, 코어 층 (44) 의 단부면 (44a) 과의 접촉시키는 것에 의한 LD (72) 의 광학 커플링부의 손상이 더욱 안전하게 회피될 수 있다. 물론, 코어층 (44) 의 단부면 (44a) 은 이러한 손상을 간단히 회피하기 위해 LD (72) 의 발광 단부면 (77) 으로부터 멀어지는 방향으로 상부 클래드층 (42) 의 단부면 (42b, 42c) 에 대해 리세스될 수도 있다.

상부 클래드층 (42) 의 단부면 (42b, 42c) 의 형상 및 수는, 이들의 기능이 달성될 수 있는 한은 임의적으로 설정될 수도 있다. 예를 들어, 광 도파관 단부면 (47) 측으로부터 볼 때, 코어층 (44) 의 단부면 (44a) 을 개재함으로써 제공된 3개 이상의 단부면, 또는 하나의 단부면이 존재할 수도 있다.

다음으로, 도 3 및 도 4 에 도시된 제조 방법과는 다른 점에 집중하여 PLC (31) 의 제조 방법을 설명한다. 아래에서의 제 2 단계 및 제 3 단계는 도 3 및 도 4 에 도시된 제조 방법의 제 2 단계 및 제 3 단계에 대응한다.

먼저, 제 2 단계에서, RIE 를 이용함으로써 실리콘 기판 (73) 상에서 하부 클래드층 (41), 코어층 (44), 및 상부 클래드층 (42) 의 일부를 제거할 때, 코어층 (44) 을 포함하는 광 도파관 단부면 (47) 의 중심부가 LD (72) 로부터 멀어지는 방향을 향해 광 도파관 단부면의 주변부에 대해 리세스된다. 즉, RIE 에서 사용 된 포토레지스트막은 위에서 볼 때 U자 형상으로 형성된다. 포토레지스트막의 형상 (리세스된 부분의 치수) 은 제 3 단계에서의 에천트에 침지하는 시간에 밀접하게 관련되어, 사전에 적절하게 설계된다.

또한, 제 3 단계에서, 코어층 (44) 에 대해서 보다 상부 클래드층 (42) 에 대해 더 큰 에칭 레이트를 나타내는 에천트가 사용되어서, 주변부에서의 상부 클래드층 (42) 의 단부면 (42b, 42c) 을 코어층 (44) 의 단부면 (44a) 에 더 근접하게 하며, 중심부에서의 상부 클래드층 (42) 의 단부면 (42d) 을 LD (72) 로부터 멀어지는 방향으로 코어층 (44) 의 단부면 (44a) 에 대해 리세스한다.

이 포인트에서 수행된 침지 시간은 다음과 같이 결정된다. 먼저, 하부 클래드층 (41), 코어층 (44), 매립층 (45), 및 클래드층 (46) 의 에천트의 에칭 레이트는 실험적으로 또는 논리적으로 획득된다. 그 후, 이들 에칭 레이트에 기초하여, 광 도파관 단부면 (47) 의 표면상에 노출될 코어층 (44), 상부 클래드층 (42) 에 대해 규정된 양 만큼 리세스될 광 도파관 단부면 (47) 에서의 하부 클래드층 (41) 부분, 및 코어층 (44) 의 단부면 (44a) 과 동일한 평면 또는 거의 동일한 평면상에 있을 상부 클래드층 (42) 의 단부면 (42b, 42c) 에 대해 요구되는 시간이 계산된다. 이러한 계산된 시간이 침지 시간이다.

이에 의해, 광 도파관 단부면 (47) 에서, 코어층 (44) 의 단부면 (44a), 상부 클래드층 (42) 의 단부면 (42b, 42c), 상부 클래드층 (42) 의 단부면 (42d), 하부 클래드층 (41) 의 단부면 (41a), 및 하부 클래드층 (41) 의 단부면 (41b) 이 존재하며, 이들은 LD (72) 에 근접한 단부면으로부터 이러한 순서로 위치된다.

도 6 은 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 3 실시형태를 도시하는 상세한 사시도이다. 이하, 이 도면을 참조하여 설명을 제공할 것이다. 동일한 참조 부호가 도 1 과 동일한 컴포넌트에 적용되며, 이들의 설명을 생략한다.

이러한 예시적인 실시형태에 따른 광 도파관 디바이스 (50) 는, 예시적인 실시형태의 PLC (51) 및 그 PLC (51) 에 탑재된 광학 엘리먼트로서 LD (72) 를 포함한다. PLC (51) 는 광 도파관부 (60) 및 광학 엘리먼트 탑재부 (90) 를 포함한다. 광 도파관부 (60) 는 실리콘 기판 (73) 의 일부상에 형성된 하부 클래드층 (61), 코어층 (64, 68, 69), 및 상부 클래드층 (62) 을 포함한다. 광학 엘리먼트 탑재부 (90) 는 광 도파관 단부면 (67) 에 광학적으로 커플링될 LD (72) 를 갖고, 이 LD 는 실리콘 기판 (73) 상에 로딩된다.

코어층 (64) 은 LD (72) 에 광학적으로 커플링되는 제 1 코어층이다. 코어층 (68 및 69) 은 LD (72) 에 광학적으로 커플링되지 않는 제 2 코어층이다. 광 도파관 단부면 (67) 에서, 코어층 (64, 68, 및 69) 의 단부면 (64a, 68a, 및 69a) 은 동일한 평면 또는 거의 동일한 평면상에 있으며, 이들 단부면 각각은 단부면 (64a, 68a, 및 69a) 각각의 주변에서 상부 클래드층 (62) 의 단부면 (62a) 에 대해 LD (72) 에 접근하는 방향을 향해 돌출된다. 즉, 코어층 (64, 68, 및 69) 의 3개의 단부면 (64a, 68a, 및 69a) 각각은 위에서 볼 때 광학 엘리먼트 탑재부 (90) 를 향해 돌출되는 형태이다. 상부 클래드층 (62) 은, 코어층 (64) 을 커버하는 매립층 (65) 및 그 매립층 (65) 상에 놓인 클래드층 (66) 으로 구성된다.

도 4f 의 단계에 설명된 습식 에칭 단계에서, 코어층 (64) 과 상부 클래드층 (62) 의 에칭 레이트 사이의 차이가 무시될 수 없는 경우가 존재한다. 즉, 상부 클래드층 (62) 의 에칭 레이트는, 광 도파관의 제조 조건 및 재료의 조합, 에천트의 타입, 에칭 조건 (온도, 시간 등) 등에 따라, 무시될 수 없는 코어층 (64) 의 에칭 레이트 보다 훨씬 더 커지게 된다. 이러한 경우에서, 코어층 (64) 은 습식 에칭에 의해 상부 클래드층 (62) 에 대해 돌출되게 된다. 따라서, LD (72) 를 탑재할 때, LD (72) 또는 돌출된 코어층 (64) 은, LD (72) 의 활성층 (74) 이 코어층 (64) 의 단부면 (64a) 과 직접적으로 접하기 때문에 손상될 수도 있다.

따라서, 이러한 예시적인 실시형태의 PLC (51) 는 아래의 구성을 채용한다. 광 도파관 단부면 (67) 에서, 코어층 (64) 의 단부면 (64a, 68a, 69a), 상부 클래드층 (62) 의 단부면 (62a), 및 하부 클래드층 (61) 의 단부면 (61a) 이 LD (72) 에 더 근접한 단부면으로부터 이러한 순서로 존재한다. 따라서, LD (72) 를 광 도파관 단부면 (67) 에 근접시킴으로써 LD 를 탑재할 때, LD (72) 는 하부 클래드층 (61) 의 단부면 (61a) 과 먼저 접촉하지 않는다. 따라서, LD (72) 는 갭을 갖지 않고 광 도파관부 (60) 에 커플링될 수 있어서, 광학 커플링 효율이 개선될 수 있다. 여기서, LD (72) 는 제 1 코어층으로서 코어층 (64) 의 단부면 (64a) 뿐만 아니라 제 2 코어층으로서 코어층 (68, 69) 의 단부면 (68a, 69a) 과 접촉하여, LD (72) 가 광 도파관 단부면 (67) 과 접촉할 때의 영향일 분산될 수 있다. 그에 의해, LD (72) 의 광학 커플링부가 코어층 (64) 의 단부면 (64a) 과 접촉시킴으로써 손상되는 것을 방지할 수 있다. 이들 구조는 대체로 광 도파관의 제 조 조건 및 재료의 조합, 에천트의 타입, 에칭 조건 (온도, 시간 등) 등에 따라 설계될 수 있다.

또한, 이러한 예시적인 실시형태에서, 광 도파관 단부면 (67) 으로부터 볼 때, 코어층 (64) 의 단부면 (64a) 을 개재으로써 형성된 제 2 코어층으로서 코어층 (68, 69) 의 2개의 단부면 (68a, 69a) 이 존재한다. 따라서, LD (72) 의 광학 커플링부로서 발광 단부면 (77) 이 편평한 면을 갖고, 그 편평한 면이 광 도파관 단부면 (67) 에 평행하지 않으면서 LD (72) 가 광 도파관 단부면 (67) 에 근접하게 되더라도, LD (72) 는 코어층 (64) 의 단부면 (64a) 이 아니라 코어층 (68, 69) 의 2개의 단부면 (68a 및 69a) 중 하나와 먼저 접촉한다. 따라서, 코어층 (64) 의 단부면 (64a) 과의 접촉에 의한 LD (72) 의 광학 커플링부의 손상이 더욱 안전하게 회피될 수 있다. 물론, 코어층 (64) 의 단부면 (64a) 은, 이러한 손상을 간단히 회피하기 위해, LD (72) 의 발광 단부면 (77) 으로부터 멀어지는 방향으로 코어층 (68, 69) 의 2개의 단부면 (68a, 69a) 에 대해 리세스될 수도 있다.

코어층 (68, 69) 의 단부면 (68a, 69a) 의 형상 및 수는 이들의 기능이 달성될 수 있는 한은 임의적으로 설정될 수도 있다. 예를 들어, 광 도파관 단부면 (67) 측으로부터 볼 때, 코어층 (64) 의 단부면 (64a) 을 개재함으로써 제공된 3개 이상의 단부면, 또는 하나의 단부면이 존재한다.

다음으로, 도 3 및 도 4 에 도시된 제조 방법과는 다른 점에 집중하여 PLC (51) 의 제조 방법을 설명한다. 아래에서의 제 1 단계 및 제 3 단계는 도 3 및 도 4 에 도시된 제조 방법의 제 1 단계 및 제 3 단계에 대응한다.

먼저, 제 1 단계에서, 제 1 코어층으로서 코어층 (64) 및 제 2 코어층으로서 코어층 (68, 69) 이 동일한 재료로 동시에 형성된다. 이를 위해, 제 1 단계에서 포토레지스트막을 노출시키는 마스크는 간단히 변경될 수도 있다. 이러한 포토레지스트막은 코어층들을 에칭할 때 사용된다.

또한, 제 3 단계에서, 코어층 (64, 68, 69) 에 대해서 보다 상부 클래드층 (62) 에 대해 더 큰 에칭 레이트를 나타내는 에천트가 사용되어, 코어층 (64, 68, 69) 의 단부면 (64a, 68a, 69a) 은 동일한 평면 또는 거의 동일한 평면상에 있고, 그 단부면 (64a, 68a, 69a) 은 LD (72) 에 접근하는 방향을 향해 상부 클래드층 (62) 의 단부면 (62a) 에 대해 돌출된다. 제 3 단계에서의 에칭 레이트는, "코어층 (64, 68, 69) < 상부 클래드층 (62) < 하부 클래드층 (61)" 의 관계에 있다.

에천트에 침지하는 시간은 다음과 같이 결정된다. 먼저, 하부 클래드층 (61), 코어층 (64, 68, 69), 매립층 (65), 및 클래드층 (66) 의 에천트의 에칭 레이트가 실험적으로 또는 논리적으로 획득된다. 그 후, 이들 에칭 레이트에 기초하여, 광 도파관 단부면 (67) 의 표면상에 노출될 코어층 (64, 68, 69), 및 상부 클래드층 (62) 에 대해 규정된 양 만큼 리세스될 광 도파관 단부면 (67) 에서의 하부 클래드층 (61) 부분에 대해 요구되는 시간이 계산된다. 이러한 계산된 시간이 침지 시간이다.

이에 의해, 제 3 단계 이후에 광 도파관 단부면 (67) 에서, 코어층 (64, 68, 69) 의 단부면 (64a, 68a, 69a), 상부 클래드층 (62) 의 단부면 (62a), 및 하부 클래드층 (62) 의 단부면 (62a) 이 LD (72) 에 근접한 단부면으로부터 이러한 순서로 존재한다.

예시적인 실시형태들 각각을 참조함으로써 본 발명을 설명하였지만, 본 발명은 이들 예시적인 실시형태들에 제한되지 않는다. 당업자에게 생각되는 다양한 변경들 및 변형들이 본 발명의 구조 및 상세에 적용될 수도 있다. 또한, 본 발명이 예시적인 실시형태들 각각에 설명된 구조의 일부 또는 모든 조합을 포함한다는 것을 이해할 것이다.

도 1 은 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 1 예시적인 실시형태를 도시하는 상세한 사시도.

도 2 는 패키징 이후의 도 1 의 광 도파관 디바이스의 단면도.

도 3 은 본 발명에 따른 PLC 제조 방법의 제 1 예시적인 실시형태의 제 1 단면도를 도시하는 도면.

도 4 는 본 발명에 따른 PLC 제조 방법의 제 1 예시적인 실시형태의 제 2 단면도를 도시하는 도면.

도 5 는 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 2 예시적인 실시형태를 도시하는 상세한 사시도.

도 6 은 패키징 이전의 본 발명에 따른 광 도파관 디바이스의 제 3 예시적인 실시형태의 상세한 사시도.

도 7 은 패키징 이전의 종래 기술에 따른 광 도파관 디바이스를 도시하는 상세한 사시도.

도 8 은 패키징 이후의 도 7 의 광 도파관 디바이스를 도시하는 단면도.

*도면의 주요 부분에 대한 부호의 설명*

10,30,50 : 광 도파관 디바이스 11,31, 51 : PLC

21,41,61 : 하부 클래드층 22,42,62 : 상부 클래드층

24,44,64 : 코어층 72 : LD

Claims

기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래드층을 갖는 광 도파관부; 및 상기 광 도파관부의 단부면에 광학적으로 커플링될 광학 엘리먼트를 상기 기판상에 로딩하는 광학 엘리먼트 탑재부를 포함하며,

상기 광 도파관부의 상기 단부면에서, 상기 하부 클래드층의 단부면이, 상기 광학 엘리먼트로부터 멀어지는 방향을 향해 상기 상부 클래드층의 단부면 및 상기 코어층의 단부면에 대해 리세스되는, 평면 광파 회로.
제 1 항에 있어서,

상기 코어층은, 상기 광학 엘리먼트에 광학적으로 커플링되는 제 1 코어층, 및 상기 광학 엘리먼트에 광학적으로 커플링되지 않은 제 2 코어층을 포함하며,

상기 광 도파관부의 상기 단부면에서, 상기 제 1 코어층 및 상기 제 2 코어층의 단부면들은, 상기 제 1 코어층 및 상기 제 2 코어층의 상기 단부면들의 주변에서 상기 클래드층의 상기 단부면에 대해, 상기 광학 엘리먼트에 접근하는 방향을 향해 돌출되는, 평면 광파 회로.
제 2 항에 있어서,

상기 제 2 코어층은 제 1 코어층과 함께 상기 하부 클래드층상에 형성되며,

상기 광도파관부의 상기 단부면으로부터 볼 때, 상기 제 1 코어층을 개재 (sandwiching) 함으로써 형성된 적어도 2개의 제 2 코어층이 존재하는, 평면 광파 회로.
제 1 항에 있어서,

상기 광 도파관부의 상기 단부면에서, 상기 상부 클래드층의 상기 단부면은, 상기 코어층의 상기 단부면의 주변에 있고 상기 코어층의 상기 단부면에 대해 상기 광학 엘리먼트로부터 멀어지는 방향으로 리세스되는 제 1 단부면 및 제 2 단부면을 갖는, 평면 광파 회로.
평면 광파 회로, 및 상기 평면 광파 회로상에 탑재된 광학 엘리먼트를 포함하며,

상기 평면 광파 회로는, 기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래드층을 갖는 광 도파관부, 및 상기 광 도파관부의 단부면에 광학적으로 커플링될 광학 엘리먼트를 상기 기판상에 로딩하는 광학 엘리먼트 탑재부를 포함하며,

상기 광 도파관부의 상기 단부면에서, 상기 하부 클래드층의 단부면이, 상기 광학 엘리먼트로부터 멀어지는 방향을 향해 상기 상부 클래드층의 단부면 및 상기 코어층의 단부면에 대해 리세스되는, 광 도파관 디바이스.
기판의 일부상에 형성된 하부 클래드층, 코어층, 및 상부 클래층을 갖는 광 도파관부, 및 상기 광 도파관부의 단부면에 광학적으로 커플링될 광학 엘리먼트를 상기 기판상에 로딩하는 광학 엘리먼트 탑재부를 포함하는 평면 광파 회로의 제조 방법으로서,

상기 기판상에 상기 하부 클래드층, 상기 코어층, 및 상기 상부 클래드층을 적층하는 제 1 단계;

이방성 에칭을 사용함으로써, 상기 기판의 일부상에 형성된 상기 하부 클래드층, 상기 코어층, 및 상기 상부 클래드층의 제거를 통해 상기 광 도파관부 및 상기 광학 엘리먼트 탑재부를 형성하는 제 2 단계; 및

상기 코어층 및 상기 상부 클래드층에 대해서 보다 상기 하부 클래드층에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써 상기 광 도파관부의 상기 단부면에 대해 습식 에칭을 적용하여, 상기 하부 클래드층의 단부면이 상기 광학 엘리먼트로부터 멀어지는 방향을 향해 상기 상부 클래드층의 단부면 및 상기 코어층의 단부면에 대해 리세스되게 하는 제 3 단계를 실행하는, 평면 광파 회로 제조 방법.
제 6 항에 있어서,

상기 기판상에 상기 하부 클래드층, 상기 코어층, 및 상기 상부 클래드층을 적층하는 상기 제 1 단계에서, 상기 코어층으로서, 상기 광학 엘리먼트에 광학적으로 접속되는 제 1 코어층 및 상기 광학 엘리먼트에 광학적으로 접속되지 않은 제 2 코어층이 동일한 재료로 동시에 형성되며,

상기 하부 클래드층의 단부면이 상기 광학 엘리먼트로부터 멀어지는 방향을 향해 상기 상부 클래드층의 단부면 및 상기 코어층의 단부면에 대해 리세스되게 하는 상기 제 3 단계에서, 상기 제 1 코어층 및 상기 제 2 코어층의 단부면들은, 상기 에천트로서 상기 코어층에 대해서 보다 상기 상부 클래드층에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써, 상기 광학 엘리먼트에 접근하는 방향을 향해 상기 상부 클래드층의 상기 단부면에 대해 돌출되는, 평면 광파 회로 제조 방법.
제 7 항에 있어서,

상기 기판상에 상기 하부 클래드층, 상기 코어층, 및 상기 상부 클래드층을 적층하는 상기 제 1 단계에서, 상기 광 도파관부의 상기 단부면으로부터 볼 때, 상기 제 1 코어층을 개재함으로써 적어도 2개의 제 2 코어층이 형성되는, 평면 광파 회로 제조 방법.
제 6 항에 있어서,

상기 광 도파관부 및 상기 광학 엘리먼트 탑재부를 형성하는 제 2 단계에서, 상기 이방성 에칭을 사용함으로써 상기 기판의 일부상에 형성된 상기 하부 클래드층, 상기 코어층, 및 상기 상부 클래드층을 제거할 때, 상기 코어층을 포함하는 상기 광 도파관부의 상기 단부면의 중심부가 상기 광학 엘리먼트로부터 멀어지는 방향으로 상기 광 도파관부의 상기 단부면의 주변부에 대해 리세스되며,

상기 하부 클래드층의 단부면이 상기 광학 엘리먼트로부터 멀어지는 방향을 향해 상기 상부 클래드층의 단부면 및 상기 코어층의 단부면에 대해 리세스되게 하는 상기 제 3 단계에서, 상기 주변부에서의 상기 상부 클래드층의 상기 단부면은 상기 코어층의 상기 단부면에 근접하게 되고, 상기 중심부에서의 상기 상부 클래드층의 상기 단부면은, 상기 에천트로서 상기 코어층에 대해서 보다 상기 상부 클래드층에 대해 더 큰 에칭 레이트를 나타내는 에천트를 사용함으로써 상기 광학 엘리먼트로부터 멀어지는 방향으로 상기 코어층의 상기 단부면에 대해 리세스되는, 평면 광파 회로 제조 방법.