JP4796884B2 - 光導波路デバイスの製造方法 - Google Patents

Description

本発明は、基板上に光導波路部と光素子搭載部とを有する光導波路デバイス及びその製造方法に関する。

光アクセス市場で使用される光トランシーバは、ＬＤ、ＰＤ、薄膜フィルタ、レンズなどから構成されるマイクロオプティクス型モジュールと、シリコン基板上に石英導波路を作製し、ＬＤやＰＤなどを表面実装して構成されるＰＬＣモジュールとに大別される。両者とも一長一短を有するが、光軸調整を必要としない後者の方がコスト及びデリバリーの点で有利と言える。この光軸調整を必要としない実装方法は、一般に「パッシブアライメント実装」と呼ばれている。このパッシブアライメント実装において、光部品の光導波路チップ対する平面方向位置は、両者に設けられたアライメントマーカを赤外透過光で画像検出認識することによって決定される。また、その垂直方向位置は、台座と呼ばれるブロックの高さによって決定される。この台座高さは高精度に作製されるため、台座に光部品を搭載するだけで、光導波路との高さを高精度に合わせることが可能となる。

この種の光導波路デバイスが、例えば特許文献１に開示されている。図３は、特許文献１に開示された従来の光導波路デバイスを示す分解斜視図である。以下、この図面に基づき説明する。

光導波路デバイス５０は、シリコン基板５１上に形成された下部クラッド層５２１，５２２、コア層５３及び上部クラッド層５４を有する光導波路形成層５５から成る光導波路部５６と、光導波路形成層５５の一部が除去されて成る光素子搭載部５７とを有し、光導波路形成層５５の一部の除去によって露出した光導波路部５６の端面に、光素子搭載部５７に搭載された発光素子５８が光学的に結合される。

光素子搭載部５７は、下部クラッド層５２１から成る台座ブロック５９及びアライメントマーカ６０と、台座ブロック５９上及びアライメントマーカ６０上に設けられたクロム（Ｃｒ）膜６１から成るエッチングストップ用マスク６２とを有し、かつ、エッチングストップ用マスク６２に発光素子５８が接触する。下部クラッド層５２１，５２２、コア層５３及び上部クラッド層５４は常圧ＣＶＤ膜である。

換言すると、光導波路デバイス５０は、光導波路回路が作製されたＰＬＣチップ上に発光素子５８が表面実装されたものである。

図４は図３の光導波路デバイスを製造する方法を示す断面図であり、図４（ａ）〜図４（ｈ）の順に工程が進行する。以下、図３及び図４に基づき説明する。

（ａ）．まず、シリコン基板５１上に、一層目の下部クラッド層５２１を成膜する。

（ｂ）．続いて、下部クラッド層５２１上に、後に台座ブロック形成用のマスクとなるクロム膜６１をパターニングする。このとき、発光素子５８搭載時に必要となるアライメントマーカ形成用のマスクとなるクロム膜６１も同時にパターニングされる。

（ｃ）．続いて、二層目の下部クラッド層５２２を成膜する。

（ｄ）．続いて、下部クラッド層５２２の上に、光導波路部５６のコアとなるコア層５３を堆積させ、ドライエッチングによって導波路をパターニングする。

（ｅ）．続いて、コア層５３を埋め込むための一層目の上部クラッド層５４１を堆積させ、高温でリフロー処理する。上部クラッド層５４１は、低融点膜から成る。このリフロー処理の温度は、一般に８００℃〜９００℃である。

（ｆ）．続いて、その上に二層目の上部クラッド層５４２を成膜して導波路構造が完成する。

（ｇ）．続いて、図示しないが、その上にクロム膜６３及びフォトレジスト膜６４を積層し、光導波路部５６となる光導波路形成層５５上にのみクロム膜６３が残るようにパターンニングする。最後に、ドライエッチングによって、クロム膜６３をマスクとしてコア層５３の端面を露出させると同時に、（ｂ）でパターニングしたクロム膜６１をエッチングストップ用マスク６２として、台座ブロック５９及びアライメントマーカ６０を形成して完成となる。

この後、必要に応じて、絶縁膜や電極メタルなどを成膜及びパターニングする。例えば（ｈ）では、クロム膜６３が除去されている。

光導波路デバイス５０の最大の特徴は、光導波路部５６のコア層５３と台座ブロック５９との高さが、成膜装置の精度のみに支配されることである。成膜装置の精度は、ウェハ面内のバラツキにして１〔％〕程度である。ゆえに、下部クラッド層５２２の膜厚が仮に１．５〔μｍ〕としても、コア層５３と台座ブロック５９との高さズレは１５〔ｎｍ〕にしかならない。従って、アライメントマーカ６０で水平方向を調整し、台座ブロック５９に発光素子５８を搭載することにより、光軸調整をすることなく高精度な光結合が実現する。つまり、発光素子５８の活性層５８１とコア層５３とが、高い精度で対向する。なお、図４には各工程における熱処理温度を書き添える。

特許第２８２３０４４号公報

例えば、プラズマＣＶＤなどによって作製される膜は屈折率を高くできるため、コアとクラッドとの屈折率差を大きくすることが可能となり、光導波路の設計自由度が大幅に高くなる。ただし、プラズマＣＶＤで成膜した薄膜は高い温度での熱処理（通常１１００℃前後）が必要となる。

一方、光導波路デバイス５０では、前述したとおり、コア層５３が常圧ＣＶＤ膜である。その理由は、コア層５３をプラズマＣＶＤ膜とすると、高温での熱処理によってクロム膜６１が酸化することにより、エッチングストップ用マスク６２の役割を果さなくなるからである。

そこで、本発明の目的は、このような高温の熱処理が必要な場合でも、高精度な台座ブロックを作製できる、光導波路デバイス及びその製造方法を提供することにある。

本発明に係る光導波路デバイスは、基板上に形成された下部クラッド層、コア層及び上部クラッド層を有する光導波路形成層から成る光導波路部と、光導波路形成層の一部が除去されて成る光素子搭載部とを有し、光導波路形成層の一部の除去によって露出した光導波路部の端面に光素子搭載部に搭載された光素子が光学的に結合されるものである。そして、上部クラッド層は一層又は二層以上から成る。光素子搭載部は、下部クラッド層及びコア層が除去された基板上に設けられた上部クラッド層の少なくとも一層から成る台座ブロックと、台座ブロック上に設けられた薄膜から成るマスクとを有し、マスクに光素子が接触する。

本発明におけるマスクは、上部クラッド層等をエッチングする際に上部クラッド層等よりも下をエッチングしてしまうことを、防ぐためのエッチングストップ用ではない。つまり、マスクとなる薄膜は、上部クラッド層を構成する少なくとも一層上に設けられる。そのため、薄膜を形成する前に、下部クラッド層、コア層などに高温の熱処理を施しても、薄膜には何ら影響を与えない。したがって、このような高温の熱処理が必要な場合でも、エッチングストップ用マスクが不要となるので、高精度な台座ブロックを作製できる。なお、本発明の構成から明らかなように、台座ブロックの材料（例えばシリコン酸化膜（ＳｉＯ_２））及びその高さは、上部クラッド層を構成する少なくとも一層のそれらと同一である。

また、下部クラッド層及びコア層がプラズマＣＶＤ膜から成る、としてもよい。このとき、プラズマＣＶＤ膜は、成膜後に１０００℃以上（より好ましくは１１００℃以上）でアニール処理された膜である、としてもよい。これにより、コアの屈折率を高くできるため、コアとクラッドとの屈折率差を大きくでき、光導波路の設計自由度が大幅に高くなる。

また、上部クラッド層は、これを構成する層に制限はなく、例えば積層された第一層及び第二層から成る。このとき、光素子搭載部は、下部クラッド層、コア層及び第一層が除去された基板上に設けられた第二層から成る台座ブロックと、台座ブロック上に設けられた薄膜から成るマスクとを有する。このように、コア層に接する上部クラッド層と、マスクを設ける上部クラッド層とを、別々に形成することができる。

本発明に係る光導波路デバイスの製造方法は、基板上に形成された下部クラッド層、コア層及び上部クラッド層を有する光導波路形成層から成る光導波路部と、光導波路形成層の一部が除去されて成る光素子搭載部とを有し、光導波路形成層の一部の除去によって露出した光導波路部の端面に光素子搭載部に搭載された光素子が光学的に結合され、上部クラッド層が一層又は二層以上から成る光導波路デバイスを製造する方法であり、次の第一工程〜第五工程を含む。第一工程では、基板上に少なくとも下部クラッド層及びコア層を積層する。第二工程では、光素子搭載部となる部分において、少なくとも下部クラッド層及びコア層を除去する。第三工程では、光導波路部となる部分の上及び光素子搭載部となる部分の上に上部クラッド層の少なくとも一層を形成することにより、光素子搭載部となる部分の上に上部クラッド層の少なくとも一層から成る台座ブロック層を形成する。第四工程では、光素子搭載部となる部分において、台座ブロック層上に薄膜から成るマスクを形成する。第五工程では、光素子搭載部となる部分においてマスクを用いてマスク下以外の台座ブロック層を除去することにより、台座ブロックを形成する。

また、第一工程では、プラズマＣＶＤによって基板上に下部クラッド層及びコア層を積層する、としてもよい。第三工程よりも前に、下部クラッド層及びコア層を１０００℃以上（より好ましくは１１００℃以上）でアニールする工程を含む、としてもよい。

更に、上部クラッド層は積層された第一層及び第二層から成る、としてもよい。このとき、第一工程では、プラズマＣＶＤによって基板上に下部クラッド層及びコア層を積層し、ドライエッチングにより導波路コアを形成し、下部クラッド層及びコア層を１０００℃以上でアニールした後、コア層上に第一層を形成する。このとき、アニールは下部クラッド層の成膜後に実施する、コア層の成膜後に実施する、としてもよい。第二工程では、光素子搭載部となる部分において下部クラッド層、コア層及び第一層を除去する。第三工程では、光導波路部となる部分の上及び光素子搭載部となる部分の上に第二層を形成することにより、光素子搭載部となる部分の上に第二層から成る台座ブロック層を形成する。

また、上部クラッド層の少なくとも一層は、常圧ＣＶＤ膜から成る、としてもよい。クラッドは屈折率を高くする必要がないため、比較的熱処理温度が低い常圧ＣＶＤ膜とすることで、無駄な熱応力の発生を回避できる。更に、ボロン、リンなどをドーパントとする低融点を有する石英膜であることが、より好ましい。この場合、リフロー特性を利用することで上部クラッド膜表面を平坦化でき、高精度な台座ブロックを作製することができる。

更にまた、第二工程では、ＲＩＥによって下部クラッド層の途中まで除去した後、ウェットエッチングによって下部クラッド層の残りを除去することにより基板を露出させる、としてもよい。この場合は、ＲＩＥ（リアクテイブ・イオン・エッチング）によって、コア層の端面を含む面をほぼ垂直に除去できる。そして、下層クラッド層が例えばシリコン酸化膜であり、基板が例えばシリコンであれば、バッファードフッ酸などフッ酸系混合液のウェットエッチングによって基板をエッチングすることなく下部クラッド層のみを除去できる。したがって、台座ブロックの高さを精度よく形成できる。

換言すると、本発明は、高温の熱処理が必須の光導波路プロセスにおいて、導波路と他の光デバイスとの高さを高精度に合わせる構造を有する光導波路デバイスの製造プロセスに関する。そして、台座ブロックを、ボロン、リンなどをドーパントとする低融点を有する石英膜で作製し、そのリフロー特性による平坦性を利用することで、必要な高温処理の後でも高精度に台座ブロックを作製することが可能となる。

本発明によれば、上部クラッド層膜が台座を成す膜も兼ねているため、台座を形成するためのマスクとなる薄膜は上部クラッド層の上に設けられる。したがって、エッチングストップ用マスクが不要となり、薄膜を形成する前に下部クラッド層、コア層などに高温の熱処理を施すことができる。そのため、このような高温の熱処理が必要な場合でも、高精度な台座ブロックを作製できる。

図１は、本発明に係る光導波路デバイスの一実施形態を示す分解斜視図である。以下、この図面に基づき説明する。なお、特許請求の範囲における「基板」、「光素子」及び「薄膜」は、それぞれ一例として「シリコン基板」、「発光素子（例えば、レーザダイオード、ＳＯＡなど）」及び「クロム膜」とする。

本実施形態の光導波路デバイス１０は、シリコン基板１１上に形成された下部クラッド層１２、コア層１３及び上部クラッド層１４１，１４２を有する光導波路形成層１５から成る光導波路部１６と、光導波路形成層１５の一部が除去されて成る光素子搭載部１７とを有し、光導波路形成層１５の一部の除去によって露出した光導波路部１６の端面に、光素子搭載部１７に搭載された発光素子１８が光学的に結合されるものである。

光素子搭載部１７は、下部クラッド層１２、コア層１３及び上部クラッド層１４１が除去された基板１１上に設けられた上部クラッド層１４２から成る台座ブロック１９及びアライメントマーカ２０と、上部クラッド層１４２上に設けられたクロム膜２１から成るマスク２２とを有し、かつマスク２２に発光素子１８が接触する。また、光素子搭載部１７は、マスク２２の無い部分の上部クラッド層１４２が除去され、シリコン基板１１が露出している。

マスク２２となるクロム膜２１は、上部クラッド層１４２上に設けられる。そのため、クロム膜２１を形成する前に、下部クラッド層１２及びコア層１３などに高温の熱処理を施しても、クロム膜２１には何ら影響を与えない。したがって、エッチングストップ用マスクが不要となり、このような高温の熱処理が必要な場合でも、高精度な台座ブロック１９を作製できる。

また、下部クラッド層１２及びコア層１３は、プラズマＣＶＤ膜から成る。このプラズマＣＶＤ膜は、成膜後に１０００℃以上でアニール処理された膜である。プラズマＣＶＤ膜は屈折率を高くできるため、コア層１３と下部クラッド層１２との屈折率差を大きくでき、光導波路の設計自由度が大幅に高くなる。

図２は、図１の光導波路デバイスを製造する方法を示す断面図であり、図２（ａ）〜図２（ｈ）の順に工程が進行する。以下、この図面に基づき説明する。なお、特許請求の範囲における第一工程は（ａ）〜（ｃ）、第二工程は（ｄ），（ｅ）、第三工程は（ｆ）、第四工程は（ｇ）、第五工程は（ｈ）にそれぞれ相当する。

（ａ）．まず、シリコン基板１１上にプラズマＣＶＤによって下部クラッド層１２を成膜する。必要な場合は、成膜後に１１２０℃の高温アニール処理を施してもよい。

（ｂ）．続いて、下部クラッド層１２の上にプラズマＣＶＤによってコア層１３となるＳｉＯＮ膜を成膜し、ドライエッチングによってコア層１３に導波路をパターニングする。この後、１１２０℃での高温アニール処理を施す。このとき、熱応力が問題にならなければ、導波路パターニングする前に高温アニール処理を施してもよい。

（ｃ）．続いて、コア層１３を埋め込むため、常圧ＣＶＤによって上部クラッド層１４１となるＢＰＳＧ膜を堆積させ、上部クラッド層１４１を８５０℃でリフローさせる。

（ｄ）．続いて、発光素子１８を実装する部分（すなわち光素子搭載部１７）の下部クラッド層１２、コア層１３及び上部クラッド層１４１を、ＲＩＥによって下部クラッド層１２の途中まで掘り下げる。

（ｅ）．続いて、バッファードフッ酸によるウェットエッチングによって、シリコン基板１１が露出するまで下部クラッド層１２を掘り下げる。バッファードフッ酸によるウェットエッチングを用いる理由は、シリコン基板がエッチングされることを防ぐためである。ＲＩＥは多少のシリコンもエッチングしてしまうが、バッファードフッ酸ではシリコンはエッチングされない。したがって、シリコン基板１１を除去することなく下部クラッド層１２のみを除去できることにより、台座ブロック１９の高さを精度よく形成できる。

（ｆ）．続いて、その上から常圧ＣＶＤによって上部クラッド層１４２となるＢＰＳＧ膜を成膜する。成膜後、上部クラッド層１４２を８５０℃でリフローさせ、表面の平坦性を高める。

（ｇ）．続いて、その上にクロム膜２１及びフォトレジスト膜２３を積層し、台座ブロック形成用のマスクとなるクロム膜２１をパターニングする。このとき、発光素子１８搭載時に必要となるアライメントマーカ形成用のマスクとなるクロム膜２１も同時にパターニングされる。これに加え、コア層１３の端面形成用のマスクとなるクロム膜２１も同時にパターニングされる。

（ｈ）．最後に、ドライエッチングによって、（ｇ）でパターニングされたクロム膜２１とレジスト膜２３をマスク２２として、コア層１３の端面を露出させると同時に、台座ブロック１９及びアライメントマーカ２０を形成する。このとき、クロム膜２１のエッチング速度が上部クラッド層１４２のエッチング速度の１０分の１以下であることが、精度良いエッチングを実現できるので好ましい。

この後、必要に応じてクロム膜の除去や、絶縁膜や電極メタルなどを成膜及びパターニングすることになる。例えば（ｈ）では、光導波路部１６上のクロム膜２１が除去されている。

本実施形態によれば、マスク２２となるクロム膜２１を高温アニール処理の後でパターニングすることにより、台座ブロック１９及びアライメントマーカ２０を形成している。本実施形態によって実現するコア層１３と発光素子１８との相対高さ精度は、プラズマＣＶＤによって成膜される下部クラッド層１２の膜厚精度と、常圧ＣＶＤによって成膜される上部クラッド層１４２の膜厚精度とによって決定される。いずれも１％程度のため、最大でも２％程度のバラツキで収めることが可能である。したがって、発光素子１８の活性層１８１とコア層１３とが、極めて高い精度で対向する。なお、図２には、各工程における熱処理温度を書き添える。

また、クロム膜２１をマスク２２として用いると、エッチング側壁の垂直性が高くなる、クロム膜を介してフォトレジスト膜とシリコン酸化膜との密着性が向上する、赤外線を遮光するためマーカ認識が容易になる等の効果を奏する。なお、クロム膜２１の代わりにチタン膜やフォトレジスト膜などを用いてもよいが、その場合はこのような効果が期待しにくい。

本発明は、リング共振器を使用するなどした可変波長光源や、ＤＰＳＫ用１ｂｉｔ遅延デバイス、などＰＬＣに光素子を集積、ハイブリッド実装することが要求されるデバイスへの応用が可能である。

本発明に係る光導波路デバイスの一実施形態を示す分解斜視図である。 図１の光導波路デバイスを製造する方法を示す断面図であり、図２（ａ）〜図２（ｉ）の順に工程が進行する。 従来の光導波路デバイスを示す分解斜視図である。 図３の光導波路デバイスを製造する方法を示す断面図であり、図４（ａ）〜図４（ｈ）の順に工程が進行する。

符号の説明

１０ 光導波路デバイス
１１ シリコン基板（基板）
１２ 下部クラッド層
１３ コア層
１４１ 上部クラッド層（第一層）
１４２ 上部クラッド層（第二層、台座ブロック層）
１５ 光導波路形成層
１６ 光導波路部
１７ 光素子搭載部
１８ 発光素子（光素子）
１９ 台座ブロック
２０ アライメントマーカ
２１ クロム膜（薄膜）
２２ マスク

Claims (8)

1. 基板上に形成された下部クラッド層、コア層、及び上部クラッド層を有する光導波路形成層から成る光導波路部と、前記光導波路形成層の一部が除去されて成る光素子搭載部とを有し、前記光導波路形成層の一部の除去によって露出した前記光導波路部の端面に、前記光素子搭載部に搭載された光素子が光学的に結合される光導波路デバイスを製造する方法において、
   前記基板上に少なくとも前記下部クラッド層及び前記コア層を積層する下部クラッド層及びコア層成膜工程と、
   前記下部クラッド層及び前記コア層をアニールするアニール工程と、
   前記コア層をパターニングし光導波路コアを形成するコア形成工程と、
   前記光素子搭載部となる部分に形成された膜を除去し、当該部分の前記基板表面を露出する基板露出工程と、
   前記基板上に前記上部クラッド層を成膜する上部クラッド層成膜工程と、
   前記光素子搭載部となる部分において、前記上部クラッド層上にマスクとなる薄膜を形成し、当該薄膜をパターニングすることによって台座ブロック及びアライメントマーカを形成するとともに、前記光導波路形成層の端面を露出させる台座形成工程とを含み、
   前記アニール工程の後に前記台座形成工程を行うことにより、前記薄膜が前記アニールの影響を受けないようにした、
   ことを特徴とする光導波路デバイスの製造方法。
2. 前記上部クラッド層成膜工程の後、熱処理することによって、前記上部クラッド層が前記光導波路コア部を覆う部分をリフローする、
   ことを特徴とする請求項１記載の光導波路デバイスの製造方法。
3. 前記上部クラッド層が二層以上の膜から成り、
   当該膜の少なくとも一層は、前記基板露出工程に先立って成膜し、熱処理することにより、当該膜が前記光導波路コア部を覆う部分をリフローする、
   ことを特徴とする請求項１又は２記載の光導波路デバイスの製造方法。
4. 前記台座形成工程において、前記光導波路形成層の端面を露出させる際、当該端面の位置が、前記基板露出工程で露出させた端面位置よりも後退した、新しい端面を露出させることを特徴とする、請求項２又は３記載の光導波路デバイスの製造方法。
5. 前記基板露出工程では、前記光素子搭載部となる部分に形成された膜を、ＲＩＥによって途中まで除去した後、当該膜の残りをウェットエッチングによって除去することにより前記基板を露出させる、
   ことを特徴とする請求項１乃至４のいずれか一つに記載の光導波路デバイスの製造方法。
6. 前記薄膜がクロム膜、チタン膜又はフォトレジスト膜である、
   ことを特徴とする請求項１乃至５のいずれか一つに記載の光導波路デバイスの製造方法。
7. 前記薄膜がクロム膜である、
   ことを特徴とする請求項１乃至５のいずれか一つに記載の光導波路デバイスの製造方法。
8. 前記アニール工程では、前記下部クラッド層及び前記コア層を１０００℃以上でアニールする、
   ことを特徴とする請求項１乃至７のいずれか一つに記載の光導波路デバイスの製造方法。

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