KR20090032013A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 제1 영역 및 제2 영역이 정의된 반도체 기판을 제공하고, 반도체 기판 상에 저유전율 절연막을 형성하고, 제1 영역의 저유전율 절연막 상에 제1 개구부가 형성된 제1 마스크막 패턴을 형성하고, 제2 영역의 저유전율 절연막 상에 제1 개구부보다 너비가 넓은 제2 개구부가 형성된 제2 마스크막 패턴을 형성하고, 제1 및 제2 마스크막 패턴을 식각 마스크로 저유전율 절연막을 식각하는 제1 식각 공정을 진행하여 제1 개구부에 의해 노출된 저유전율 절연막 내에 제1 트렌치를 형성하고 제2 개구부에 의해 노출된 저유전율 절연막 내에 제2 트렌치를 형성하되, 제1 트렌치의 식각 속도가 제2 트렌치의 식각 속도보다 더 빠르도록 하고, 제1 및 제2 마스크막 패턴을 식각 마스크로 제1 및 제2 트렌치 를 더 깊게 형성하는 제2 식각 공정을 진행하되, 제1 트렌치의 식각 속도보다 상기 제2 트렌치의 식각 속도가 더 빠르도록 하는 것을 포함한다.
반도체 집적 회로 장치, 트렌치, 저유전율 절연막

Description

반도체 집적 회로 장치의 제조 방법{Method of fabricating semiconductor integrated circuit device}
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있다. 이에 따라 미세한 선폭의 패턴을 형성하는 것이 점점 어려워지고 있다. 특히, 선폭이 줄어듦에 따라, 선폭의 차이에 따른 식각량의 차이가 보다 크게 문제되고 있다.
예를 들어, 하나의 반도체 기판 내에 큰 선폭을 가지는 트렌치와 작은 선폭을 가지는 트렌치를 형성해야 하는 경우가 있다. 이러한 경우에, 한번의 마스크로 작은 패턴과 큰 패턴을 패터닝하여 작은 선폭의 트렌치와 큰 선폭의 트렌치를 동시에 형성한다. 그러나, 작은 선폭의 트렌치와 큰 선폭의 트렌치를 동시에 형성하는 경우, 작은 선폭의 트렌치와 큰 선폭의 트렌치의 깊이가 서로 다르게 형성될 수 있다. 일반적으로 큰 선폭의 트렌치의 깊이가 더 깊게 형성되고, 작은 선폭의 트렌치 의 깊이가 더 얕게 형성된다. 선폭이 작을수록 식각 가스의 영향을 더 적게 받기 때문이다.
한편, 반도체 소자가 고집적화 됨에 따라 반도체 소자의 저항을 줄이기 위해 노력하고 있다. 이에 따라 배선 물질을 전기적 저항이 낮은 물질로 사용하려고 시도하고 있으며, 배선간 절연 물질도 보다 유전율이 낮은 저유전율 절연막으로의 전환을 시도하고 있다.
이러한 저유전율 절연막은 특히, 선폭을 작게 형성해야 하는 반도체 소자, 예를 들어, 65nm이하의 선폭을 가지는 반도체 소자에서 사용될 수 있는데, 이러한 작은 선폭에서는 위에서 논의한 바인 선폭의 차이에 따라 트렌치의 깊이가 달라지는 문제가 보다 크게 문제시 될 수 있다. 즉, 서로 다른 선폭을 가지는 트렌치들의 깊이가 서로 달라짐으로 인하여, 수율이 낮아질 수 있으며, 반도체 집적 회로 장치의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 과제는, 반도체 소자의 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 제1 영역 및 제2 영역이 정의된 반도체 기판을 제공하고, 상기 반도체 기판 상에 저유전율 절연막을 형성하고, 상기 제1 영역의 상기 저유전율 절연막 상에 제1 개구부가 형성된 제1 마스크막 패턴을 형성하고, 상기 제2 영역의 상기 저유전율 절연막 상에 상기 제1 개구부보다 너비가 넓은 제2 개구부가 형성된 제2 마스크막 패턴을 형성하고, 상기 제1 및 제2 마스크막 패턴을 식각 마스크로 상기 저유전율 절연막을 식각하는 제1 식각 공정을 진행하여 상기 제1 개구부에 의해 노출된 저유전율 절연막 내에 제1 트렌치를 형성하고 상기 제2 개구부에 의해 노출된 저유전율 절연막 내에 제2 트렌치를 형성하되, 상기 제1 트렌치의 식각 속도가 상기 제2 트렌치의 식각 속도보다 더 빠르도록 하고, 상기 제1 및 제2 마스크막 패턴을 식각 마스크로 상기 제1 및 제2 트렌치 를 더 깊게 형성하는 제2 식각 공정을 진행하되, 상기 제1 트렌치의 식각 속도보다 상기 제2 트렌치의 식각 속도 가 더 빠르도록 하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 제1 영역 및 제2 영역이 정의된 반도체 기판을 제공하고, 상기 반도체 기판 상에 저유전율 절연막을 형성하고, 상기 저유전율 절연막 상에 캡핑막을 형성하고, 상기 제1 영역의 상기 캡핑막 상에 제1 개구부가 형성된 제1 마스크막 패턴을 형성하고, 상기 제2 영역의 상기 캡핑막 상에 상기 제1 개구부보다 너비가 넓은 제2 개구부가 형성된 제2 마스크막 패턴을 형성하고, 상기 제1 및 제2 마스크막 패턴을 식각 마스크로 수소를 포함하지 않으며 2x≥y인 CxFy를 포함하는 식각 가스를 사용하여 제1 식각 공정을 진행하여, 상기 제1 개구부 내에 제1 트렌치를 형성하고 상기 제2 개구부 내에 상기 제1 트렌치의 깊이보다 깊이가 얕은 제2 트렌치를 형성하되, 상기 제1 식각 공정에 의해 상기 제1 및 제2 개구부 내의 캡핑막은 모두 제거되어 상기 저유전율 절연막이 노출되도록 하고, CaHbFc 가스를 포함하는 식각 가스를 사용하여 상기 제1 및 제2 트렌치 하부의 저유전율 절연막을 더 식각하는 제2 식각 공정을 진행하여 상기 제1 트렌치 및 제2 트렌치의 깊이를 실질적으로 같게 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법에 따르면 다음과 같은 효과가 있다.
선폭이 서로 다른 영역에 실질적으로 같은 깊이의 트렌치를 형성할 수 있다. 따라서, 선폭에 따라 식각되는 깊이가 서로 다르게 되는 것을 방지할 수 있다. 즉, 균일한 깊이의 트렌치를 형성할 수 있음으로써, 수율이 증가하고 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저, 도 1을 참조하면, 반도체 기판(100) 상에 저유전율 절연막(110) 및 마스크막(210)을 형성한다.
여기서, 반도체 기판(100)은 제1 영역과 제2 영역으로 구분되며, A 영역은 제1 영역을 정의하고, B 영역은 제2 영역을 정의한다. 제1 영역(A)은 작은 선폭을 가지는 트렌치가 형성되는 영역이며, 제2 영역(B)은 제1 영역(A)보다 큰 선폭을 가지는 트렌치가 형성되는 영역이다. 예를 들어, 제1 영역(A) 및 제2 영역(B)은 셀 영역과 코어/페리 영역일 수 있으며, 특히 제2 영역(B)은 코어/페리 영역의 일부 영역일 수 있다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 사용될 수 있는데 주로 P형 기판이 사용된다. 이 때, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다. 한편, 도면에는 도시하지 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
한편, 반도체 기판(100) 상에는 트랜지스터, 콘택홀 및 하부 배선 등이 형성 되어 있을 수 있으며, 이러한 내용은 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자에게 자명하다고 판단되므로, 이에 대한 구체적인 설명은 생략한다.
반도체 기판(100) 상에는 저유전율 절연막(110)을 형성한다. 저유전율 절연막(110)은 유전 상수(k)가 3.0 이하인 절연막으로써 예를 들어, SiCOH 등일 수 있다. 바람직하게는, 저유전율 절연막(110)의 유전 상수는 약 2.8-2.9일 수 있다.
저유전율 절연막(110) 상에는 마스크막(210)이 형성된다. 마스크막(210)은 단일막 또는 다중막일 수 있으며, 질화막 등의 무기 절연막일 수도 있으며, 유기막일 수도 있다.
이어서, 도 2를 참조하면, 마스크막(210) 상에 포토레지스트 패턴(310)을 형성한다. 포토레지스트 패턴(310)은 마스크막(210) 상에 포토레지스트를 도포하고, 사진 식각 공정을 진행하여 형성할 수 있다.
이어서, 도 3을 참조하면, 포토레지스트 패턴(310)을 식각 마스크로 마스크막(도 2의 210)을 패터닝하여, 제1 및 제2 마스크막 패턴(212, 214)을 형성한다. 이 때, 제1 영역(A)의 저유전율 절연막(110) 상에는 제1 개구부(216)가 형성된 제1 마스크막 패턴(212)이 형성되고, 제2 영역(B)의 저유전율 절연막(110) 상에는 상기 제1 개구부(216)보다 너비가 넓은 제2 개구부(218)가 형성된 제2 마스크막 패턴(214)을 형성한다. 즉, 제1 영역(A)의 제1 개구부(216)의 너비(W1)는 제2 영역(B)의 제2 개구부(218)의 너비(W2)보다 작다.
이어서, 도 4를 참조하면, 제1 및 제2 마스크막 패턴(212, 214)을 식각 마스 크로 저유전율 절연막(110)을 식각하는 제1 식각 공정을 진행한다. 제1 식각 공정은 예를 들어, 건식 식각으로 진행될 수 있는데, 구체적으로 반응 이온 식각(reactive ion etching)에 의해 진행할 수 있다.
즉, 제1 식각 공정을 진행하여, 제1 개구부(216)에 의해 노출된 저유전율 절연막(110) 내에 제1 트렌치(132)를 형성하고, 제2 개구부(218)에 의해 노출된 저유전율 절연막(110) 내에 제2 트렌치(142)를 형성한다. 이 때, 제1 트렌치(132)의 식각 속도가 제2 트렌치(142)의 식각 속도보다 더 빠르도록 조절한다. 즉, 보다 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 보다 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도보다 크도록 조절한다.
작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도보다 크게 하는 방법으로써, 예를 들어, 식각 가스의 물질을 조절할 수 있다.
제1 식각 공정에서 사용되는 식각 가스는 2x≥y인 CxFy를 포함할 수 있는데, 예를 들어, C4F8, C4F6, C5F8의 적어도 하나를 포함할 수 있다. 또한, 제1 식각 공정에서 사용되는 식각 가스는 수소를 포함하지 않을 수 있으며, Ar, O2 등을 더 포함할 수 있다. 구체적으로 예시하면, 제1 식각 공정에서 사용되는 식각 가스는 C4F8, Ar, O2 를 포함하는 식각 가스가 사용될 수 있다.
제1 식각 공정에서, 수소를 포함하지 않은 2x≥y인 CxFy를 포함하는 식각 가 스를 사용하여 식각을 진행하면, 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 큰 너비(W2)의 제2 개구부(218)를 식각하는 속도보다 크다.
구체적으로 설명하면, 수소를 포함하지 않은 2x≥y인 CxFy를 포함하는 식각 가스를 사용하여 식각을 진행하면 식각 과정에서 다량의 폴리머(polymer)가 발생한다. 이 때, 식각하려는 패턴의 너비가 넓은 경우, 패턴 내에 쌓이는 폴리머의 양이 많아 결과적으로 식각 속도가 느려지게 된다(reverse RIE lag). 이러한 현상이 심해지면, 식각 시간을 증가시켜도 더 이상 식각이 진행되지 않는 식각 중단이 발생할 수 있다. 저유전율 절연막(110)은 탄소를 포함하고 있어, 식각 진행 시에 발생되는 폴리머의 양이 많다. 따라서, 저유저전막을 사용하여 식각을 진행하면, reverse RIE lag 현상에 의한, 패턴의 너비에 따른 식각 속도의 차이가 보다 크게 나타날 수 있다.
따라서, 제1 식각 공정을 진행하면, 제1 개구부(216) 내에 형성된 제1 트렌치(132)의 깊이(m1)가 제2 개구부(218) 내에 형성된 제2 트렌치(142)의 깊이(n1)보다 깊거나 같을 수 있다.
이어서, 도 5를 참조하면, 제1 및 제2 마스크막 패턴(212, 214)을 식각 마스크로 하여, 제1 및 제2 트렌치(132, 142)를 더 깊게 형성하는 제2 식각 공정을 진행한다.
즉, 제1 및 제2 트렌치(132, 142) 하부의 저유전율 절연막(110)을 더 깊이 식각하여 제1 및 제2 트렌치(132, 142)의 깊이를 깊게 한다. 이 때, 제1 트렌 치(132)의 식각 속도보다 제2 트렌치(142)의 식각 속도가 더 빠르도록 조절한다. 즉, 보다 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 보다 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도보다 크도록 조절한다.
큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도보다 크게하는 방법으로써, 예를 들어, 식각 가스의 물질을 조절할 수 있다.
제2 식각 공정에서 사용되는 식각 가스는 F보다 C의 성분비가 작으며 H를 포함한 CaHbFc, 예를 들어, CH2F2, CHF3를 포함할 수 있으며, F보다 C의 성분비가 작은 CdFe, 예를 들어, CF4를 포함할 수 있다. 또한, 플라즈마 형성 및 프로파일 조율을 위해 Ar, O2, CO, N2, 등을 포함할 수 있다.
제2 식각 공정에서, F보다 C의 성분비가 작으며 H를 포함한 CaHbFc, F보다 C의 성분비가 작은 CdFe를 포함할 식각 가스를 사용하여 식각을 진행하면, 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 작은 너비(W1)의 제1 개구부(216)를 식각하는 속도보다 크다. 이것은, 선폭이 작을수록 식각 가스가 개구부 내에 도달하기 어렵기 때문이다(RIE Lag).
따라서, 제2 식각 공정을 진행하면, 제1 트렌치(132) 하부에 식각되는 깊이가 제2 트렌치(142) 하부에 식각되는 깊이보다 적게 된다. 따라서, 제1 및 제2 식각 공정을 모두 진행하면, 제1 트렌치(132)의 깊이(m2) 및 제2 트렌치(142)의 깊 이(n2)가 실질적으로 같게 된다. 여기서, 실질적으로 같다는 것은 물리적으로 정확히 일치하지는 않더라도 깊이의 차가 공정의 진행에 무리가 없을 정도의 오차 범위 내인 것을 의미한다.
이어서, 도 6을 참조하면, 제1 및 제2 마스크막 패턴(도 5의 212, 214)을 제거한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제1 및 제2 트렌치(132, 142)를 1차 및 2차 식각으로 형성함으로써, 너비가 서로 다른 제1 및 제2 트렌치(132, 142)를 실질적으로 같은 깊이로 형성할 수 있다. 즉, 선폭이 서로 다른 영역에 식각 공정을 동시에 진행하여 실질적으로 같은 깊이의 트렌치를 형성할 수 있다. 따라서, 선폭에 따라 식각되는 깊이가 서로 다르게 되는 것을 방지할 수 있다. 즉, 보다 균일한 깊이의 트렌치를 형성할 수 있음으로써, 수율이 증가하고 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이하, 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다.
도 6을 참조하면, 제1 영역(A) 및 제2 영역(B)이 정의된 반도체 기판(100)이 제공된다. 여기서, 제1 영역(A)은 작은 선폭을 가지는 트렌치가 형성되는 영역이며, 제2 영역(B)은 제1 영역(A)보다 큰 선폭을 가지는 트렌치가 형성되는 영역이다.
제1 영역(A)에는 너비(W1)가 작은 제1 트렌치(132)가 형성되어 있으며, 제2 영역(B)에는 너비(W2)가 큰 제2 트렌치(142)가 형성되어 있다. 이 때, 제1 트렌치(132)의 깊이(m2) 및 제2 트렌치(142)의 깊이(n2)는 실질적으로 같게 형성되어 있다. 즉, 너비가 다른 두 트렌치의 깊이는 실질적으로 같다.
이하, 도 7 내지 도 12를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 7 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 7을 참조하면, 반도체 기판(100) 상에 저유전율 절연막(110), 캡핑막(120) 및 마스크막(210)을 형성한다.
여기서, 반도체 기판(100)은 제1 영역과 제2 영역으로 구분되며, A 영역은 제1 영역을 정의하고, B 영역은 제2 영역을 정의한다. 제1 영역(A)은 작은 선폭을 가지는 트렌치가 형성되는 영역이며, 제2 영역(B)은 제1 영역(A)보다 큰 선폭을 가지는 트렌치가 형성되는 영역이다.
한편, 반도체 기판(100) 상에는 트랜지스터, 콘택홀 및 하부 배선 등이 형성되어 있을 수 있으며, 이러한 내용은 본 발명이 속하는 기술 분야에 통상의 지식을 가진 자에게 자명하다고 판단되므로, 이에 대한 구체적인 설명은 생략한다.
반도체 기판(100) 상에는 저유전율 절연막(110)을 형성한다. 저유전율 절연 막(110)은 유전 상수(k)가 3.0 이하인 절연막으로써 예를 들어, SiCOH 등일 수 있다. 바람직하게는, 저유전율 절연막(110)의 유전 상수는 약 2.8-2.9일 수 있다.
저유전율 절연막(110) 상에는 캡핑막(120)이 형성될 수 있다. 캡핑막(120)은 예를 들어, SiO2일 수 있다. 캡핑막(120)은 저유전율 절연막(110)과 상부 막질 간의 들뜸 현상을 방지하며, 마스크를 형성하기 위한 식각 공정에서 저유전율 절연막(110)을 보호한다. 또한, 트렌치를 형성한 후의 후속 공정, 예를 들어 CMP 공정에서 저유전율 절연막 상에 크랙(crack)이 발생하는 것을 방지하기도 한다.
저유전율 절연막(110) 상에는 마스크막(210)이 형성된다. 마스크막(210)은 단일막 또는 다중막일 수 있으며, 질화막 등의 무기 절연막일 수도 있으며, 유기막일 수도 있다. 도 7에는 제1 마스크막(210a) 및 제2 마스크막(210b)을 포함하는 이중막의 마스크막(210)이 형성되어 있다. 예를 들어, 제1 마스크막(210a)은 유기막일 수 있으며, 제2 마스크막(210b)은 SiO2일 수 있다.
한편, 마스크막(210) 상부에는 도 7에 도시된 바와 같이 반사 방지막(220)이 형성될 수 있다.
이어서, 도 8을 참조하면, 반사 방지막(220) 상에 포토레지스트 패턴(310)을 형성한다. 포토레지스트 패턴(310)은 마스크막(210) 상에 포토레지스트를 도포하고, 사진 식각 공정을 진행하여 형성할 수 있다.
이어서, 도 9을 참조하면, 포토레지스트 패턴(310)을 식각 마스크로 마스크막(도 8의 210)을 패터닝하여, 제1 및 제2 마스크막 패턴(212, 214)을 형성한다. 이 때, 제1 영역(A)의 저유전율 절연막(110) 상에는 제1 개구부(216)가 형성된 제1 마스크막 패턴(212)이 형성되고, 제2 영역(B)의 저유전율 절연막(110) 상에는 상기 제1 개구부(216)보다 너비가 넓은 제2 개구부(218)가 형성된 제2 마스크막 패턴(214)을 형성한다. 즉, 제1 영역(A)의 제1 개구부(216)의 너비(W1)는 제2 영역(B)의 제2 개구부(218)의 너비(W2)보다 작다.
이어서, 도 10을 참조하면, 제1 및 제2 마스크막 패턴(212, 214)을 식각 마스크로 저유전율 절연막(110)을 식각하는 제1 식각 공정을 진행한다. 제1 식각 공정은 예를 들어, 건식 식각으로 진행될 수 있는데, 구체적으로 반응 이온 식각(reactive ion etching)에 의해 진행할 수 있다.
즉, 제1 식각 공정을 진행하여, 제1 개구부(216)에 의해 노출된 저유전율 절연막(110) 내에 제1 트렌치(152)를 형성하고, 제2 개구부(218)에 의해 노출된 저유전율 절연막(110) 내에 제2 트렌치(162)를 형성한다. 이 때, 제1 트렌치(152)의 식각 속도가 제2 트렌치(162)의 식각 속도보다 더 빠르도록 조절한다. 즉, 보다 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 보다 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도보다 크도록 조절한다.
작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도보다 크게 하는 방법으로써, 예를 들어, 식각 가스의 물질을 조절할 수 있다.
제1 식각 공정에서 사용되는 식각 가스는 2x≥y인 CxFy를 포함할 수 있는데, 예를 들어, C4F8, C4F6, C5F8의 적어도 하나를 포함할 수 있다. 또한, 제1 식각 공정에서 사용되는 식각 가스는 수소를 포함하지 않을 수 있으며, Ar, O2 등을 더 포함할 수 있다. 구체적으로 예시하면, 제1 식각 공정에서 사용되는 식각 가스는 C4F8, Ar, O2 를 포함하는 식각 가스가 사용될 수 있다.
제1 식각 공정에서, 수소를 포함하지 않은 2x≥y인 CxFy를 포함하는 식각 가스를 사용하여 식각을 진행하면, 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도가 큰 너비(W2)의 제2 개구부(218)를 식각하는 속도보다 크다.
따라서, 제1 식각 공정을 진행하면, 제1 개구부(216) 내에 형성된 제1 트렌치(152)의 깊이(m1)가 제2 개구부(218) 내에 형성된 제2 트렌치(162)의 깊이(n1)보다 깊거나 같을 수 있다. 이 때, 제1 및 제2 개구부(216, 218) 내의 캡핑막(120)이 모두 제거되고 저유전율 절연막(110)이 노출되도록 한다. 제1 트렌치(152)의 깊이(m1)가 제2 트렌치(162)의 깊이(n1)보다 깊게 형성되므로, 제1 트렌치(152)를 형성할 때에 캡핑막(120)이 모두 제거되는 정도의 깊이로 형성한다.
이어서, 도 11을 참조하면, 제1 및 제2 마스크막 패턴(212, 214)을 식각 마스크로 하여, 제1 및 제2 트렌치(152, 162)를 더 깊게 형성하는 제2 식각 공정을 진행한다.
즉, 제1 및 제2 트렌치(152, 162) 하부의 저유전율 절연막(110)을 더 깊이 식각하여 제1 및 제2 트렌치(152, 162)의 깊이를 깊게 한다. 이 때, 제1 트렌 치(152)의 식각 속도보다 제2 트렌치(162)의 식각 속도가 더 빠르도록 조절한다. 즉, 보다 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 보다 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도보다 크도록 조절한다.
큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 작은 너비(W1)의 제1 개구부(216) 내부를 식각하는 속도보다 크게하는 방법으로써, 예를 들어, 식각 가스의 물질을 조절할 수 있다.
제2 식각 공정에서 사용되는 식각 가스는 F보다 C의 성분비가 작으며 H를 포함한 CaHbFc, 예를 들어, CH2F2, CHF3를 포함할 수 있으며, F보다 C의 성분비가 작은 CdFe, 예를 들어, CF4를 포함할 수 있다. 또한, 플라즈마 형성 및 프로파일 조율을 위해 Ar, O2, CO, N2, 등을 포함할 수 있다.
제2 식각 공정에서, F보다 C의 성분비가 작으며 H를 포함한 CaHbFc, F보다 C의 성분비가 작은 CdFe를 포함할 식각 가스를 사용하여 식각을 진행하면, 큰 너비(W2)의 제2 개구부(218) 내부를 식각하는 속도가 작은 너비(W1)의 제1 개구부(216)를 식각하는 속도보다 크다. 이것은, 선폭이 작을수록 식각 가스가 개구부 내에 도달하기 어렵기 때문이다.
따라서, 제2 식각 공정을 진행하면, 제1 트렌치(152) 하부에 식각되는 깊이가 제2 트렌치(162) 하부에 식각되는 깊이보다 적게 된다. 따라서, 제1 및 제2 식각 공정을 모두 진행하면, 제1 트렌치(152)의 깊이(m2) 및 제2 트렌치(162)의 깊 이(n2)가 실질적으로 같게 된다. 여기서, 실질적으로 같다는 것은 물리적으로 정확히 일치하지는 않더라도 깊이의 차가 공정의 진행에 무리가 없을 정도의 오차 범위 내인 것을 의미한다.
이어서, 도 12을 참조하면, 제1 및 제2 마스크막 패턴(도 11의 212, 214)을 제거한다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제1 및 제2 트렌치(152, 162)를 1차 및 2차 식각으로 형성함으로써, 너비가 서로 다른 제1 및 제2 트렌치(152, 162)를 실질적으로 같은 깊이로 형성할 수 있다. 즉, 선폭이 서로 다른 영역에 식각 공정을 동시에 진행하여 실질적으로 같은 깊이의 트렌치를 형성할 수 있다. 따라서, 선폭에 따라 식각되는 깊이가 서로 다르게 되는 것을 방지할 수 있다. 즉, 보다 균일한 깊이의 트렌치를 형성할 수 있음으로써, 수율이 증가하고 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 저유전율 절연막
120: 캡핑막 132, 152: 제1 트렌치
142, 162: 제2 트렌치 210: 마스크막
212: 제1 마스크막 패턴 214: 제2 마스크막 패턴
216: 제1 개구부 218: 제2 개구부
220: 반사 방지막 310: 포토레지스트 패턴

Claims (22)

  1. 제1 영역 및 제2 영역이 정의된 반도체 기판을 제공하고,
    상기 반도체 기판 상에 저유전율 절연막을 형성하고,
    상기 제1 영역의 상기 저유전율 절연막 상에 제1 개구부가 형성된 제1 마스크막 패턴을 형성하고, 상기 제2 영역의 상기 저유전율 절연막 상에 상기 제1 개구부보다 너비가 넓은 제2 개구부가 형성된 제2 마스크막 패턴을 형성하고,
    상기 제1 및 제2 마스크막 패턴을 식각 마스크로 상기 저유전율 절연막을 식각하는 제1 식각 공정을 진행하여 상기 제1 개구부에 의해 노출된 저유전율 절연막 내에 제1 트렌치를 형성하고 상기 제2 개구부에 의해 노출된 저유전율 절연막 내에 제2 트렌치를 형성하되, 상기 제1 트렌치의 식각 속도가 상기 제2 트렌치의 식각 속도보다 더 빠르도록 하고,
    상기 제1 및 제2 마스크막 패턴을 식각 마스크로 상기 제1 및 제2 트렌치를 더 깊게 형성하는 제2 식각 공정을 진행하되, 상기 제1 트렌치의 식각 속도보다 상기 제2 트렌치의 식각 속도가 더 빠르도록 하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 식각 공정을 진행하여 형성되는 제1 및 제2 트렌치의 깊이는 실질적으로 같은 반도체 집적 회로 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 식각 공정에 의해 형성되는 제1 트렌치의 깊이는 상기 제2 트렌치의 깊이보다 깊은 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 식각 공정은 2x≥y인 CxFy를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 식각 공정은 C4F8, C4F6, C5F8의 적어도 하나를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 제1 식각 공정은 수소를 포함하지 않는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 4항에 있어서,
    상기 식각 가스는 Ar, O2를 더 포함하는 반도체 집적 회로 장치의 제조 방 법.
  8. 제 1항에 있어서,
    상기 제1 식각 공정은 수소를 포함하지 않는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 제2 식각 공정은 CaHbFc를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 식각 공정은 CH2F2, CHF3의 적어도 하나를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 식각 가스는 d≤e인 CdFe를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 CdFe는 CF4인 반도체 집적 회로 장치의 제조 방법.
  13. 제 1항에 있어서,
    상기 반도체 기판 상에 저유전율 절연막을 형성한 후에, 상기 저유전율 절연막 상에 캡핑막을 더 형성하고,
    상기 제1 및 제2 마스크막 패턴은 상기 캡핑막 상에 형성되어 상기 제1 및 상기 제2 개구부는 상기 캡핑막을 노출하도록 형성되고,
    상기 제1 식각 공정에서는 상기 제1 및 제2 개구부에 의해 노출된 상기 캡핑막이 모두 식각되어 상기 저유전율 절연막을 노출하는 반도체 집적 회로 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 캡핑막은 SiO2인 반도체 집적 회로 장치의 제조 방법.
  15. 제 1항에 있어서,
    상기 제1 및 제2 마스크막 패턴은 유기막, 산화막의 적층 구조로 형성된 반도체 집적 회로 장치의 제조 방법.
  16. 제1 영역 및 제2 영역이 정의된 반도체 기판을 제공하고,
    상기 반도체 기판 상에 저유전율 절연막을 형성하고,
    상기 저유전율 절연막 상에 캡핑막을 형성하고,
    상기 제1 영역의 상기 캡핑막 상에 제1 개구부가 형성된 제1 마스크막 패턴을 형성하고, 상기 제2 영역의 상기 캡핑막 상에 상기 제1 개구부보다 너비가 넓은 제2 개구부가 형성된 제2 마스크막 패턴을 형성하고,
    상기 제1 및 제2 마스크막 패턴을 식각 마스크로 수소를 포함하지 않으며 2x≥y인 CxFy를 포함하는 식각 가스를 사용하여 제1 식각 공정을 진행하여, 상기 제1 개구부 내에 제1 트렌치를 형성하고 상기 제2 개구부 내에 상기 제1 트렌치의 깊이보다 깊이가 얕은 제2 트렌치를 형성하되, 상기 제1 식각 공정에 의해 상기 제1 및 제2 개구부 내의 캡핑막은 모두 제거되어 상기 저유전율 절연막이 노출되도록 하고,
    CaHbFc 가스를 포함하는 식각 가스를 사용하여 상기 제1 및 제2 트렌치 하부의 저유전율 절연막을 더 식각하는 제2 식각 공정을 진행하여 상기 제1 트렌치 및 제2 트렌치의 깊이를 실질적으로 같게 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 제1 식각 공정은 C4F8, C4F6, C5F8의 적어도 하나를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 식각 가스는 Ar, O2를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제 16항에 있어서,
    상기 제2 식각 공정은 CH2F2, CHF3의 적어도 하나를 포함하는 식각 가스를 사용하여 진행하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 식각 가스는 d≤e인 CdFe를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  21. 제 20항에 있어서,
    상기 CdFe는 CF4인 반도체 집적 회로 장치의 제조 방법.
  22. 제 16항에 있어서,
    상기 캡핑막은 SiO2인 반도체 집적 회로 장치의 제조 방법.
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