KR20200007976A - 로우 k 유전체 에칭에서 반응성 이온 에칭 지연을 감소시키기 위한 방법 - Google Patents

로우 k 유전체 에칭에서 반응성 이온 에칭 지연을 감소시키기 위한 방법 Download PDF

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크리스토퍼 콜
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Abstract

에칭 지연 영향을 최소화하는 방식으로, 유전체 층, 그리고 보다 구체적으로는 로우 k 유전체 층과 같은 층을 에칭하기 위한 기판 처리 기술이 본원에서 설명된다. 다수의 에칭 공정이 사용된다. 제1 에칭 공정은 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착 서브 단계, 퍼지 서브 단계, 및 에칭 서브 단계를 포함할 수 있는 다단계 공정이다. 제2 에칭 공정은 역 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착, 퍼지 및 에칭 서브 단계를 복수의 횟수로 수행하는 주기적 공정일 수 있다. 제2 에칭 공정은 원자층 에칭 기반 공정일 수 있으며, 보다 구체적으로는 준 원자층 에칭일 수 있다. 제1 에칭 공정 및 제2 에칭 공정의 조합은 유전체 층을 에칭할 때 전체적인 에칭 지연에 대한 원하는 순 효과를 제공할 수 있다.

Description

로우 K 유전체 에칭에서 반응성 이온 에칭 지연을 감소시키기 위한 방법
관련 출원들에 대한 상호 참조
본 출원은 2017년 6월 12일자로 출원된 미국 가특허출원 일련번호 제62/518,373호, 및 2017년 10월 10일자로 출원된 미국 가특허출원 일련번호 제62/570,402호에 관련되고 이들에 대한 우선권을 주장하며, 이들의 전체 내용은 본원에 참조로 포함된다.
본 개시물은 예를 들어, 반도체 기판과 같은 기판의 처리에 관한 것이다. 특히, 이는 기판의 유전체 막을 에칭할 때, 반응성 이온 에칭(RIE) 지연(lag)을 최소화하기 위한 새로운 방법을 제공한다.
기판 처리에서 기하학적 구조가 계속 축소됨에 따라, 기판 상에 구조물을 형성하는 것에 대한 기술적 과제가 증가한다. 한 가지 그러한 과제는 RIE 지연이다. 도 1은 전형적인 RIE 지연 영향을 도시한다. 도 1에 도시된 바와 같이, 기판(105)에는 유전체 층(110) 및 마스크 층(115)이 제공된다. 도시되진 않지만, 도 1의 기판 및 층은 하나 이상의 알려진 층으로부터 형성될 수 있으며, 도면에 도시된 것으로 한정되지 않는다. 마스크 층(115)은 에칭 공정을 위해 사용되는, 포토레지스트 층, 하드 마스크 층, 또는 임의의 다른 포토리소래피 층 또는 층들의 조합물일 수 있다. 또한, 기판 처리 공정에서의 어떠한 층이라도 RIE 지연 영향을 받을 수 있으며, 유전체 층(110)과 같은 유전체 층의 사용은 단지 예시적인 것일 뿐이다. 기판(105)은 라인 후단(BEOL) 공정 단계 또는 라인 전단(FEOL) 공정 단계에서 확인되는 층들과 같이, 기판 처리 동안 형성되는 다수의 층을 포함할 수 있다. 도시된 바와 같이, 상이한 기하학적 구조의 패턴이 마스크 층(115)에 형성되고, 유전체 층(110)의 에칭 동안 마스크로서 사용된다. RIE 지연 영향은, 더 작은 기하학적 구조의 마스크 개구부 영역(120)에서 에칭된 유전체의 깊이가 더 큰 기하학적 구조의 개구부 영역(125)에서 에칭된 유전체의 깊이보다 더 작은 것으로 도시된다. 따라서, 더 작은 임계 치수(CD)를 갖는 구조물에서, RIE 지연이 발생할 수 있다. 로딩 또는 종횡비 의존 에칭(ARDE)으로도 알려진 RIE 지연 영향은 당업계에 잘 알려져 있다. 도 1의 구조물은 알려진 RIE 지연 영향을 보여주기 위한 단지 예시적인 것일 뿐이며, 본원에 제공되는 개시물은 이러한 구조물로 한정되지 않음을 인식할 것이다.
플라즈마 에칭 공정에서 RIE 지연을 줄이기 위해 다양한 기술이 사용되었다. 압력, 전력(연속 역펄싱), 가스 유량 등과 같은 다양한 공정 챔버 조건은 RIE 지연을 줄이려고 시도하기 위해 조정될 수 있다. 또한, 원자층 에칭(ALE) 플라즈마 기술이 RIE 지연을 개선하기 위해 제안되었다.
RIE 지연을 최소화하는 기판 처리 기술을 제공하는 것이 바람직할 것이다.
에칭 공정을 통해 기판을 처리하기 위한 혁신적인 방법이 본원에서 설명된다. 본원에서 설명되는 기판 처리 기술은 에칭 지연 영향을 최소화하는 방식으로, 유전체 층, 그리고 보다 구체적으로는 로우(low) k 유전체 층과 같은 층의 에칭을 제공한다. 보다 구체적으로는, 다수의 에칭 공정이 사용된다. 제1 에칭 공정은 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착 서브 단계, 퍼지(purge) 서브 단계, 및 에칭 서브 단계를 포함할 수 있는 다단계 공정이다. 제2 에칭 공정은 역 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착, 퍼지 및 에칭 서브 단계를 복수의 횟수로 수행하는 주기적 공정일 수 있다. 제2 에칭 공정은 원자층 에칭 기반 공정일 수 있으며, 보다 구체적으로는 준(quasi) 원자층 에칭일 수 있다. 유전체 층을 에칭하기 위해 제1 에칭 공정 및 제2 에칭 공정을 모두 사용하는 조합은 유전체 층을 에칭할 때 전체적인 에칭 지연에 대한 원하는 순 효과를 제공할 수 있다.
일 실시형태에서, 기판을 처리하기 위한 방법이 제공된다. 방법은 패턴화된 제1 층을 기판에 제공하는 단계, 및 제1 층의 아래에 놓이는 제2 층을 제공하는 단계를 포함할 수 있다. 방법은 패턴화된 제1 층을 마스크로서 사용하면서, 원자층 에칭이 아닌(non-atomic layer etch) 공정으로 제2 층의 제1 부분을 에칭하는 단계를 더 포함할 수 있다. 방법은 패턴화된 제1 층을 마스크로서 사용하면서, 원자층 에칭 기반 공정으로 제2 층의 제2 부분을 에칭하는 단계를 더 포함할 수 있으며, 원자층 에칭 기반 공정은 적어도 증착 공정 서브 단계 및 에칭 공정 서브 단계를 포함하는 주기적 공정을 포함한다. 방법은 제2 층이 원하는 에칭 지연 영향을 달성하게 에칭되도록, 원자층 에칭이 아닌 공정 및 원자층 에칭 기반 공정을 모두 제어하는 단계를 더 포함할 수 있다.
다른 실시형태에서, 기판을 처리하기 위한 방법이 제공된다. 방법은 패턴화된 제1 층을 기판에 제공하는 단계, 및 제1 층과 기판 사이에 제2 층을 제공하는 단계를 포함할 수 있다. 방법은 제1 에칭 단계 및 제2 에칭 단계를 갖는 2단계 에칭으로 제2 층을 에칭하는 단계를 더 포함한다. 제1 에칭 단계는 연속파 플라즈마 에칭을 포함하고, 연속파 플라즈마 에칭은 에칭 지연을 나타낸다. 제2 에칭 단계는 증착 서브 단계, 퍼지 서브 단계, 및 에칭 서브 단계를 포함하는 주기적 공정을 포함한다. 2단계 에칭은 제2 층이 원하는 에칭 지연 영향을 달성하는 방식으로 에칭되도록 제어된다.
또 다른 실시형태에서, 반응성 이온 에칭으로 울트라-로우(ultra-low) K 유전체 층을 처리하기 위한 방법이 제공된다. 방법은 입력 패턴화된 구조물 및 입력 패턴화된 구조물의 아래에 놓이는 울트라-로우 k 유전체 층을 갖는 기판을 공정 챔버에 제공하는 단계를 포함한다. 방법은 울트라-로우 k 유전체 층을 에칭하기 위해 입력 패턴화된 구조물을 패턴으로서 사용하여 제1 에칭 공정을 수행하는 단계를 더 포함한다. 방법은 울트라-로우 k 유전체 층을 에칭하기 위해 입력 패턴화된 구조물을 패턴으로서 사용하여 제2 에칭 공정을 수행하는 단계를 더 포함한다. 제2 에칭 공정은, 증착 공정을 수행하는 단계; 퍼지 공정을 수행하는 단계로서, 퍼지 공정은 증착 가스가 공정 챔버에서 배출될 수 있게 하는, 단계; 및 에칭 플라즈마 공정을 수행하는 단계를 포함하는 주기적 에칭 공정을 포함한다. 입력 패턴화된 구조물의 피치는 48 nm 이하이며, 제1 에칭 공정 및 제2 에칭 공정은 원하는 에칭 지연 성과를 함께 달성한다.
본 발명 및 이의 장점의 더 완전한 이해는 첨부된 도면과 함께 고려되는 이하의 설명을 참조함으로써 달성될 수 있으며, 첨부된 도면에서 유사한 참조 번호는 유사한 특징부를 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시형태만을 도시하므로 범위를 제한하는 것으로 간주되어서는 안되며, 개시된 개념에 대해 다른 동등하게 효과적인 실시형태가 허용될 수 있음을 유의해야 한다.
도 1은 RIE 지연의 영향을 보여주는 예시적인 종래기술의 구조물을 도시한다.
도 2는 RIE 지연이 최소화되도록 본원에 개시된 기술을 사용하여 형성된 예시적인 구조물을 도시한다.
도 3 내지 도 5는 본원에 개시된 기판 처리 기술의 다양한 실시형태에 대한 예시적인 처리 흐름도를 도시한다.
임계 치수 피치가 더 작아짐에 따라, RIE 지연이 특히 문제가 되는 것으로 밝혀졌다. 예를 들어, 구조물의 피치가 60 nm 미만이 되고, 보다 구체적으로는 48 nm 미만이 됨에 따라, RIE 지연은 특히 문제가 될 수 있다. 예를 들어, 유전체, 특히 낮은 유전상수 유전체를 에칭할 때, RIE 지연 영향이 증가할 수 있음이 밝혀졌다. 낮은 유전상수 유전체("로우 k 유전체")는 기판 처리 기술에서 잘 알려져 있으며, 표준 실리콘 이산화물의 유전상수보다 더 작은 유전상수를 갖는다. 따라서, 예를 들어, 로우 k 유전체에서 작은 CD 트렌치를 형성할 때, RIE 지연은 트렌치의 형성에 크게 영향을 줄 수 있음이 밝혀졌다. 일 실시형태에서, 트렌치 CD가 약 32 nm 아래로 내려갈 때, RIE 지연 영향이 "클리프(cliff)"에 도달하므로, CD가 더 작게 이루어짐에 따라 훨씬 더 두드러지고 더 악화된다는 것이 밝혀졌다. 이러한 기하학적 구조에 대한 예시적인 양의 RIE 지연은 깊이가 20 nm 이상일 수 있다. RIE 지연 영향은 다마신(damascene) 및 듀얼 다마신 공정 단계와 같은 BEOL 공정 단계에서, 로우 k 유전체에서의 트렌치의 형성에 특히 문제가 된다. 본원에 사용된 바와 같은 로우 k 유전체는 대체로 약 3.9 미만의 유전상수를 갖는다. 울트라-로우 k 유전체는 대체로 약 2.7 이하의 유전상수를 갖는다.
로우 k 유전체를 에칭하기 위한 기존의 기술은 연장된 시간 동안 연속파(CW) 플라즈마 에칭 기술의 사용을 포함한다. 그러나, 이러한 기술은 특히 CD가 32 nm 이하의 범위에 진입함에 따라, 위에서 설명된 RIE 지연 영향을 나타낸다. CW 플라즈마 에칭의 한 가지 장점은 CW 플라즈마 에칭을 사용하여 달성될 수 있는 비교적 고속 에칭의 로우 k 유전체 에칭 속도이다. 다마신 및 듀얼 다마신 공정 단계에서와 같은 BEOL 처리를 위해, 로우 k 유전체 층의 두께는 비교적 두꺼울 수 있다. 따라서, CW 플라즈마 에칭의 에칭 속도는 기판 처리 단계를 위한 적합한 처리 시간을 제공하기 위해 바람직할 수 있다. 그러나, CD가 계속 감소함에 따라, RIE 지연은 더 문제가 된다.
작은 CD 구조물에 대한 CW 플라즈마 에칭 공정의 단점은 ALE 기반 공정의 사용을 통해 극복될 수 있다. ALE 공정은 일반적으로 하나 이상의 자기 제어(self-limiting) 반응을 통해 얇은 층을 순차적으로 제거하는 공정을 포함하는 것으로 알려져 있다. 이러한 공정은 흔히 주기적인 일련의 증착 및 에칭 단계를 포함한다. 증착 공정은 노출된 표면을 변형시킬 수 있고, 에칭 단계는 변형된 층을 제거할 수 있다. 따라서, 일련의 자기 제어 반응이 발생할 수 있다. 본원에 사용된 바와 같은 "ALE 기반" 공정은 준-ALE 공정을 포함할 수 있다. 이러한 공정에서, 일련의 증착 및 에칭 사이클이 여전히 사용되지만, 변형된 층의 제거 후에, 에칭이 실질적으로 감속됨에 따라(그러나 에칭이 완전히 정지되지는 않을 수 있음), 제거 단계는 전적으로 자기 제어되지 않을 수 있다. 어느 경우이든, ALE 기반 공정은 주기적인 일련의 증착 및 에칭 서브 단계를 포함한다. 일부 실시형태에서, 이러한 서브 단계는 그 사이에 수행되는 퍼지 서브 단계를 포함한다. ALE 공정의 에칭 서브 단계는 CW RF 전력 모드를 사용하거나 대안적으로 펄스형 RF 전력 모드를 사용하는 공정을 포함할 수 있음을 유의한다. 이와 관련하여, 당업계에 알려진 바와 같이, ALE 기반 공정은 주기적 처리의 에칭 서브 단계 동안 CW RF 전력 모드의 사용을 배제하지 않는다.
본원에 개시된 바와 같은 ALE 기반 공정은 RIE 지연을 실질적으로 감소시키는 유전체 에칭을 제공하기 위해 사용될 수 있다. 일 실시예에서, ALE 기반 공정은 준-ALE 플라즈마 공정이다. 일 실시예에서, 준-ALE 공정은 도 2에 도시된 바와 같은 에칭 결과를 제공하기 위해 사용될 수 있다. 도 2에 도시된 바와 같이, 마스크 층(115)이 제공될 수 있다. 예시적인 일 실시형태에서, 마스크 층(115)은 티타늄 질화물(TiN) 층일 수 있다. 당업계에 알려진 바와 같이, 다른 재료 및/또는 재료와 층의 조합물이 마스크 층을 형성할 수 있다. 제공된 예시적인 마스크 층에서, TiN 층 두께는 15 nm 내지 35 nm의 범위일 수 있다. 제공된 실시예에서, 유전체 층(110)은 로우 k 유전체일 수 있다. 유전체는 스핀 온 및 증착 기술을 포함하는 임의의 다양한 방식으로 형성될 수 있다. 일 실시형태에서, 유전체 층(110)은 약 3 미만, 그리고 보다 바람직하게는 2.4 미만의 유전상수를 갖는 로우 k 유전체이다. 일 실시예에서, 울트라-로우 k 유전체는 BEOL 공정 단계의 유전체로서 사용되며, 다마신 또는 듀얼 다마신 상호 접속 구조의 형성물의 일부로서 사용된다. 일 실시예에서, 유전체 층(110)은 약 45 nm 내지 120 nm의 두께를 가질 수 있고, 보다 바람직하게는 40 nm 내지 80 nm의 두께를 가질 수 있다. ALE 기반 공정의 사용을 통해, RIE 지연이 최소화될 수 있다. 예시적인 실시형태에서, 예를 들어, 약 15 nm 내지 약 80 nm의 트렌치 CD 간의 RIE 지연은 2 nm 미만의 RIE 지연으로 감소될 수 있다. 기존의 플라즈마 에칭 기술을 사용하는 유사한 구조물에서는 공정 조건에 따라 약 13 nm 내지 20 nm의 RIE 지연을 확인할 수 있다.
기판(105)은 유전체 층(110)의 아래에 놓일 수 있다. 본원에서 예시적인 목적으로 유전체 층으로서 설명되지만, 에칭될 층은 매우 다양한 기판 처리 층 중 임의의 층일 수 있음을 인식할 것이다. 따라서, 에칭될 층은 이에 한정됨이 없이, 예를 들어 유전체 층 또는 전도성 층과 같이, 패턴화가 바람직한 임의의 기판 층일 수 있다. 기판(105)은 패턴화된 특징부의 사용이 바람직한 임의의 기판일 수 있다. 예를 들어, 일 실시형태에서, 기판(105)은 하나 이상의 반도체 처리 층이 그 위에 형성된 반도체 기판일 수 있다. 일 실시형태에서, 기판(105)은 매우 다양한 구조물 및 층을 산출하는 다수의 반도체 처리 단계를 거친 기판일 수 있으며, 이들 모두는 기판 처리 기술에서 알려져 있고, 기판(105)의 일부인 것으로 간주될 수 있다. 일 실시형태에서, 본원에 개시된 개념은 BEOL 처리 단계에서 사용될 수 있다. 다른 실시형태에서, 본원에 개시된 개념은 FEOL 처리 단계에서 사용될 수 있다. 본원에서 설명된 기술은 좁은 CD 구조물에 대해 확인된 RIE 지연을 최소화하면서, 기판에 걸친 다양한 CD를 갖는 구조물을 에칭하기 위한 기술을 제공하기 위해 사용될 수 있다.
일 실시형태에서, 준-ALE 공정은 플라즈마 챔버에서 수행되는 다단계 플라즈마 공정을 포함할 수 있다. 보다 구체적으로는, 준-ALE 공정은 증착 단계, 퍼지 단계, 및 에칭 단계의 반복적 사이클이 플라즈마 공정 챔버에서 수행되는 주기적 공정을 포함할 수 있다. 이러한 준-ALE 공정을 위해 매우 다양한 공정 툴이 사용될 수 있음을 인식할 것이다. 단지 실시예로서, Tokyo Electron Ltd.로부터 입수 가능한 Vigus-LK3 및 Vigus-TX 공정 챔버가 사용될 수 있다. 제1 단계는 예를 들어, 마스크 층(115)의 측벽 상을 포함하는, 처리되는 기판의 노출된 표면 상에 폴리머를 증착하는 증착 공정을 포함할 수 있다. 따라서, 증착 공정은 기판 상에 폴리머 층을 형성한다. 일 실시예에서, 플라즈마 증착 동안 제공되는 가스는 C4F8 또는 C4F6, 및 아르곤일 수 있다. O2도 포함될 수 있다. 그 다음, 플라즈마 공정 챔버를 퍼지하기 위해 퍼지 단계가 수행될 수 있다. 일 실시형태에서, 아르곤과 같은 불활성 가스가 퍼지 단계를 위해 사용된다. 퍼지 단계 후에, 에칭 단계가 수행될 수 있다. 일 실시형태에서, 에칭 단계는 아르곤 플라즈마 에칭 단계일 수 있지만, 다른 에칭 화학 반응이 사용될 수 있음을 인식할 것이다. 예시적인 공정에서, 증착 및 퍼지 단계는 비교적 낮은 RF 전력 레벨로, 예를 들어 100 와트로 수행될 수 있는 반면에, 에칭 단계는 원하는 에칭 공정이 수행될 수 있도록, 더 높은 RF 전력 레벨로, 예를 들어 200 와트로 수행될 수 있다.
일 실시형태에서, 본원에 개시된 기술은 ALE 기반 공정의 사용과 조합되는, ALE 기반 공정이 아닌 확장형 CW 에칭 공정 단계와 같은 기존의 벌크 플라즈마 에칭의 조합을 사용할 수 있다. 일 실시예에서, 확장형 CW 에칭 공정이 먼저 사용된 이후에, ALE 기반 공정이 사용될 수 있다. 이러한 실시형태에서, 에칭될 층(예를 들어, 도 2의 유전체 층(110))의 일부 부분은 연장된 시간 기간 동안 표준 CW 플라즈마 에칭으로 먼저 에칭된다. 그 다음, 증착 및 에칭 서브 단계를 갖는 ALE 기반 공정을 사용하여 제2 플라즈마 에칭이 수행되어 에칭을 완료할 수 있다. ALE 기반 공정 조건은 이에 따라 전술한 바와 같을 수 있다. 예시적인 일 실시형태에서, 표준 CW 플라즈마 에칭은 C4F8/CF4/N2/Ar 화학 반응, 20 mT 압력, 및 250 W 고주파 RF 전력을 가질 수 있다. 대안적인 공정에서, ALE 기반 공정이 먼저 수행된 이후에, 표준 확장형 CW 플라즈마 에칭이 수행될 수 있다. 비-ALE 기반 에칭 공정 및 ALE 기반 에칭 공정의 조합을 사용하는 경우, 각각의 공정의 RIE 지연의 조합을 통해 원하는 최종 RIE 지연이 달성될 수 있다. 보다 구체적으로는, 최종 RIE 지연은 역 RIE 지연이 있도록 ALE 기반 에칭 공정을 제어함으로써 조정될 수 있다. 예를 들어, 준-ALE 공정의 에칭 단계 동안 활성화 에너지를 낮추거나 활성화 단계 시간을 줄임으로써, 조밀한 영역의 에칭을 여전히 가능하게 하면서, 개방 영역에 더 많은 폴리머를 남기도록 기여할 수 있다. 당업계에 알려진 바와 같이, 역 RIE 지연 프로세스에서는, 더 큰 기하학적 구조 영역과 비교하여, 더 작은 기하학적 구조 영역에서 에칭이 증가한다. 따라서, 비-ALE 기반 에칭 공정 및 ALE 기반 공정의 조합의 최종 RIE 지연은 표준 비-ALE 기반 에칭(예를 들어, 확장형 CW 플라즈마 에칭)만이 사용된 경우에 달성된 것보다 더 적을 수 있다.
예시적인 일 실시형태에서, 에칭 공정의 2개의 주요 부분이 제공될 수 있으며, 하나의 부분은 비-ALE 기반 플라즈마 에칭 공정이고, 제2 부분은 ALE 기반 플라즈마 공정이다. ALE 기반 플라즈마 공정은 일 실시형태에서, 증착, 퍼지 및 에칭 공정 단계의 주기적 공정을 포함할 수 있다. 비-ALE 기반 플라즈마 에칭 공정은 RIE 지연을 나타낼 수 있으며, ALE 기반 플라즈마 공정은 역 RIE 지연을 나타낼 수 있다. 일 실시형태에서, 비-ALE 기반 플라즈마 공정이 먼저 수행될 수 있고, ALE 기반 플라즈마 공정이 그 다음에 수행될 수 있다. 일 실시형태에서, 비-ALE 기반 플라즈마 에칭 및 ALE 기반 플라즈마 에칭은 하나의 에칭 시퀀스의 상이한 단계들로서 동일한 공정 툴에서 수행될 수 있다. 일 실시형태에서, 모든 처리는 공통의 플라즈마 챔버에서 수행될 수 있다. 따라서, 달성된 총 에칭 지연은 ALE 기반 플라즈마 공정 및 비-ALE 기반 플라즈마 공정의 조합의 결과일 수 있다.
하나의 예시적인 공정에서, 에칭될 층(예를 들어, 도 2의 유전체 층(110))은 울트라-로우 k 유전체 층일 수 있다. 울트라-로우 k 유전체 층은 증착될 때 약 95 nm의 두께를 가질 수 있다. 울트라-로우 k 유전체 층의 고밀화는 약 65 nm의 층을 야기할 수 있다. 울트라-로우 k 유전체의 에칭은, 층의 총 두께의 약 75%가 RIE 지연이 있는 비-ALE 기반 플라즈마 공정을 통해 에칭되고, 전체 층의 약 25%가 역 RIE 지연이 있는 ALE 기반 플라즈마 공정을 통해 에칭되도록, 수행될 수 있다. 최종 달성된 RIE 지연은 약 5 nm 이하일 수 있다. 90% 비-ALE 기반 에칭 및 10% ALE 기반 에칭, 80% 비-ALE 기반 에칭 및 20% ALE 기반 에칭, 50% ALE 기반 에칭 및 50% 비-ALE 기반 에칭, 25% ALE 기반 에칭 및 75% 비-ALE 기반 에칭, 또는 심지어 10% ALE 기반 에칭 및 90% 비-ALE 기반 에칭을 갖는 대안적인 공정이 사용될 수 있다. 비-ALE 대 ALE 기반 에칭의 임의의 특정 비율의 선택은 에칭될 재료의 두께, 공정 처리량 요건, 및 RIE 지연 공차를 포함하는, 임의의 주어진 기판 처리 흐름에 특정한 다양한 요인에 따라 달라짐을 인식할 것이다. 어떤 경우이든, 비-ALE 기반 에칭 및 ALE 기반 에칭 모두의 사용은 임의의 특정 기판 처리 흐름에 대해 달성되는 결과를 최적화하기 위한 확대된 기회를 제공한다.
본원에서 설명된 기술을 사용하기 위한 예시적인 처리 흐름은 도 3 내지 도 5에 제공된다. 이러한 처리 흐름은 단지 예시적인 것일 뿐이며, 본원에서 설명된 기술이 다른 방식으로 사용될 수 있음을 인식할 것이다. 또한, 본원에 개시된 기술의 유리한 이점을 여전히 사용하면서, 추가적인 단계가 예시적인 처리 흐름에 추가될 수 있음을 인식할 것이다. 추가적으로, 처리 흐름의 다양한 단계가 함께 또는 조합하여 또는 상이한 순서로 수행될 수 있으므로, 처리 흐름의 각각의 단계는 나타낸 바와 같은 별개의 독립적인 처리 단계인 것으로 한정되지 않음을 당업자라면 인식할 것이다.
도 3은 기판을 처리하기 위한 방법을 도시한다. 방법은 패턴화된 제1 층을 기판에 제공하는 단계(305), 및 제1 층의 아래에 놓이는 제2 층을 제공하는 단계(310)를 포함할 수 있다. 방법은 패턴화된 제1 층을 마스크로서 사용하면서, 원자층 에칭이 아닌 공정으로 제2 층의 제1 부분을 에칭하는 단계(315)를 더 포함할 수 있다. 방법은 패턴화된 제1 층을 마스크로서 사용하면서, 원자층 에칭 기반 공정으로 제2 층의 제2 부분을 에칭하는 단계(320)를 더 포함하며, 원자층 에칭 기반 공정은 적어도 증착 공정 서브 단계 및 에칭 공정 서브 단계를 포함하는 주기적 공정을 포함한다. 방법은 제2 층이 원하는 에칭 지연 영향을 달성하게 에칭되도록, 원자층 에칭이 아닌 공정 및 원자층 에칭 기반 공정을 모두 제어하는 단계(325)를 더 포함한다.
도 4는 기판을 처리하기 위한 다른 방법을 도시한다. 방법은 패턴화된 제1 층을 기판에 제공하는 단계(405), 및 제1 층과 기판 사이에 제2 층을 제공하는 단계(410)를 포함할 수 있다. 방법은 제1 에칭 단계 및 제2 에칭 단계를 갖는 2단계 에칭으로 제2 층을 에칭하는 단계(415)를 더 포함할 수 있다. 방법은 단계(420)를 더 포함하며, 제1 에칭 단계는 연속파 플라즈마 에칭을 포함하고, 연속파 플라즈마 에칭은 에칭 지연을 나타낸다. 방법은 단계(425)를 더 포함하며, 제2 에칭 단계는 증착 서브 단계, 퍼지 서브 단계, 및 에칭 서브 단계를 포함하는 주기적 공정을 포함한다. 방법은 단계(430)를 더 포함하며, 제2 층이 원하는 에칭 지연 영향을 달성하는 방식으로 에칭되도록, 2단계 에칭이 제어된다.
도 5는 기판을 처리하기 위한 반응성 이온 에칭으로 울트라-로우 K 유전체 층을 처리하기 위한 방법을 도시한다. 방법은 입력 패턴화된 구조물 및 입력 패턴화된 구조물의 아래에 놓이는 울트라-로우 k 유전체 층을 갖는 기판을 공정 챔버에 제공하는 단계(505)를 포함할 수 있다. 방법은 울트라-로우 k 유전체 층을 에칭하기 위해 입력 패턴화된 구조물을 패턴으로서 사용하여 제1 에칭 공정을 수행하는 단계(510)를 더 포함할 수 있다. 방법은 울트라-로우 k 유전체 층을 에칭하기 위해 입력 패턴화된 구조물을 패턴으로서 사용하여 제2 에칭 공정을 수행하는 단계(515)를 더 포함할 수 있다. 제2 에칭 공정은, 증착 공정을 수행하는 단계; 퍼지 공정을 수행하는 단계로서, 퍼지 공정은 증착 가스가 공정 챔버에서 배출될 수 있게 하는, 단계; 및 에칭 플라즈마 공정을 수행하는 단계를 포함하는 주기적 에칭 공정을 포함한다. 방법은 단계(520)를 더 포함할 수 있으며, 입력 패턴화된 구조물의 피치는 48 nm 이하이고, 제1 에칭 공정 및 제2 에칭 공정은 원하는 에칭 지연 성과를 함께 달성한다.
본 발명의 추가적인 변형예 및 대안적인 실시형태는 본 설명을 고려하여 당업자에게 명백해질 것이다. 따라서, 본 설명은 단지 예시적인 것으로 해석되어야 하며, 본 발명을 수행하는 방식을 당업자에게 교시하기 위한 목적이다. 본원에서 도시되고 설명된 본 발명의 형태 및 방법은 현재의 바람직한 실시형태로서 고려되는 것으로 이해되어야 한다. 본원에서 도시되고 설명된 것들은 동등한 기술로 대체될 수 있으며, 본 발명의 이러한 설명의 이점을 얻은 후에 당업자에게 모두 명백해지는 바와 같이, 본 발명의 특정한 특징은 다른 특징의 사용과 무관하게 사용될 수 있다.

Claims (23)

  1. 기판을 처리하기 위한 방법으로서,
    패턴화된 제1 층을 상기 기판에 제공하는 단계;
    상기 제1 층의 아래에 놓이는 제2 층을 제공하는 단계;
    상기 패턴화된 제1 층을 마스크로서 사용하면서, 원자층 에칭이 아닌 공정으로 상기 제2 층의 제1 부분을 에칭하는 단계;
    상기 패턴화된 제1 층을 상기 마스크로서 사용하면서, 원자층 에칭 기반 공정으로 상기 제2 층의 제2 부분을 에칭하는 단계로서, 상기 원자층 에칭 기반 공정은 적어도 증착 공정 서브 단계 및 에칭 공정 서브 단계를 포함하는 주기적 공정을 포함하는, 단계; 및
    상기 제2 층이 원하는 에칭 지연 영향을 달성하게 에칭되도록, 상기 원자층 에칭이 아닌 공정 및 상기 원자층 에칭 기반 공정을 모두 제어하는 단계를 포함하는,
    기판을 처리하기 위한 방법.
  2. 제1항에 있어서,
    상기 제2 층은 로우 k 유전체 층인, 방법.
  3. 제2항에 있어서,
    상기 패턴화된 제1 층은 라인 후단 트렌치 패턴인, 방법.
  4. 제2항에 있어서,
    상기 패턴화된 제1 층은 48 nm 이하의 피치를 갖는 구조물을 가지며, 상기 원하는 에칭 지연 영향은 5 nm 이하의 에칭 지연인, 방법.
  5. 제1항에 있어서,
    상기 원자층 에칭 기반 공정은 증착 공정 서브 단계, 퍼지 서브 단계, 및 에칭 공정 서브 단계를 포함하며,
    상기 증착 공정 서브 단계, 상기 퍼지 서브 단계, 및 상기 에칭 공정 서브 단계는 복수의 횟수로 반복되는, 방법.
  6. 제5항에 있어서,
    상기 원자층 에칭 기반 공정은 준 원자층 에칭인, 방법.
  7. 제5항에 있어서,
    상기 제2 층의 상기 제1 부분은 상기 제2 층의 총 두께의 적어도 50%인 상기 제2 층의 제1 두께를 포함하는, 방법.
  8. 제5항에 있어서,
    상기 원자층 에칭이 아닌 공정은 에칭 지연이 있으며, 상기 원자층 에칭 공정은 역 에칭 지연이 있는, 방법.
  9. 제8항에 있어서,
    에칭 지연이 있는 상기 원자층 에칭이 아닌 공정 및 상기 원자층 에칭 공정의 총 에칭 지연은 5 nm 이하인, 방법.
  10. 기판을 처리하기 위한 방법으로서,
    패턴화된 제1 층을 상기 기판에 제공하는 단계;
    상기 제1 층과 상기 기판 사이에 제2 층을 제공하는 단계; 및
    제1 에칭 단계 및 제2 에칭 단계를 갖는 2단계 에칭으로 상기 제2 층을 에칭하는 단계를 포함하며,
    상기 제1 에칭 단계는 연속파 플라즈마 에칭을 포함하고, 상기 연속파 플라즈마 에칭은 에칭 지연을 나타내며,
    상기 제2 에칭 단계는 증착 서브 단계, 퍼지 서브 단계, 및 에칭 서브 단계를 포함하는 주기적 공정을 포함하고,
    상기 2단계 에칭은 상기 제2 층이 원하는 에칭 지연 영향을 달성하는 방식으로 에칭되도록 제어되는,
    기판을 처리하기 위한 방법.
  11. 제10항에 있어서,
    상기 제1 에칭 단계 및 상기 제2 에칭 단계는 동일한 공정 챔버에서 수행되는, 방법.
  12. 제10항에 있어서,
    상기 제2 층은 로우 k 유전체인, 방법.
  13. 제12항에 있어서,
    상기 패턴화된 제1 층은 32 nm 이하의 임계 치수를 갖는 구조물을 갖는, 방법.
  14. 제13항에 있어서,
    상기 제2 에칭 단계는 원자층 에칭 기반 공정인, 방법.
  15. 제14항에 있어서,
    상기 제2 층의 총 깊이의 적어도 50%는 상기 제1 에칭 단계로 에칭되는, 방법.
  16. 제15항에 있어서,
    상기 제1 에칭 단계는 에칭 지연을 나타내며, 상기 제2 에칭 단계는 역 에칭 지연을 나타내는, 방법.
  17. 반응성 이온 에칭으로 울트라-로우 K 유전체 층을 처리하기 위한 방법으로서,
    입력 패턴화된 구조물 및 상기 입력 패턴화된 구조물의 아래에 놓이는 상기 울트라-로우 k 유전체 층을 갖는 기판을 공정 챔버에 제공하는 단계;
    상기 울트라-로우 k 유전체 층을 에칭하기 위해 상기 입력 패턴화된 구조물을 패턴으로서 사용하여 제1 에칭 공정을 수행하는 단계; 및
    상기 울트라-로우 k 유전체 층을 에칭하기 위해 상기 입력 패턴화된 구조물을 패턴으로서 사용하여 제2 에칭 공정을 수행하는 단계를 포함하며,
    상기 제2 에칭 공정은,
    증착 공정을 수행하는 단계;
    퍼지 공정을 수행하는 단계로서, 상기 퍼지 공정은 증착 가스가 상기 공정 챔버에서 배출될 수 있게 하는, 단계; 및
    에칭 플라즈마 공정을 수행하는 단계를 포함하는 주기적 에칭 공정을 포함하고,
    상기 입력 패턴화된 구조물의 피치는 48 nm 이하이며, 상기 제1 에칭 공정 및 상기 제2 에칭 공정은 원하는 에칭 지연 성과를 함께 달성하는,
    반응성 이온 에칭으로 울트라-로우 K 유전체 층을 처리하기 위한 방법.
  18. 제17항에 있어서,
    상기 증착 공정은 폴리머 층을 형성하는, 방법.
  19. 제17항에 있어서,
    상기 울트라-로우 k 유전체 층의 총 깊이의 적어도 50%는 상기 제1 에칭 공정으로 에칭되는, 방법.
  20. 제19항에 있어서,
    상기 제1 에칭 공정은 에칭 지연이 있는, 방법.
  21. 제20항에 있어서,
    상기 제2 에칭 공정은 역 에칭 지연이 있는, 방법.
  22. 제21항에 있어서,
    상기 제2 에칭 공정은 원자층 에칭 기반 공정인, 방법.
  23. 제22항에 있어서,
    상기 제2 에칭 공정은 준 원자층 에칭 공정인, 방법.
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