KR20020047524A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR20020047524A
KR20020047524A KR1020000075986A KR20000075986A KR20020047524A KR 20020047524 A KR20020047524 A KR 20020047524A KR 1020000075986 A KR1020000075986 A KR 1020000075986A KR 20000075986 A KR20000075986 A KR 20000075986A KR 20020047524 A KR20020047524 A KR 20020047524A
Authority
KR
South Korea
Prior art keywords
etching
semiconductor substrate
gas
region
pad
Prior art date
Application number
KR1020000075986A
Other languages
English (en)
Other versions
KR100380148B1 (ko
Inventor
강양범
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0075986A priority Critical patent/KR100380148B1/ko
Publication of KR20020047524A publication Critical patent/KR20020047524A/ko
Application granted granted Critical
Publication of KR100380148B1 publication Critical patent/KR100380148B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트랜치를 형성한 후 트랜치 내부로 절연 물질을 매립해 소자 분리막을 형성하는 공정 중 패드 질화막과 패드 산화막을 식각 공정으로 패터닝하는 과정에서 패드 질화막의 과도 식각 공정을 최소화하고, 반도체 기판과의 식각 선택비가 높은 혼합 가스를 사용해 반도체 기판을 완만한 각도로 얕게 식각함으로써, 패턴 간격에 관계없이 동일한 깊이로 반도체 기판이 식각되어 트렌치 식각 깊이를 동일하게 유지하고, 반도체 기판의 액티브 영역 코너 라운드 효과를 동시에 얻을 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트랜치를 형성한 후 트랜치 내부로 절연 물질을 매립해 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 제조 공정은 소자의 회로 선폭이 줄어듦에 따라 그 형성 공정 또한 매우 어렵고 복잡해지고 있다. 이 중 소자 분리 공정은 반도체 소자형성 공정에서 가장 먼저 진행되는 공정으로 트랜지스터와 트랜지스터 사이에 절연막을 형성하여 전기적으로 두 소자를 절연시키는 기술이다. 현재 소자 분리 기술로는 STI(Shallow Trench Isolation) 공정이 적용되고 있다. STI 형성을 위한 트렌치 식각 공정은 패드 질화막과 패드 산화막을 식각하는 공정과 반도체 기판을 식각하는 두 가지 공정이 포함되어 있다. 여기서, 패드 질화막과 패드 산화막을 식각하는 공정은 주로 절연막을 식각하는 CF 계열의 가스를 사용하게 되는데, 이 경우 패턴의 형태에 따라 식각 속도가 달라지게 된다.
도 1을 참조하면, 반도체 기판(1) 상에 패드 산화막(2) 및 패드 질화막(3)을 형성한 후 식각 공정으로 패드 질화막(3) 및 패드 산화막(2)을 패터닝한다. 이때, 패턴간의 간격이 좁은 영역(A)의 식각 속도가 패턴간의 간격이 넓은 영역(B)보다 식각 속도가 떨어지게 된다. 따라서, 패턴 간격이 넓은 dud역(B)의 패드 질화막(3)이 모두 제거된 후에도 좁은 영역(A)에서는 여전히 패드 질화막(3a)이 남아 있게 되어 이후의 실리콘 식각시 식각 중지막 역할을 하게 된다.
도 2를 참조하면, 도 1에서의 문제점을 해결하기 위하여 좁은 영역(A)의 패드 질화막(13)을 모두 제거하기 위해 충분히 과도 식각(Over etch)을 해주게 되는데 좁은 영역(A)의 패드 질화막(13)이 모두 제거되었을 때 넓은 영역(B)에서는 하부층인 반도체 기판(11)에 식각 손상이 나타나게 된다.
이러한 경우, 넓은 영역(B)에서는 이미 반도체 기판(11)이 식각되었기 때문에 반도체 기판(11) 식각시 식각 속도의 패턴의존도가 없다고 해도 트렌치 식각 깊이의 차이(C)가 발생하게 된다. 이러한 트렌치 식각 깊이의 차이(C)는 소자사이의 절연 능력에 차이를 발생시켜 궁극적으로 소자 특성을 저하시키게 된다. 또한, 이미 넓은 영역(B)에서는 패드 질화막(13)의 과도 식각에 의해 반도체 기판(11)의 액티브 영역 코너(D)가 수직하게 형성이 되었기 대문에 식각 가스를 이용하여 이를 완만하게 하기 위한 식각이 소용없게 된다. 따라서, 수직한 반도체 기판의 형상으로 인하여 이중 전류 포화 곡선이 나타나게 되는 험프(Hump) 현상과 특히 액티브 영역 크기에 따라 트랜지스터 동작 전압이 감소하는 RNWE (reverse narrow width effect) 현상을 줄이기 어렵게 되어 결국 안정적인 소자 특성을 나타내기 어렵게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 STI 형성을 위한 트랜치 식각 공정을 실시하는 과정에서 패드 질화막의 과도 식각 공정을 최소화하고, 반도체 기판과의 식각 선택비가 높은 혼합 가스를 사용해 반도체 기판을 완만한 각도로 얕게 식각함으로써, 패턴 간격에 관계없이 동일한 깊이로 반도체 기판이 식각되어 트렌치 식각 깊이를 동일하게 유지하고, 반도체 기판의 액티브 영역 코너 라운드 효과를 동시에 얻을 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1 및 도 2는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판2, 12 : 패드 산화막
21a : 트랜치3, 13 : 패드 질화막
3a: 잔류 패드 질화막24 : 소자 분리막
A : 좁은 패턴 영역B : 넓은 패턴 영역
C : 트랜치 식각 깊이의 차이D : 액티브 영역 코너
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계, 패드 질화막 및 패드 산화막의 소정 영역을 식각하되 패턴 간격이 넓은 영역의 패드 질화막 및 패드 산화막이 완전히 제거될 때까지만 1차 식각 공정을 실시하는 단계, 패턴이 좁은 영역에 잔류하는 패드 질화막 및 패드 산화막을 완전히 제거하면서 넓은 영역과 좁은 영역의 식각 깊이가 동일하도록 반도체 기판을 식각하되 반도체 기판의 액티브 영역 코너가 라운드 형태로 되도록 2차 식각 공정을 실시하는 단계, 넓은 영역과 상기 좁은 영역의 식각 속도를 동일하게 하여 반도체 기판을 목표 깊이까지 식각해 트랜치를 형성하는 3차 식각 공정을 실시하는 단계, 트랜치의 내부를 절연 물질로 매립한 후 반도체 기판 상의 패드 질화막, 패드 산화막 및 절연 물질을 제거하고 평탄화하는 단계로 이루어진다.
1차 식각 공정은 식각 가스로 CF4가스를 사용한다. 그리고, 2차 식각 공정은 CHF3가스와 CH4가스를 혼합한 혼합가스를 식각 가스로 사용하며, CHF3가스를이용해 상기 액티브 코너 영역에 폴리머를 발생시켜 상기 액티브 코너 영역을 라운드 형태로 식각한다. 이때, CHF3가스와 CH4가스의 혼합은 6 : 4 내지 8 : 2의 비율로 하며, 이상적으로는 7 : 3의 비율로 혼합한다. 또한, 액티브 코너 영역의 식각은 300 내지 400Å의 깊이로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(21) 상에 패드 산화막(22), 패드 질화막(23)을 순차적으로 형성하고 감광막 패턴(도시되지 않음)으로 소자 분리 영역을 정의한 후 CH4가스를 이용한 1차 식각 공정으로 패드 질화막(23) 및 패드 산화막(22)의 노출된 영역을 식각하여 패터닝한다.
패드 산화막(22)은 100 ∼150Å의 두께로 형성하며, 패드 질화막(23)은 1000 ∼ 1500Å의 두께로 증착한다. 패드 질화막(23) 및 패드 산화막(22)을 식각할 때 사용하는 식각 가스로는 일반적으로 C-F 계열과 C-H-F 계열의 가스를 사용한다. 본 발명에서는 식각 공정시 폴리머(Polymer) 발생이 상대적으로 작은 가스인 CF4가스또는 비활성 가스인 Ar 가스를 사용하여 식각 중지 시점인 EPD (End Point Detection)로 식각 종료 시점을 정하게 된다. 이 경우, 패턴 간격이 좁은 영역(A)뿐만 아니라 간격이 넓은 영역(B)에서도 패드 질화막(23)이 어느 정도 잔류하게 된다. 따라서, 이를 제거하기 위해 과도 식각을 실시하는데, 과도 식각은 넓은 간격의 영역(B)에서 패드 질화막(23) 및 패드 산화막(22)이 완전히 제거되는 시점에서 중지한다. 이렇게 되면 넓은 영역(B)의 패턴에서는 패드 질화막(23) 및 패드 산화막(22)이 모두 제거되지만 좁은 영역(A)의 패턴에서는 여전히 잔류하게 된다.
도 3b를 참조하면, 반도체 기판(21)을 식각하되 CHF3가스와 CF4가스를 일정비율로 혼합한 혼합가스를 식각 가스로 사용하여 좁은 영역(A)과 넓은 영역(B)의 식각 깊이가 같아지도록 하면서, 동시에 반도체 기판(21)의 액티브 영역 코너(D)가 완만한 경사 또는 라운드 형태로 형성되도록 2차 식각 공정을 실시한다.
2차 식각 공정은 패드 질화막(23)과 반도체 기판(21)과의 식각 선택비가 높은 CHF3가스를 이용하여 실시하는데, 패드 질화막(23)과 반도체 기판(21)과의 식각 선택비가 높다고 해서 처음부터 CHF3가스를 사용하게 되면, 특히 넓은 영역(B)의 패턴에 다량의 폴리머가 발생하게 되므로 좁은 영역(A)의 패턴 크기와 넓은 영역(B)의 패턴 크기 차이가 심하게 발생하게 되어 사용하기가 어렵게 된다. 따라서, 일정 비율의 CHF3/CF4혼합 가스를 이용해 식각 공정을 실시하면, 좁은 영역(A)에서는 패드 질화막(23) 및 패드 산화막(22)이 식각되는 동안 넓은 영역(B)의 패턴에서는 반도체 기판(21)의 식각이 진행된다. 이때, CHF3가스와 CF4가스의 혼합 비율은 6 : 4 내지 8 : 2정도로 하며, 이상적으로는 7 : 3의 비율로 혼합한다.
좀 더 자세히 설명하면, 도 3a에서 설명한 바와 같이 넓은 영역(B)의 패턴에서는 좁은 영역(A)의 패턴에 비해 다량의 폴리머가 형성되기 때문에 반도체 기판(21)이 식각되는 깊이는 CF4가스를 사용하는 경우에 비해 상당히 낮아지게 된다. 그리고, 좁은 영역(B)의 패턴에서 패드 질화막(23) 및 패드 산화막(22)의 식각이 끝나면 하부층인 반도체 기판(21)을 식각하게 되는데, 이때 CHF3가스를 이용하여 식각 공정을 실시하게 되면, 노출된 반도체 기판(21)의 가장자리에 발생한 폴리머에 의해, 반도체 기판(21)이 수직하게 식각되지 않고 완만한 각도를 유지하면서 식각이 진행된다. 좁은 영역(A) 패턴의 경우 상대적으로 폴리머가 덜 발생하고, 수직하게 입사하는 이온들에 의한 식각 효과가 크기 때문에 넓은 영역(B)의 패턴에 비해 반도체 기판(21) 식각속도가 빠르게 진행된다. 이러한 효과를 이용해 반도체 기판(21)을 300 내지 400Å 정도 식각을 한다.
상기의 공정에 의해, 넓은 영역(B)에서 먼저 반도체 기판(21)의 식각이 실시되었지만, 좁은 영역(A)에서의 식각이 더 빠르게 진행되므로 일정 깊이까지 식각하면 좁은 영역(A)과 넓은 영역(B)의 식각 깊이가 같아지게 된다. 또한, 노출된 반도체 기판(21)의 가장자리인 액티브 코너(D)에는 폴리머가 발생하여 식각을 방해하므로 자동적으로 라운드 형태를 하게된다.
도 3c를 참조하면, 좁은 영역(A)과 넓은 영역(B)의 식각 깊이가 동일해지면 일반적으로 공지된 식각 공정으로 좁은 영역(A) 및 넓은 영역(B)의 식각 속도를 일정하게 유지하면서 3차 식각 공정을 실시하여 목표 깊이의 트랜치(21a)를 형성한다.
도 3b까지의 공정이 완료되면 패턴의 간격에 관계없이 반도체 기판(21)의 식각 깊이가 유사하기 때문에 패드 질화막(23) 제거 식각 공정에서 발생하는 식각 속도의 패턴 의존도가 제거된다. 따라서, 이후의 반도체 기판 식각 속도를 일정하게 유지하면 패턴의 간격에 따른 트렌치 깊이의 변화는 상당히 완화시킬 수 있게 된다.
도 3d를 참조하면, 불순물 등을 제거하고 트랜치(21a)에 매립 물질을 매립한 후 반도체 기판(21) 상의 패드 질화막(22), 패드 산화막(21) 및 매립 물질을 제거한 후 평탄화하여 소자 분리막(24)을 형성한다.
상기의 공정에서, 질화막 식각의 패턴 의존도 감소와 함께 CHF3/CF4비율을 일정하게 유지하여 반도체 기판 식각시 수직하지 않고 식각 각도를 완만하게 형성함으로써 활성 영역 코너 라운드(round)를 형성하게 된다. 이렇게 되면 트렌치 식각 깊이 불균일에 따른 절연 특성 저하의 방지와 함께 실리콘 코너를 완만하게 유지함으로써 험프(hump) 현상 및 RNWE 현상이 상당히 감소되어 소자 특성을 안정적으로 가져갈 수 있게 된다.
상술한 바와 같이, 본 발명은 식각 속도의 패턴 의존도를 상당히 감소시킬수 있고 또한 실리콘 코너를 완만하게 식각할 수 있어 트렌치 식각 깊이의 변화에 따른 절연 특성을 포함한 전기적 특성 열화를 방지하고, 또한 반도체 기판의 활성 영역 라운드 효과에 의해 이중 포화 전류 곡선이 나타나는 험프(Hump) 현상을 제거할 수 있으며, 액티브 패턴 사이즈 변화에 따라 트랜지스터 동작 전압이 감소하는 현상인 RNWE도 상당히 감소시킬 수 있게 되어 소자 특성의 안정성을 향상시키는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막 및 패드 산화막의 소정 영역을 식각하되 패턴 간격이 넓은 영역의 패드 질화막 및 패드 산화막이 완전히 제거될 때까지만 1차 식각 공정을 실시하는 단계;
    패턴이 좁은 영역에 잔류하는 패드 질화막 및 패드 산화막을 완전히 제거하면서 상기 넓은 영역과 상기 좁은 영역의 식각 깊이가 동일하도록 상기 반도체 기판을 식각하되 상기 반도체 기판의 액티브 영역 코너가 라운드 형태로 되도록 2차 식각 공정을 실시하는 단계;
    상기 넓은 영역과 상기 좁은 영역의 식각 속도를 동일하게 하여 상기 반도체 기판을 목표 깊이까지 식각해 트랜치를 형성하는 3차 식각 공정을 실시하는 단계;
    상기 트랜치의 내부를 절연 물질로 매립한 후 상기 반도체 기판 상의 상기 패드 질화막, 패드 산화막 및 상기 절연 물질을 제거하고 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 1차 식각 공정은 식각 가스로 CF4가스를 사용하는 것을 특징으로 하는반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 2차 식각 공정은 CHF3가스와 CH4가스를 혼합한 혼합가스를 식각 가스로 사용하며, CHF3가스를 이용해 상기 액티브 코너 영역에 폴리머를 발생시켜 상기 액티브 코너 영역을 라운드 형태로 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 3 항에 있어서,
    상기 CHF3가스와 CH4가스의 혼합은 6 : 4 내지 8 : 2의 비율로 하며, 이상적으로는 7 : 3의 비율로 혼합하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 3 항에 있어서,
    상기 액티브 코너 영역의 식각은 300 내지 400Å의 깊이로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
KR10-2000-0075986A 2000-12-13 2000-12-13 반도체 소자의 소자 분리막 형성 방법 KR100380148B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0075986A KR100380148B1 (ko) 2000-12-13 2000-12-13 반도체 소자의 소자 분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0075986A KR100380148B1 (ko) 2000-12-13 2000-12-13 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20020047524A true KR20020047524A (ko) 2002-06-22
KR100380148B1 KR100380148B1 (ko) 2003-04-11

Family

ID=27681473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0075986A KR100380148B1 (ko) 2000-12-13 2000-12-13 반도체 소자의 소자 분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100380148B1 (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
JP2910536B2 (ja) * 1993-12-02 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP2891205B2 (ja) * 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
JPH10199968A (ja) * 1997-01-10 1998-07-31 Sony Corp 半導体装置及び半導体装置の素子間分離溝の形成方法
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
JP4039504B2 (ja) * 1998-11-10 2008-01-30 シャープ株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100380148B1 (ko) 2003-04-11

Similar Documents

Publication Publication Date Title
KR100320830B1 (ko) 다층 구조의 실리콘 질화물 층에서 트렌치를 이방적으로에칭하는 프로세스 및 조성물과 금속 산화물 반도체 전계효과 트랜지스터를 형성하는 프로세스
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
US6159822A (en) Self-planarized shallow trench isolation
KR100672754B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
KR20090032013A (ko) 반도체 집적 회로 장치의 제조 방법
KR100513799B1 (ko) 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법
JP4039504B2 (ja) 半導体装置の製造方法
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
KR100390040B1 (ko) 반도체소자의 듀얼게이트 제조방법
KR100380148B1 (ko) 반도체 소자의 소자 분리막 형성 방법
JP2906997B2 (ja) 半導体装置の製造方法
KR100399064B1 (ko) 반도체 소자 제조방법
KR100634267B1 (ko) 반도체 장치에서 소자 분리 영역의 형성 방법
KR100429135B1 (ko) 반도체 소자의 섈로우 트렌치 분리 방법
KR20030001875A (ko) 반도체 소자의 소자분리막 형성방법
KR100442147B1 (ko) 이중 다마신 패턴 형성 방법
KR20020001335A (ko) 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법
KR20000013286A (ko) 반도체 장치의 소자분리막 제조방법
KR100875072B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030000489A (ko) 반도체소자의 제조방법
KR100735607B1 (ko) 패드폴리 형성방법
KR20050067474A (ko) 반도체소자의 소자분리 방법
KR20020045271A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20020091916A (ko) 반도체소자의 소자 분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee