KR20090029303A - 다중 ｃｄｍａ 채널들을 전송하기 위한 장치 - Google Patents

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KR20090029303A
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Abstract

하나 또는 다중 주파수 채널들을 통해 동시에 전송할 수 있는 멀티-캐리어 송신기가 제시된다. 일 설계에서, 멀티-캐리어 송신기는 적어도 하나의 프로세서 및 단일 무선 주파수(RF) 전송 체인을 포함한다. 프로세서(들)는 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성하고, 필터링된 샘플들을 획득하기 위하여 각각의 주파수 채널에 대한 출력 칩들을 디지털적으로 필터링 및 업샘플링하며, 상향변환된 샘플들을 획득하기 위하여 각각의 주파수 채널에 대한 필터링된 샘플들을 상이한 주파수로 디지털적으로 상향변환할 수 있다. 그 다음에, 프로세서(들)은 합성 샘플들을 획득하기 위하여 다중 주파수 채널들에 대한 상향변환된 샘플들을 결합하며, I/Q 미스매치(mismatch) 보상을 위하여 상기 합성 샘플들에 대하여 사전-왜곡(pre-distortion)을 수행하고, 출력 샘플들을 획득하기 위하여 사전-왜곡된 샘플들을 업샘플링할 수 있다. 출력 샘플들은 광대역 DAC를 사용하여 아날로그 신호로 변환될 수 있다. RF 전송 체인은 RF 출력 신호를 생성하기 위하여 아날로그 신호를 처리할 수 있다.

Description

다중 ＣＤＭＡ 채널들을 전송하기 위한 장치{APPARATUS FOR TRANSMITTING MULTIPLE CDMA CHANNELS}
본 출원은 "단일 RF 전송 체인을 사용한 다중 데이터 채널들의 변조"라는 명칭으로 2006년 7월 14일에 출원된 미국 가출원번호 제60/831,044호의 우선권을 주장하며, 이 가출원은 본 발명의 양수인에게 양도되고 여기에 참조로 통합된다.
본 발명은 일반적으로 통신, 특히 무선 통신 시스템용 송신기에 관한 것이다.
무선 통신 시스템들은 음성, 비디오, 패킷 데이터, 메시징, 방송 등과 같은 다양한 통신 서비스들을 제공하기 위하여 폭넓게 설치되었다. 이들 시스템들은 이용가능 시스템 자원들을 공유함으로서 다수의 사용자들을 지원할 수 있는 다중-접속 시스템들일 수 있다. 이러한 다중-접속 시스템들의 예들은 코드분할 다중접속(CDMA) 시스템들, 시분할 다중접속(TDMA) 시스템들, 주파수 분할 다중접속(FDMA) 시스템들, 직교 FDMA(OFDMA) 시스템들, 및 단일-캐리어 FDMA(SC-FDMA) 시스템들을 포함한다.
무선 통신 시스템들의 데이터 사용량은 증가하는 사용자의 수 뿐만아니라 고데이터율 요건들을 가진 새로운 애플리케이션들의 출현으로 인하여 계속해서 증가 하고 있다. 시스템은 적절한 채널 조건들하에서 하나의 주파수 채널에 대하여 특정한 최대 데이터율을 지원할 수 있다. 이러한 최대 데이터율은 전형적으로 시스템 설계에 의하여 결정된다. 용량을 증가시키기 위하여, 시스템은 전송을 위하여 다중 주파수 채널들을 이용할 수 있다. 그러나, 다중 주파수 채널들을 통해 전송을 지원하면 송신기의 설계 복잡성 및 비용이 실질적으로 증가할 수 있다.
따라서, 다중 주파수 채널들을 통한 동작을 지원하는 저비용 송신기에 대한 필요성이 요구된다.
단일 무선 주파수(RF) 전송 체인을 사용하여 하나 또는 다중 주파수 채널들을 통해 동시에 전송할 수 있는 멀티-캐리어 송신기가 여기에서 제시된다. 단일 RF 전송 체인은 광대역일 수 있으며, 특정 최대수(T)의 주파수 채널들에 대하여 설계될 수 있다. 최대 T개의 신호들은 단일 RF 전송 체인을 사용하여 최대 T개의 주파수 채널들을 통해 동시에 전송될 수 있다.
일 설계에서, 멀티-캐리어 송신기는 적어도 하나의 프로세서 및 하나의 RF 전송 체인을 포함한다. 프로세서(들)는 높은 레이트 패킷 데이터(HRPD: High Rate Packet Data) 시스템과 같은 특정 시스템에 따라 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성할 수 있다. 각각의 주파수 채널에 대한 출력 칩들은 주파수 채널에 대한 전송 전력에 기초하여 선택된 이득으로 스케일링될 수 있다. 프로세서(들)는 필터링된 샘플들을 획득하기 위하여 각각의 주파수 채널에 대한 출력 칩들을 디지털적으로 필터링 및 업샘플링할 수 있고, 상향변환(upconvert)된 샘플들을 획득하기 위하여 각각의 주파수 채널에 대한 필터링된 샘플들을 다른 주파수로 디지털적으로 상향변환할 수 있다. 프로세서(들)는 합성 샘플들을 획득하기 위하여 다중 주파수 채널들에 대한 상향변환(upconvert)된 샘플들을 결합하고, 다음 아날로그 직교 상향변환(upconversion)시의 이득 및 위상 미스매치(mismatch)들을 보상하기 위하여 합성 샘플들에 대하여 사전-왜곡(pre-distortion)을 수행하며, 출력 샘플들을 획득하기 위하여 사전-왜곡된 샘플들을 업샘플링할 수 있다. 출력 샘플들은 광대역 디지털-대-아날로그 변환기(DAC)를 사용하여 아날로그 신호로 변환될 수 있다. 그 다음에, RF 전송 체인은 RF 출력 신호를 생성하기 위하여 아날로그를 처리할 수 있다(예컨대, 필터링하고, 직교 상향 변환하며, 증폭할 수 있다).
본 발명의 다양한 양상들 및 특징들은 이하에서 더 상세히 설명될 것이다.
도 1은 다중 CDMA 채널들을 통한 CDMA 신호들의 전송을 도시한 도면이다.
도 2는 멀티-캐리어 송신기의 블록도이다.
도 3은 HRPD에서 무-피드백(NoFeedback) 다중화 모드에 대한 처리를 도시한 도면이다.
도 4는 HRPD에서 기본-피드백(BasicFeedback) 다중화 모드에 대한 처리를 도시한 도면이다.
도 5는 HRPD에서 향상된-피드백(EnhancedFeedback) 다중화 모드에 대한 처리를 도시한 도면이다.
도 6은 HRPD에서 모든 3가지 피드백 다중화 모드에 대한 데이터 프로세서를 도시한 도면이다.
도 7는 도 6의 CDMA 채널 프로세서의 블록도이다.
도 8은 디지털 필터 및 회전자의 블록도이다.
도 9는 포스트 프로세서의 블록도이다.
도 10은 다중 주파수 채널들을 통해 전송하는 프로세스를 도시한 도면이다.
도 11은 RF 전송 체인에 의하여 수행되는 프로세스를 도시한 도면이다.
여기에서 제시된 멀티-캐리어 송신기는 CDMA, TDMA, FDMA, OFDMA 및 SC-FDMA 시스템들과 같은 다양한 무선 통신 시스템들에 대하여 사용될 수 있다. 용어 "시스템" 및 "네트워크"는 종종 상호 교환하여 사용된다. CDMA 시스템은 cdma2000, UTRA(Universal Terrestrial Radio Access) 등과 같은 무선 기술을 구현할 수 있다. cdma2000은 IS-2000, IS-95, 및 IS-856 표준들을 커버한다. UTRA는 광대역-CDMA(W-CDMA) 및 LCR(Low Chip Rate)을 포함한다. TDMA 시스템은 GSM(Global System for Mobile Communications)와 같은 무선 기술을 구현할 수 있다. OFDMA 시스템은 E-UTRA(Evolved UTRA), IEEE 802.11, IEEE 802.16, IEEE 802.20, Flash-OFDM® 등과 같은 무선 기술을 구현할 수 있다. 이들 다양한 무선 기술들 및 표준들은 공지되어 있다. UTRA, E-UTRA 및 GSM은 3GPP(3rd Generation Partnership Project)라 불리는 기구로부터 발생된 문헌들에 개시되어 있다. cdma2000은 3GPP2(3rd Generation Partnership Project 2)라 불리는 기구로부터 발생된 문헌들에 개시되어 있다. 3GPP 및 3GPP2 문헌들은 공개되어 있다.
명확화를 위하여, 멀티-캐리어 송신기의 일부 양상들은 IS-856을 구현하는 HRPD 시스템과 관련하여 기술된다. HRPD는 또한 CDMA2000 1xEV-DO(Evolution-Data Optimized), 1xEV-DO, 1x-DO, DO, HDR(High Data Rate) 등으로 지칭된다. 용어 "HRPD", "EV-DO" 및 "DO"는 종종 상호 교환하여 사용된다. HRPD는 "cdma2000 높은 레이트 패킷 데이터 무선 인터페이서 규정"이라는 명칭으로 2007년 3월에 공개된 3GPP2 C.S0024-B에 개시되어 있다. 명확화를 위하여, HRPD 용어는 이하의 상세한 설명에서 다수 사용된다.
여기에서 제시된 멀티-캐리어 송신기는 액세스 단말 뿐만아니라 액세스 포인트와 관련하여 사용될 수 있다. 액세스 포인트는 일반적으로 액세스 단말들과 통신하는 고정국이며, 기지국, 노드 B 등으로 지칭될 수 있다. 액세스 단말은 정지 또는 이동국일 수 있으며, 또한 이동국, 사용자 장비(UE), 이동 장비, 단말, 가입자 유닛, 국 등으로 지칭될 수 있다. 액세스 단말은 셀룰라 전화, 개인휴대단말(PDA), 핸드셋, 무선 통신 장치, 핸드헬드 장치, 무선 모뎀, 랩탑 컴퓨터 등일 수 있다. 명확화를 위하여, 액세스 단말과 관련한 멀티-캐리어 송신기의 사용이 이하에서 기술된다.
멀티-캐리어 송신기는 하나 또는 다중 CDMA 신호들을 동시에 전송할 수 있다. 각각의 CDMA 신호는 다른 CDMA 채널을 통해 전송될 수 있다. CDMA 채널은 하나의 CDMA 신호에 대한 주파수 채널이며, HRPD에 대하여 1.2288 MHz이다. CDMA 채널은 또한 보통 캐리어로서 지칭된다.
도 1은 N개의 CDMA 채널들을 통한 N개의 CDMA 신호들의 전송을 예시적으로 도시하며, 여기서 일반적으로 N≥1이고 멀티-캐리어 동작을 위하여 N>1이다. 이러한 예에서, CDMA 채널 1은 fch1의 캐리어 주파수를 가지며, CDMA 채널 2는 fch2의 캐리어 주파수를 가지며, CDMA 채널 N은 fchN의 채널 주파수를 가진다. 캐리어 주파수들은 전형적으로 채널간 간섭을 감소시키기 위하여 CDMA 채널들이 충분히 멀리 이격되도록 선택된다. 일반적으로, N개의 CDMA 채널들의 캐리어 주파수들은 서로 관련되거나 또는 관련되지 않을 수 있다. 각각의 CDMA 채널의 캐리어 주파수는 최소 채널간 공간 기준을 조건으로 하여 독립적으로 선택될 수 있다. 캐리어 주파수들은 주파수에 대하여 균일하게 이격되고, 1.2288 MHz 또는 이보다 큰 임의의 값일 수 있는 fspacing의 고정 주파수 공간 정도 분리될 수 있다. N개의 CDMA 신호들은 다른 전력 레벨들(도 1에 도시됨) 또는 동일한 전력 레벨로 전송될 수 있다. N개의 CDMA 신호들은 음성, 비디오, 패킷 데이터, 텍스트 메시징 등과 같은 임의의 서비스에 대한 임의의 타입의 데이터를 반송할 수 있다. N개의 CDMA 신호들은 동일한 액세스 포인트 또는 다른 액세스 포인트들에 전송될 수 있다.
비용을 절감하고 전력 소비를 감소시키고 신뢰성을 개선하고 다른 장점들을 획득하기 위하여 가능한 적은 회로소자를 사용하여 하나 또는 다중 CDMA 채널들의 전송을 지원하는 것이 바람직하다. T개의 다른 RF 전송 체인들은 최대 T개의 CDMA 채널에 대하여 최대 T개의 CDMA 신호들을 생성하기 위하여 사용될 수 있으며, 여기서 T는 동시에 전송될 수 있는 최대수의 CDMA 신호들이다. 그러나, T개의 RF 전송 체인들은 액세스 단말의 비용을 상당히 증가시킬 수 있다.
일 양상에서, 멀티-캐리어 송신기는 최대 T개의 다른 CDMA 채널들을 통한 최대 T개의 CDMA 신호들의 동시 전송을 지원하기 위하여 단일 RF 전송 체인을 사용한다. 단일 RF 전송 체인은 광대역일 수 있으며 T개의 인접 CDMA 채널들을 위하여 지정될 수 있으며, 여기서 T는 임의의 적절한 값일 수 있다. N개의 CDMA 신호들은 이러한 단일 RF 전송 체인을 사용하여 전송될 수 있으며, 여기서 N은 최대 T일 수 있다. 멀티-캐리어 송신기는 단일 RF 전송 체인을 사용하기 때문에 전력 및 비용 측면에서 효율적일 수 있다.
도 2는 액세스 단말에 대하여 사용될 수 있는 멀티-캐리어 송신기(200)의 일 설계를 도시한 블록도이다. 멀티-캐리어 송신기(200)는 디지털 섹션(202) 및 RF 전송 체인(204)을 포함한다.
디지털 섹션(202)내에서, 디지털 프로세서(210)는 데이터, 파일럿 및 제어 정보를 처리하며, N개의 CDMA 신호들에 대한 N개의 출력 칩 스트림들을 N개의 디지털 필터(212a 내지 212n)에 제공한다. 칩은 전형적으로 시스템에 의하여 결정된 시간 구간인 하나의 칩 기간으로 전송된 복소값이다. 각각의 출력 칩 스트림은 HRPD에 대하여 1.2288 메가칩/초(Mcps)인 칩 레이트(cx1)를 가질 수 있다. 각각의 디지털 필터(212)는 그것의 출력 칩 스트림을 필터링하고, 업샘플링(upsampling)을 수행하며, 필터링된 샘플 스트림을 회전자(214)에 제공한다. 각각의 필터링된 샘플 스트림은 fsample의 샘플 레이트를 가질 수 있다. 샘플 레이트는 고정될 수 있으며, 또한 동시에 전송될 수 있는 최대수의 CDMA 신호들에 기초하여 선택될 수 있 다. 대안적으로, 샘플 레이트는 동시에 전송되는 CDMA 신호들의 수에 기초하여 구성가능하고 선택될 수 있다. 각각의 회전자(214)는 디지털 업컨버터로서 동작하며, 디지털 국부 발진기(LO) 신호를 사용하여 그것의 필터링된 샘플 스트림을 주파수 상향변환(upconvert)하며, 상향변환된 샘플 스트림을 제공한다. CDMA 채널 n을 통해 전송된 CDMA 신호에 대한 디지털 LO 신호는 RF로의 상향변환(upconversion)을 위하여 사용되는 아날로그 LO 신호의 주파수 fc 및 CDMA 채널 n의 캐리어 주파수 fchn에 의하여 결정되는 fn의 주파수를 가진다. 합산기(216)는 N개의 회전자들(214a 내지 214n)로부터 N개의 상향변환된 샘플 스트림들을 수신하여 합산하고, 합성 샘플 스트림을 제공한다. 포스트 프로세서(218)는 합성 샘플 스트림에 대하여 포스트 처리(post processing)를 수행하고, 출력 샘플 스트림을 제공한다. DAC(220)는 출력 샘플 스트림을 아날로그로 변환하며, N개의 CDMA 신호들을 포함하는 아날로그 기저대역 신호를 제공한다.
RF 전송 체인은 수퍼-헤테로다인(super-heterodyne) 구조 또는 직접-변환(direct-conversion) 구조를 구현할 수 있다. 수퍼-헤테로다인 구조에서, 기저대역 신호는 다수의 스테이지들에서 주파수 상향변환되며, 예컨대 한 스테이지에서 기저대역으로부터 중간 주파수(IF)로 상향변환된후 다른 스테이지에서 IF로부터 RF로 상향변환된다. 제로(zero)-IF 구조로서 지칭되는 직접-변환 구조에서, 기저대역 신호는 한 스테이지에서 기저대역으로부터 RF로 직접 주파수 상향 변환된다. 수퍼-헤테로다인 및 직접-변환 구조들은 다른 회로 블록들을 사용할 수 있고 및/또 는 다른 회로 요건들을 가질 수 있다. 이하의 설명은 직접-변환 구조의 사용을 가정한다.
RF 전송 체인(204)내에서, 아날로그 저역통과 필터(222)는 디지털-대-아날로그 변환에 의하여 유발된 이미지들을 제거하기 위하여 DAC(220)로부터의 아날로그 기저대역 신호를 필터링하고, 필터링된 신호를 제공한다. 혼합기(224)는 LO 생성기(226)로부터의 아날로그 LO 신호를 사용하여 필터링된 신호를 기저대역으로부터 RF로 주파수 상향변환한다. LO 생성기(226)는 전압 제어 발진기(VCO), 위상고정루프(PLL), 기준 발진기 등을 포함할 수 있다. 가변 이득 증폭기(VGA)(228)는 가변 이득을 사용하여 혼합기(224)로부터의 상향변환된 신호를 증폭시킨다. 저역통과 필터(230)는 주파수 상향변환에 의하여 유발된 이미지들을 제거하기 위하여 VGA(228)로부터의 신호를 필터링한다. 저역통과 필터(230)는 표면음향파(SAW) 필터, 세라믹 필터, 또는 임의의 다른 타입의 필터일 수 있다. 전력 증폭기(PA)(232)는 필터(230)로부터의 신호를 증폭시키고, 적정 전력 레벨을 가진 RF 출력 신호를 제공한다. RF 출력 신호는 듀플렉서(234)를 통해 라우팅되며, 안테나(236)를 통해 전송된다. 도 2에 도시된 바와같이, 데이터 프로세서(210)로부터 혼합기(224)로의 신호들은 전형적으로 동위상(I) 및 직교위상(Q) 성분들을 가진 복소 신호들이다.
DAC(220) 및 RF 전송 체인(204)은 N개의 CDMA 채널들을 통한 N개의 CDMA 신호들의 동시 전송을 지원하기 위하여 광대역일 수 있다. DAC(220)는 충분히 높은 클록 레이트로 동작될 수 있으며, 모든 N개의 CDMA 신호들을 포함하는 디지털 샘플 스트림을 변환하기에 충분한 분해능(resolution)을 가질 수 있다. 아날로그 저역통과 필터(222)는 동시에 전송되는 모든 CDMA 신호들을 통과시키기에 충분히 넓을 수 있는 고정 또는 가변 대역폭을 가질 수 있다. 다음 아날로그 회로 블록들은 모든 CDMA 신호들을 통과시킬 수 있는 광대역일 수 있다. 대역통과 필터(230)는 광대역일 수 있으며, 전체 주파수 대역, 예컨대 셀룰라 대역을 위한 824 내지 849 MHz와 개인통신서비스(PCS) 대역을 위한 1850 내지 1910 MHz를 통과시킬 수 있다.
도 2는 RF 전송 체인(204)의 특정 설계를 도시한다. 일반적으로, RF 전송 체인은 증폭기, 필터, 혼합기 등의 하나 이상의 스테이지들을 포함할 수 있다. 이들 회로 블록들은 도 2에 도시된 구성과 다르게 배열될 수 있다. RF 전송 체인은 또한 도 2에 도시되지 않은 다른 및/또는 추가 회로 블록들을 포함할 수 있다. RF 전송 체인(204)의 모두 또는 일부분은 하나 이상의 RF 집적회로들(RFIC), 혼합 신호 IC들 등으로 구현될 수 있다. 예컨대, 아날로그 저역통과 필터(222), 혼합기(224), LO 생성기(226) 및 VGA(228)는 RFIC, 예컨대 RF 송신기(RFT) 또는 RF 송신기/수신기(RTR) 칩상에서 구현될 수 있다.
데이터 프로세서(210)는 데이터 전송 및 다른 기능들을 위한 다양한 처리 유닛들을 포함할 수 있다. 예컨대, 데이터 프로세서(210)는 디지털 신호 프로세서(DSP), 축소 명령 세트 컴퓨터(RISC) 프로세서, 중앙처리장치(CPU) 등을 포함할 수 있다. 제어기/프로세서(240)는 멀티-캐리어 송신기(200)의 동작을 제어할 수 있다. 메모리(242)는 멀티-캐리어 송신기(200)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서(210), 제어기/프로세서(240) 및/또는 메모 리(242)는 하나 이상의 주문형 집적회로들(ASIC) 및/또는 다른 IC들상에서 구현될 수 있다.
멀티-캐리어 송신기(200)는 하나 이상의 CDMA 채널들을 수신할 수 있는 멀티-캐리어 수신기와 관련하여 사용될 수 있다. 듀플렉서(234)는 RF 수신 신호를 안테나(236)로부터 도 2에 도시되지 않은 멀티-캐리어 수신기에 라우팅할 수 있다. 멀티-캐리어 수신기는 하나 이상의 CDMA 채널들을 통해 전송된 데이터 및 제어 정보를 복원하기 위하여 RF 수신 신호를 처리할 수 있다.
HRPD에서, 액세스 단말은 하나 이상의 데이터 채널들, 파일럿 채널들, 역방향 레이트 지시자(RRI: reverse rate indicator) 채널들, 보조 파일럿 채널들, 데이터 레이트 제어(DRC) 채널들, 긍정응답(ACK:Acknowledgement) 채널들, 및 데이터 소스 제어(DSC) 채널들을 CDMA 신호로 역방향 링크를 통해 액세스 포인트에 전송할 수 있다. 데이터 채널은 사용자 데이터를 반송한다. 파일럿 채널은 액세스 단말 및 액세스 포인트에 의하여 선험적으로 알려진 데이터인 파일럿을 반송한다. 보조 파일럿 채널은 부가 파일럿을 반송한다. RRI 채널은 데이터 채널의 레이트를 지시한다. DRC 채널은 액세스 단말이 순방향 트래픽 채널을 수신할 수 있는 레이트와 액세스 단말이 순방향 트래픽 채널을 수신하기를 원하는 섹터를 지시한다. DSC 채널은 액세스 단말이 순방향 트래픽 채널을 수신하기를 원하는 데이터 소스를 지시한다. ACK 채널은 순방향 트래픽 채널을 통한 데이터 수신의 성공 또는 실폐를 지시한다. DRC, ACK 및 DSC 채널들은 순방향 링크를 통한 데이터 전송을 지원하기 위하여 역방향 링크를 통해 전송된다. DRC, ACK 및 DSC 채널들은 또한 순방향 링 크에 대한 역방향 오버헤드 채널들 또는 단순히 ROC 채널들로서 지칭된다.
액세스 단말은 하나 이상의 순방향 CDMA 채널들을 통해 데이터를 수신하고 하나 이상의 역방향 CDMA 채널들을 통해 데이터를 전송할 수 있다. 순방향 CDMA 채널은 순방향 링크상의 CDMA 채널이다. 역방향 CDMA 채널은 역방향 링크상의 CDMA 채널이다. HRPD는 순방향 CDMA 채널들에 대한 ROC 채널들을 전송하는 3가지 모드를 지원한다.
무-피드백(NoFeedback) 다중화 모드에서, 각각의 순방향 CDMA 채널은 다른 역방향 CDMA 채널과 연관된다. 각각의 순방향 CDMA 채널에 대한 ROC 채널들은 연관된 역방향 CDMA 채널을 통해 전송된다. 하나의 사용자 긴 코드는 모든 역방향 CDMA 채널들을 확산시키기 위하여 사용된다. 사용자 긴 코드는 액세스 단말에 특정한 의사 난수(PN: pseudo-random number) 시퀀스이다.
기본-피드백(BasicFeedback) 다중화 모드에서, 다중 순방향 CDMA 채널들은 주어진 역방향 CDMA 채널과 연관될 수 있다. 이들 다중 순방향 CDMA 채널들에 대한 ROC 채널들은 다른 긴 코드들을 사용하여 연관된 역방향 CDMA 채널을 통해 전송되며, 각각의 순방향 CDMA 채널에 대하여 하나의 긴 코드가 사용된다. 이는 다른 순방향 CDMA 채널들에 대한 ROC 채널들이 구별되도록 한다.
개선된-피드백(EnhancedFeedback) 다중화 모드에서, 최대 16개의 순방향 CDMA 채널들은 주어진 역방향 CDMA 채널과 연관될 수 있다. 최대 4개의 순방향 CDMA 채널들에 대한 ROC 채널들은 시간적으로 및/또는 다른 월시 코드들을 사용하여 다중화될 수 있으며, 다른 긴 코드를 사용하여 연관된 역방향 CDMA 채널을 통해 전송될 수 있다.
테이블 1은 HRPD의 3가지 피드백 다중화 모드를 리스트하며, 각각의 모드에 대한 간략한 설명을 제공한다.
테이블 1
모드 설명
무-피드백 다중화 각각의 순방향 CDMA 채널에 대한 ROC 채널들은 연관된 역방향 CDMA 채널을 통해 공통적인 긴 코드를 사용하여 전송된다.
기본-피드백 다중화 다중 순방향 CDMA 채널들에 대한 ROC 채널들은 연관된 역방향 CDMA 채널을 통해 다른 긴 코드들을 사용하여 전송된다.
개선된-피드백 다중화 최대 16개의 순방향 CDMA 채널들에 대한 ROC 채널들은 연관된 역방향 CDMA 채널을 통해 전송되며, 최대 4개의 순방향 CDMA 채널들에 대한 ROC 채널들은 시간적으로 및/또는 코드를 사용하여 다중화되며 다른 긴 코드를 사용하여 전송된다.
도 3은 무-피드백(NoFeedback) 다중화 모드에 대한 처리를 도시한다. N개의 CDMA 채널 프로세서들(310a 내지 310n)은 각각 N개의 역방향 CDMA 채널들(1 내지 N)에 대한 처리를 수행한다. CDMA 채널 프로세서(310a)내에서, 데이터 및 오버헤드 프로세서(320a)는 (i) 역방향 CDMA 채널 1에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들과 연관된 순방향 CDMA 채널에 대한 ROC 채널들(DRC, ACK 및 DSC 채널들)의 처리를 수행한다. 직교 확산기(330a)는 사용자 긴 코드를 사용하여 프로세서(320a)로부터의 칩들을 확산하며, 역방향 CDMA 채널 1에 대한 출력 칩들을 제공한다. CDMA 채널 프로세서들(310b 내지 310n)은 각각 유사한 방식으로 역방향 CDMA 채널들(2 내지 N)에 대한 처리를 수행한다. 동일한 사용자 긴 코드가 모든 N개의 역방향 CDMA 채널들에 대하여 사용된다.
도 4는 기본-피드백 다중화 모드에 대한 처리를 도시한다. N개의 CDMA 채널 프로세서들(410a 내지 410n)은 각각 N개의 역방향 CDMA 채널들(1 내지 N)에 대한 처리를 수행한다. CDMA 채널 프로세서(410a)내에서, 데이터 및 오버헤드 프로세서(420a) 및 직교 확산기(430a)는 각각 도 3에 도시된 프로세서(320a) 및 직교 확산기(330a)와 동일한 방식으로 역방향 CDMA 채널 1에 대한 처리를 수행한다. ROC 프로세서들(422b 내지 422m)은 각각 역방향 CDMA 채널 1과 연관된 순방향 CDMA 채널들(2 내지 M)에 대한 ROC 채널들에 대한 처리를 수행한다. 직교 확산기들(432b 내지 432m)은 각각 긴 코드들(2 내지 M)을 사용하여 ROC 프로세서들(422b 내지 422m)으로부터의 칩들을 확산시킨다. M개의 다른 긴 코드들은 역방향 CDMA 채널 1에 매핑된 M개의 순방향 CDMA 채널들에 대한 ROC 채널들에 대하여 사용될 수 있다. 합산기(434a)는 확산기들(430a, 432b 내지 432m)으로부터의 I 칩들을 합산하며, 역방향 CDMA 채널 1에 대한 I 출력 칩들을 제공한다. 합산기(434b)는 확산기들(430a, 432b 내지 432m)으로부터의 Q 칩들을 합산하며, 역방향 CDMA 채널 1에 대한 Q 출력 칩들을 제공한다.
CDMA 채널 프로세서들(410b 내지 410n)은 각각 역방향 CDMA 채널들(2 내지 N)에 대한 처리를 수행한다. 역방향 CDMA 채널들(2 내지 N)의 각각은 0, 1 또는 다중 순방향 CDMA 채널들에 대한 ROC 채널들을 반송할 수 있다. CDMA 채널 프로세서들(410a 내지 410n)의 각각에 대하여, 데이터, 파일럿, RRI 및 보조 파일럿 채널들은 동일한 사용자 긴 코드 1을 사용하여 확산되며, 다른 순방향 CDMA 채널들에 대한 ROC 채널들은 다른 긴 코드들 사용하여 확산된다.
도 5는 개선된-다중화 모드에 대한 처리를 도시한다. N개의 CDMA 채널 프로세서들(510a 내지 510n)은 각각 N개의 역방향 CDMA 채널들(1 내지 N)에 대한 처리 를 수행한다. CDMA 채널 프로세서(510a)내에서, 데이터 및 오버헤드 프로세서(520a)는 (i) 역방향 CDMA 채널 1에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들과 (ii) 연관된 순방향 CDMA 채널들(1 내지 4)에 대한 ROC 채널들의 처리를 수행한다. ROC 프로세서들(552b 내지 522d)은 역방향 CDMA 채널 1과 연관된 다른 순방향 CDMA 채널들에 대한 ROC 채널들의 처리를 수행한다. 각각의 ROC 프로세서(522)는 최대 4개의 연관된 순방향 CDMA 채널들에 대한 ROC 채널들의 처리를 수행한다. 직교 확산기들(532b 내지 532d)는 각각 긴 코드들(2 내지 4)을 사용하여 ROC 프로세서들(522b 내지 522d)로부터의 칩들을 확산시킨다. 최대 4개의 다른 긴 코드들은 역방향 CDMA 채널 1에 매핑된 최대 16개의 순방향 CDMA 채널들에 대하여 사용될 수 있다. 합산기들(534a, 534b)은 각각 확산기들(530a, 532b 내지 532m)으로부터의 I 및 Q 칩들을 합산하며, 각각 역방향 CDMA 채널 1에 대한 I 및 Q 출력 칩들을 제공한다.
CDMA 채널 프로세서들(510b 내지 510n)은 각각 역방향 CDMA 채널들(2 내지 N)에 대한 처리를 수행한다. 역방향 CDMA 채널들(2 내지 N)의 각각은 0, 1 또는 다중 순방향 CDMA 채널들에 대한 ROC 채널들을 반송할 수 있다. CDMA 채널 프로세서들(510a 내지 510n)의 각각에 대하여, 데이터, 파일럿 RRI 및 보조 파일럿 채널들은 동일한 사용자 긴 코드 1를 사용하여 확산되며, 최대 4개의 순방향 CDMA 채널들의 다른 세트들에 대한 ROC 채널들은 다른 긴 코드들을 사용하여 확산된다.
도 6은 HRPD에서 모든 3가지 피드백 다중화 모드들에 대한 데이터 프로세서(210)의 일 설계를 도시한 블록도이다. 이러한 설계에서, 데이터 프로세서(210) 는 최대 N개의 순방향 CDMA 채널들에 대한 피드백과 최대 N개의 역방향 CDMA 채널들을 통한 전송을 지원한다. 데이터 프로세서(210)는 N개의 CDMA 채널 프로세서들(620a 내지 620n)을 포함한다. 각각의 CDMA 채널 프로세서(620)는 (i) 하나의 역방향 CDMA 채널에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들과 (ii) 하나의 순방향 CDMA 채널에 대한 ROC 채널들에 대한 처리를 수행한다.
데이터 프로세서(210)내에서, N개의 PN 생성기들(610a 내지 610n)은 각각 하나의 역방향 CDMA 채널과 연관될 수 있는 최대 N개의 순방향 CDMA 채널들에 대하여 다른 N개의 긴 코드들(PNT1 내지 PNTN)을 생성한다. PN 생성기(610a)는 각각 N개의 역방향 CDMA 채널들(1 내지 N)에 대한 모든 N개의 CDMA 채널 프로세서들(620a 내지 620n)에 긴 코드(PNT1)를 제공한다. 긴 코드 PNT1은 모든 N개의 역방향 CDMA 채널들에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들에 대하여 사용된다. 선택기(612)는 PN 생성기들(610a 내지 610n)로부터의 N개의 긴 코드들을 수신하며, 각각의 CDMA 채널 프로세서(620)에 적절한 ROC 긴 코드 PNROC를 제공한다. 각각의 CDMA 채널 프로세서(620)에 제공된 ROC 긴 코드는 CDMA 채널 프로세서에 의하여 처리되는 순방향 CDMA 채널에 대한 ROC 채널들을 위하여 사용된다. 무-피드백 다중화 모드에서, 선택기(612)는
Figure 112009008971211-PCT00001
이도록 모든 N개의 CDMA 채널 프로세서들(620a 내지 620n)에 대한 ROC 긴 코드로서 PN 생성기(610a)로부터의 긴 코드를 제공한다. 기본-피드백 다중화 모드에서, 선택 기(612)는
Figure 112009008971211-PCT00002
및
Figure 112009008971211-PCT00003
이도록 각각 N개의 CDMA 채널 프로세서들(620a 내지 620n)에 대한 ROC 긴 코드들로서 PN 생성기들(610a 내지 610n)로부터의 긴 코드들을 제공할 수 있다. 개선된-피드백 다중화 모드에서, 선택기(612)는 최대 4개의 CDMA 채널 프로세서들(620)에 대한 ROC 긴 코드로서 각각의 PN 생성기(610)로부터의 긴 코드를 제공할 수 있다. 일반적으로, 선택기(612)의 동작은 선택된 피드백 다중화 모드와 역방향 CDMA 채널들로의 순방향 CDMA 채널들의 매핑에 따른다.
각각의 CDMA 채널 프로세서(620)는 긴 코드 PNT1을 사용하여 하나의 역방향 CDMA 채널에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들에 대한 처리를 수행한다. 각각의 CDMA 채널 프로세서(620)는 또한 ROC 긴 코드 PNROC를 사용하여 하나의 순방향 CDMA 채널에 대한 ROC 채널들에 대한 처리를 수행한다. 각각의 CDMA 채널 프로세서(620)는 다른 CDMA 채널 프로세서에 그것의 ROC 칩들을 제공하거나 또는 다른 CDMA 채널 프로세서들로부터 ROC 칩들을 수신할 수 있다. 각각의 CDMA 채널 프로세서(620)는 연관된 디지털 필터(212)에 하나의 역방향 CDMA 채널에 대한 출력 칩들을 제공한다.
각각의 CDMA 채널 프로세서(620)로부터의 출력 칩들은 연관된 디지털 필터(212)에 의하여 필터링되며, 연관된 회전자(214)에 의하여 디지털적으로 상향변환된다. 합산기(216)는 모든 N개의 회전자들(214a)로부터의 상향변환된 샘플들 뿐만아니라 DC 오프셋을 합산하고 합성 샘플들을 제공한다. DC 오프셋은 도 2에서 RF 전송 체인(204)의 혼합기(224)의 LO 피드스로우(feedthrough)를 감소시키기 위하여 사용될 수 있는 프로그램가능 값일 수 있다. LO 피드스로우량을 최소화활 수 있는 DC 오프셋량을 결정하기 위한 교정(calibration)이 수행될 수 있다. 그 다음에, 이러한 DC 오프셋은 합산기(216)에 제공될 수 있다.
도 7은 도 6의 CDMA 채널 프로세서(620a)의 설계를 도시한다. CDMA 채널 프로세서(620a)내에서, 프로세서(712)는 파일럿에 대한 처리를 수행하며, 파일럿 칩들을 제공한다. 프로세서(714)는 보조 파일럿에 대한 처리를 수행한다. 곱셈기(716)는 이득 GAP를 사용하여 프로세서(714)의 출력을 스케일(scale)하며, 보조 파일럿 칩들을 제공한다. 프로세서(718)는 RRI 채널에 대한 처리를 수행한다. 곱셈기(720)는 이득 GRRI를 사용하여 프로세서(718)의 출력을 스케일하며, RRI 칩들을 제공한다. 프로세서(722)는 L개의 데이터 채널들에 대한 처리를 수행하며, 여기서 L≥1이다. 곱셈기들(724a 내지 724l)은 각각 이득 GD1 내지 GDL을 사용하여 L개의 데이터 채널에 대한 프로세서(722)의 출력들을 스케일하며, 데이터 칩들을 제공한다. 합산기(726)는 프로세서(712) 및 곱셈기들(716, 720, 724a 내지 724l)로부터의 칩들을 합산한다. 직교 확산기(728)는 긴 코드 PNT1을 사용하여 합산기(726)로부터의 칩들을 확산하며, 역방향 CDMA 채널 1에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들에 대한 칩들을 제공한다.
프로세서(732)는 ACK 및 DSC 채널들에 대한 처리를 수행한다. 곱셈기(734) 는 이득 GACK/DSC를 사용하여 프로세서(732)의 출력을 스케일하며, ACK/DSC 칩들을 제공한다. 프로세서(736)는 DRC 채널에 대한 처리를 수행한다. 곱셈기(738)는 이득 GDRC를 사용하여 프로세서(736)의 출력을 스케일하며, DRC 칩들을 제공한다. 직교 확산기(740)는 긴 코드 PNROC1를 사용하여 곱셈기들(734, 738)로부터의 칩들을 확산하며, 순방향 CDMA 채널 1에 대한 ROC 칩들을 제공한다. 게이팅 유닛들(742a 내지 742n)은 각각 순방향 CDMA 채널들 1 내지 N에 대한 ROC 칩들을 수신한다. 각각의 게이팅 유닛(742)은 그것의 순방향 CDMA 채널에 대한 ROC 채널들이 역방향 CDMA 채널 1을 통해 전송하는 경우에 적절한 시간에 합산기(744)에 그것의 ROC 칩들을 제공한다.
합산기(744)는 확산기(728) 및 게이팅 유닛들(742a 내지 742n)으로부터의 칩들을 합산한다. 곱셈기(746)는 이득 G1을 사용하여 합산기(744)로부터의 칩들을 스케일하며, 역방향 CDMA 채널 1에 대한 출력 칩들을 제공한다. 이득 G1은 역방향 CDMA 채널 1에 대한 전송 전력에 의하여 결정된다. 이득들 GAP, GRRI, GD1 내지 GDL, GACK/DSC 및 GDRC는 역방향 CDMA 채널 1을 통해 전송된 다른 데이터, 파일럿, 및 오버헤드 채널들에 대한 상대 전송 전력들을 결정한다.
도 7은 CDMA 채널 프로세서(620a)의 예시적인 설계를 도시한다. 도 6에 도시된 CDMA 채널 프로세서들(620b 내지 620n)의 각각은 도 7에 도시된 CDMA 채널 프로세서(620a)와 동일한 방식으로 구현될 수 있다. N개의 역방향 CDMA 채널들에 대 한 처리는 다른 방식들로 수행될 수 있다. 다른 설계에서, 각각의 CDMA 채널 프로세서는 하나의 역방향 CDMA 채널에 대한 데이터, 파일럿, RRI 및 보조 파일럿 채널들에 대한 처리를 수행하며, 도 7에 도시된 유닛들(712 내지 728) 및 유닛들(742 내지 746)을 포함할 수 있다. 하나의 ROC 프로세서는 모든 순방향 CDMA 채널들에 대한 ROC 채널들의 처리를 수행할 수 있으며, 각각의 순방향 CDMA 채널에 대한 ROC 칩들을 적절한 CDMA 채널 프로세서에 제공할 수 있다.
N개의 역방향 CDMA 채널들에 대한 디지털 이득들 G1 내지 GN은 각각의 CDMA 채널에 대한 원하는 전력 전력을 달성하도록 세팅될 수 있다. N개의 역방향 CDMA 채널들은 다른 액세스 포인트들과의 다른 데이터 레이트들 및/또는 통신을 지원하기 위하여 다른 전송전력들을 가질 수 있다. 이득들(G1 내지 GN)은 또한 모든 N개의 CDMA 채널들에 대한 원하는 전체 전송 전력을 달성하도록 세팅될 수 있고 또한 자동이득제어(AGC: automatic gain control)를 위하여 사용될 수 있다. 일 설계에서, RF 전송 체인(204)의 VGA(228)의 이득은 개략 스텝들(coarse step)로 변화될 수 있으며, 이득 G1 내지 GN은 특정 범위(예컨대, 12dB)에서 미세 스텝들(fine step)(예컨대, 0.25dB)로 변화될 수 있다. 이득들 G1 내지 GN의 분해능(resolution)(예컨대, 비트들의 수에 의한 분해능)은 가장 강한 및 가장 약한 역방향 CDMA 채널들사이의 최대 차이(일 설계에서 15dB일 수 있는)와 적정 미세 스텝 크기에 기초하여 선택될 수 있다.
도 8은 역방향 CDMA 채널 1에 대한 디지털 필터(212a) 및 회전자(214a)의 일 설계를 도시한 블록도이다. 디지털 필터(212a)내에서, 유한 임펄스 응답(FIR) 필터(812)는 CDMA 채널 프로세서(620a)로부터의 출력 칩들을 수신하여 필터링한다. FIR 필터(812)는 역방향 CDMA 채널 1을 통해 전송된 CDMA 신호에 대한 원하는 스펙트럼 특징들을 획득하기 위하여 펄스 성형화(pulse shaping)를 수행할 수 있다. FIR 필터(812)는 또한 예컨대 칩 레이트로부터 4배의 칩 레이트(cx4)로 출력 칩들을 업샘플링할 수 있다. FIR 필터(812)는 원하는 필터 응답을 달성하기 위하여 충분한 수의 탭들(tap)로 구현될 수 있다. 보간 필터(interpolation filter)(814)는 FIR 필터(812)로부터의 샘플들에 대하여 보간을 수행하며, 16배 칩 레이트(cx16)일 수 있는 fsample의 샘플 레이트로 필터링된 샘플들을 제공한다. 보간 필터(814)는 하나 이상의 스테이지, 예컨대 한 스테이지에서 cx4로부터 cx8로 그리고 다른 스테이지에서 cx8로부터 cx16으로 구현될 수 있다. 샘플 레이트 fsample은 멀티-캐리어 송신기(200)에 의하여 지원되는 가장 낮은 CDMA 채널 및 가장 낮은 CDMA 채널사이의 최대 주파수 분리에 기초하여 선택될 수 있다. 필터(812) 및/또는 필터(814)에 의한 업샘플링은 필터링된 샘플들이 다음 회전자(214a)에 의하여 고주파수로 디지털적으로 상향변환되도록 한다.
회전자(214a)내에서, 합산기(822) 및 레지스터(824)는 각각의 샘플 기간에서 CDMA 채널 1에 대한 주파수 f1을 누산하는 위상 누산기를 형성한다. 위상 누산기의 비트-폭은 가장 높은 상향변환 주파수 및 원하는 주파수 분해능에 기초하여 선택될 수 있다. 예컨대, 23-비트 위상 누산기는 2.34 Hz의 주파수 분해능을 가진 ±9.83 MHz의 주파수 범위를 지원한다. 각각의 샘플 기간에서, 합산기(826)는 RF 전송 체인(204)의 VGA(228) 또는 PA(232)의 다른 상태들과 연관된 다른 위상들을 고려하여 사용될 수 있다.
각각의 샘플 주기에서, 조정 회전 디지털 컴퓨터(CORDIC: Coordinate Rotational Digital Computer) 유닛(828)은 합산기(828)의 위상에 의하여 디지털 필터(212a)로부터의 복소 필터링 샘플을 회전시키고, 상향변환된 샘플을 제공한다. CORDIC 유닛(828)은 샘플 시프트 및/또는 가산/감산 하드웨어를 사용하여 삼각함수(trigonometric function)들의 고속 하드웨어 계산을 가능하게 하는 반복 알고리즘(iterative algorithm)을 구현한다. CORDIC 유닛(828)은 반복 방식으로 복소 샘플을 회전시킬 수 있으며, 반복을 많이 할 수록 결과 출력에 대한 정확도가 높아진다. 예컨대, 9번의 반복들은 ±0.22도의 정확도를 제공할 수 있다. 일 설계에서, CORDIC 유닛(828)은 각각의 샘플 기간의 상향변환된 샘플을 하나의 샘플 기간의 지연으로 제공하기 위하여
Figure 112009008971211-PCT00004
의 클록 속도로 동작될 수 있으며, 여기서 Q는 반복 횟수이다. 다른 설계에서, CORDIC 유닛(828)은 다수의 파이프라인 스테이지들로 구현될 수 있고,
Figure 112009008971211-PCT00005
보다 낮은 클록 속도로 동작될 수 있다. 예컨대, CORDIC 유닛(828)은 Q 파이프라인 스테이지들로 구현되고 fsample의 클록 속도로 동작될 수 있으며, Q 샘플 기간들의 파이프라인 지연으로 각각의 샘플 기간의 상향변환된 샘플을 제공할 수 있다.
도 9는 도 2 및 도 6에 도시된 포스트 프로세서(218)의 일 설계를 도시한 블 록도이다. 포스트 프로세서(218)내에서, I/Q 미스매치(mismatch) 보상 유닛(912)은 RF로의 직교 상향변환에서 I 및 Q 경로들사이의 이득 및 위상(또는 I/Q) 미스매치들을 고려하여 디지털 사전-왜곡(pre-distortion)을 수행한다. DAC(220), 아날로그 저역통과 필터(222) 및 혼합기(224)의 한 세트는 I 및 Q 경로들의 각각에 대하여 사용될 수 있다. 이득 미스매치는 I 및 Q 경로들에 대한 DAC들, 아날로그 저역통과 필터들 및 혼합기들의 다른 이득들에 의하여 유발될 수 있다. 경로 미스매치는 정확하게 90°역위상을 가지지 않는, LO 생성기(226)의 I 및 Q LO 신호들로부터 발생할 수 있다. 이득 및/또는 위상 미스매치는 혼합기(224)의 출력 파형에서 발생되는 잔류 측파대 에너지(RSB: redidual sideband energy)를 유발할 수 있다. 이러한 RSB 이미지는 특히 동시에 전송되는 N개의 CDMA 신호들의 전송 전력들의 차이가 클때 성능을 저하할 수 있으며 따라서 RSB 이미지는 가장 약한 CDMA 채널과 비교하여 비교적 클 수 있다.
이상적인 직교 상향변환기의 출력은 다음과 같이 표현될 수 있다.
Figure 112009008971211-PCT00006
수식(1)
여기서,
Figure 112009008971211-PCT00007
및
Figure 112009008971211-PCT00008
는 상향변환기에 제공된 I 및 Q 기저대역 신호들이며,
Figure 112009008971211-PCT00009
는 상향변환기로부터의 상향변환된 신호이며,
Figure 112009008971211-PCT00010
는 라디안/초에서 LO 주파수이다.
비-이상적인 직교 상향변환기의 출력은 다음과 같이 표현될 수 있다.
Figure 112009008971211-PCT00011
수식(2)
여기서, K는 이득 미스매치이며, θ는 위상 미스매치이다. 수식(2)는 Q 성분에서 이득 및 위상 미스매치를 총괄한다.
이득 및 위상 미스매치를 보상하기 위한 사전-왜곡은 다음과 같이 표현될 수 있다.
Figure 112009008971211-PCT00012
, 수식(3)
Figure 112009008971211-PCT00013
수식(4)
여기서,
Figure 112009008971211-PCT00014
및
Figure 112009008971211-PCT00015
는 I 및 Q 사전-왜곡된 신호들이며,
Figure 112009008971211-PCT00016
및
Figure 112009008971211-PCT00017
이며,
Figure 112009008971211-PCT00018
는 이득 미스매치의 추정치이며,
Figure 112009008971211-PCT00019
는 위상 미스매치의 추정치이다.
파라미터들
Figure 112009008971211-PCT00020
및
Figure 112009008971211-PCT00021
는 RF 전송 체인(204)의 교정으로부터 획득될 수 있다. 만일 이득 및 위상 미스매치의 추정치가
Figure 112009008971211-PCT00022
및
Figure 112009008971211-PCT00023
이도록 정확하면, 사전-왜곡을 수행한 상향변환된 신호는 수식(1)에 기술된 이상적인 상향변환된 신호에 근접한다.
I/Q 미스매치 보상 유닛(912)은, 수식(3) 및 (4)에 기술된 바와같이, 합산기(216)로부터 I 및 Q 합성 샘플들을 수신하고 I 및 Q 사전-왜곡된 샘플들을 생성한다. 합산기(216)로부터의 I 및 Q 합성 샘플들은 수식(3) 및 (4)의
Figure 112009008971211-PCT00024
및
Figure 112009008971211-PCT00025
에 대응하며, 유닛(912)으로부터의 I 및 Q 사전-왜곡된 샘플들은
Figure 112009008971211-PCT00026
및
Figure 112009008971211-PCT00027
에 대응한다.
보간 필터(914)는 유닛(912)으로부터의 샘플들에 대하여 보간을 수행하며 샘플 레이트 fsample의 K배일 수 있는, fout의 샘플 레이트로 샘플들을 제공하며, 여기서 K는 1, 2, 4 등의 선택가능 값일 수 있다. 보간 필터(914)는 디지털 필터들(212a 내지 212n)에 의한 이전 업샘플링으로부터 이미지들의 높은 거절 및 작은 대역통과 드룹(droop)(예컨대, 0.2 dB 또는 이 이하)을 가진 주파수 응답으로 설계될 수 있다. 보간 필터(914)는 하나 이상의 스테이지들로, 예컨대 한 스테이지에서 cx16으로부터 cx32로 그리고 다른 스테이지에서 cx32로부터 cx64로 구현될 수 있다. 필터(914)에 의하여 제공된 거절은 스퓨리어스(spurious) 방사 요건들을 충족시키기 위하여 고정 광대역 아날로그 저역통과 필터(222)의 사용을 가능하게 한다.
개략 스케일링 유닛(916)은 원하는 수의 비트들만큼 각각의 샘플의 비트들을 좌측 또는 우측으로 시프트함으로서 개략 이득(예컨대, 4, 2, 1, 0.5, 0.25 등)에 의하여 필터(914)로부터의 샘플들을 스케일할 수 있다. 스케일링 유닛(916)은 개략 디지털 이득 제어를 위하여 사용될 수 있는 반면에, 각각의 CDMA 채널 프로세 서(620a 내지 620n)의 곱셈기(746)는 미세 디지털 이득 제어를 위하여 사용될 수 있다.
도 2를 다시 참조하면, 아날로그 저역통과 필터(222)는 스퓨리어스 방사 요건들을 충족시키기 위하여 DAC(220)로부터의 아날로그 기저대역 신호에서 이미지들을 억제한다. 아날로그 기저대역 신호는 DAC 클록 레이트(예컨대, cx64)의 이미지와 보간 블록 레이트들(예컨대, cx16 및 cx32)의 이미지를 포함한다. 아날로그 기저대역 신호는 또한 DAC(220)내의 샘플-앤드-홀드 회로로 인한 sinc 롤-오프(roll-off)를 가진다. 이러한 sinc 롤-오프는 예컨대 도 9의 필터(914)에 의하여 디지털적으로 설명될 수 있다. 일 설계에서, 고정 광대역 필터는 아날로그 저역통과 필터(222) 대신에 사용될 수 있으며, 인밴드 드롭(inband droop)량을 제한하기 위하여 가장 넓게 지원되는 신호 대역폭의 2배로 세팅된 대역폭을 가질 수 있다. 이러한 필터는 버터워스 필터(Butterworth filter) 또는 임의의 다른 필터일 수 있으며, 적절한 차수(예컨대, 2차)일 수 있다. 이러한 필터는 샘플들이 각각 도 8 및 도 9의 보간 필터들(814, 914)에 의하여 충분히 필터링될때 이미지들의 원하는 거절을 제공할 수 있다. 다른 설계에서, 가변 필터는 아날로그 저역통과 필터(222) 대신에 사용될 수 있으며, 가장 넓은 실제 신호 대역폭에 기초하여 세팅된 대역폭을 가질 수 있다. 이러한 가변 필터는 1차 RC 필터, 2차 버터워스 필터 등일 수 있다.
도 10은 다중 주파수 채널들을 통해 전송하기 위한 프로세스(1000)의 일 설계를 도시한다. 주파수 채널은 CDMA 채널, GSM 채널, RF 채널, 캐리어 등일 수 있 다. 출력 칩들은 HRPD와 같은 특정 시스템에 따라 다중 주파수 채널의 각각에 대하여 생성될 수 있다(블록 1012). 블록(1012)에 대하여, 각각의 주파수 채널에 대한 처리는 인코딩, 인터리빙, 심볼 매핑, 확산 등을 포함할 수 있다. 각각의 주파수 채널에 대한 출력 칩들은 상기 주파수 채널에 대한 전송 전력에 기초하여 선택된 이득으로 스케일될 수 있다. 각각의 주파수 채널에 대한 출력 칩들은 상기 주파수 채널에 대한 필터링된 샘플들을 획득하기 위하여 디지털적으로 필터링되어 업샘플링될 수 있다(블록 1014).
각각의 주파수 채널에 대한 필터링된 샘플들은 상기 주파수 채널에 대한 상향변환된 샘플들을 획득하기 위하여 다른 주파수로 디지털적으로 상향변환될 수 있다(블록 1016). 하나의 주파수 채널에 대한 필터링된 샘플들은 0 Hz에 의하여 디지털 적으로 상향변환될 수 있으며 DC에 중심을 둘 수 있다. 디지털 상향변환은 CORDIC 계산에 기초하여 수행될 수 있다. 일 설계에서, CORDIC 계산의 다수의 반복들은 채널 주파수에 의하여 결정된 위상만큼 필터링된 샘플을 회전시키기 위하여 다수의 파이프라인 스테이지들(각각의 반복에 대하여 하나의 스테이지가 사용된다)에서 각각의 필터링된 샘플에 대하여 수행될 수 있다.
다중 주파수 채널들에 대한 상향변환된 샘플들은 다중 주파수 채널들에 대한 신호들을 포함하는 합성 샘플들을 획득하기 위하여 결합될 수 있다(블록 1018). 사전-왜곡(pre-distortion)은 RF로의 다음 아날로그 직교 상향변환의 이득 및 위상 미스매치들을 보상하기 위하여 합섬 샘플들에 대하여 수행될 수 있다(블록 1020). 사전-왜곡된 샘플들은 출력 샘플들을 획득하기 위하여 제 1 샘플 레이트로부터 제 2 샘플 레이트로 업샘플링될 수 있다(블록 1022). 제 2 샘플 레이트는 예컨대 전송된 주파수 채널들의 수에 기초하여 선택가능할 수 있다. 출력 샘플들은 DAC를 사용하여 아날로그 신호로 변환될 수 있다(블록 1024). 아날로그 신호는 RF 출력 신호를 생성하기 위하여 단일 RF 전송 체인을 사용하여 처리될 수 있다(예컨대, 필터링되고, 직교 상향변환되며, 증폭될 수 있다(블록 1026).
HRPD에 대하여 적용가능할 수 있는 블록(1012)의 일 설계에서, 적어도 하나의 긴 코드(예컨대, PNT1 내지 PNTN)가 생성될 수 있다. 다중 주파수 채널들에 대한 물리 계층 채널들(예컨대, DRC, ACK 및 DSC 채널들)의 제 1세트는 적어도 하나의 긴 코드중 지정된 긴 코드(예컨대, PNT1)에 기초하여 확산될 수 있다. 다중 주파수 채널들에 대한 물리 계층 채널들(예컨대, DRC, ACK 및 DSC 채널들)의 제 2세트는 적어도 하나의 긴 코드에 기초하여 확산될 수 있다. 무-피드백 다중화 모드에서, 각각의 주파수 채널에 대한 물리 계층 채널들의 제 2 세트는 지정된 긴 코드에 기초하여 확산될 수 있다. 기본-피드백 다중화 모드에서, 각각의 주파수 채널에 대한 물리 계층 채널들의 제 2 세트는 다른 긴 코드에 기초하여 확산될 수 있다. 개선된-피드백 다중화 모드에서, 다중 주파수 채널들의 적어도 2개의 부세트들에 대한 물리 계층 채널들의 제 2 세트는 적어도 하나의 긴 코드중 적어도 2개의 다른 긴 코드들에 기초하여 확산될 수 있다. 일 설계에서, 도 7에 도시된 바와같이, 각각의 주파수 채널에 대한 물리 계층 채널들의 제 1 세트는 지정된 긴 코드에 기초하여 확산될 수 있다. 각각의 주파수 채널에 대한 물리 계층 채널들의 제 2 세트 는 주파수 채널에 대한 제 2 세트에 대하여 선택된 긴 코드(예컨대, PNROC)에 기초하여 확산될 수 있다. 각각의 주파수 채널에 대하여, 상기 주파수 채널에 대한 물리 계층 채널들의 제 1 세트에 대한 확산 칩들 및 상기 주파수 채널에 매핑된 물리 계층 채널들의 제 2 세트에 대한 확산 칩들은 상기 주파수 채널에 대한 출력 칩들을 획득하기 위하여 결합될 수 있다.
도 11은 단일 RF 전송 체인을 사용하여 다중 주파수 채널들을 지원하는 프로세스(1100)의 일 설계를 도시한다. 다중 주파수 채널들을 통해 다수의 디지털적으로 상향변환된 신호들을 반송하는 디지털 샘플 스트림은 아날로그 신호를 획득하기 위하여 DAC를 사용하여 아날로그로 변환될 수 있다(블록 1112). 디지털적으로 상향변환된 신호들중 하나는 DC에 중심을 두거나 또는 0 Hz로 상향변환될 수 있다. DAC는 광대역일 수 있으며, 다중 주파수 채널들상의 디지털적으로 상향변환된 신호들의 모두를 조절하기 위하여 충분한 동적 범위를 가질 수 있다. 디지털적으로 상향변환된 신호들은 다른 전송 전력 레벨들로 전송될 수 있다. DAC는 다수의 디지털적으로 상향변환된 신호들에 대한 가장 높은 가능한/지원되는 주파수에 기초하여 결정된 클록 레이트로 동작될 수 있다. DAC는 또한 전송된 다수의 디지털적으로 상향변환된 신호들의 가장 높은 주파수에 기초하여 결정된 가변 클록 레이트로 동작될 수 있다.
다중 주파수 채널들상의 다수의 디지털적으로 상향변환된 신호들을 포함하는 아날로그 신호는 필터링된 신호를 획득하기 위하여 아날로그 필터로 필터링될 수 있다(블록 1114). 아날로그 필터는 다수의 디지털적으로 상향변환된 신호들에 대한 가능 높은 가능한 주파수에 기초하여 결정된 고정 대역폭을 가질 수 있다. 아날로그 필터는 또한 전송된 다수의 디지털적으로 상향변환된 신호들의 가장 높은 주파수에 기초하여 결정된 가변 대역폭을 가질 수 있다. 필터링된 신호는 혼합기를 사용하여 RF로 상향변환될 수 있다(블록 1116). 혼합기는 광대역일 수 있으며 다중 주파수 채널들을 커버하도록 설계될 수 있다. 다중 주파수 채널들상의 다수의 디지털적으로 상향변환된 신호들은 HRPD 시스템에서 다중 CDMA 채널들상의 다중 CDMA 신호들 또는 다른 통신 시스템들에 대한 다른 신호들에 대응할 수 있다.
다중 주파수 채널들상의 다수의 디지털적으로 상향변환된 신호들은 이하의 방식에서 OFDM 신호의 다중 서브캐리어들과 다를 수 있다. 첫째, 다중 주파수 채널들의 주파수들은 (최소 공간 기준을 조건으로 하여) 독립적으로 선택될 수 있는 반면에, OFDM의 서브캐리어들은 직교성을 유지하기 위하여 특정 주파수들/위치들에 제약된다. 둘째, 주파수 채널들은 전형적으로 결합전에 필터링 또는 대역-제한되는 반면에, OFDM의 서브캐리어들은 결합된후 필터링된다. 셋째, 순환 프리픽스(cyclic prefix)는 송신기에 의하여 각각의 OFDM 심볼에 추가(append)되며, 수신기에 의하여 제거된다. 순환 프리픽스는 다수의 디지털적으로 상향변환된 신호들을 위하여 사용되지 않는다. 넷째, 각각의 주파수 채널은 데이터 및 제어 채널을 반송할 수 있는 반면에, 데이터는 전형적으로 OFDM에서 많은 서브캐리어들에 걸쳐 전송된다. 다섯째, 각각의 주파수 채널은 다른 주파수 채널들과 관계없이 전송 및 수신될 수 있는 반면에, 모든 서브캐리어들은 전형적으로 OFDM에 대하여 전송 및 수신된다.
당업자는 정보 및 신호들이 다양한 타입의 상이한 기술들중 일부를 사용하여 표현될 수 있음을 잘 이해할 것이다. 예를 들어, 본 명세서상에 제시된 데이터, 지령, 명령, 정보, 신호, 비트, 심벌, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어 기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
상술한 실시예들은 당업자가 본원발명을 보다 용이하게 실시할 수 있도록 하기 위해 기술되었다. 이러한 실시예들에 대한 다양한 변형들을 당업자는 잘 이해할 수 있을 것이며, 여기서 정의된 원리들은 본 발명의 영역을 벗어남이 없이, 다른 임의의 무선 데이터 통신 애플리케이션에 적용될 수 있다. 따라서, 본 발명은 전술한 예들에 제한되지 않고 여기에 기술된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따른다.

Claims (35)

  1. 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성하고, 각각의 주파수 채널에 대한 상기 출력 칩들을 상이한 주파수로 디지털적으로 상향변환(upconvert)하며, 상기 주파수 채널에 대한 상향변환된 샘플들을 획득하며, 상기 다중 주파수 채널들에 대한 신호들을 포함하는 합성 샘플들을 획득하기 위하여 상기 다중 주파수 채널들에 대한 상기 상향변환된 샘플들을 결합하는 적어도 하나의 프로세서; 및
    상기 적어도 하나의 프로세서에 접속된 메모리를 포함하는,
    장치.
  2. 제 1항에 있어서, 상기 적어도 하나의 프로세서는 상기 주파수 채널에 대한 전송 전력에 의하여 결정된 이득에 기초하여 각각의 주파수 채널에 대한 출력 칩들을 생성하는, 장치.
  3. 제 1항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 주파수 채널에 대한 필터링된 샘플들을 획득하기 위하여 상기 각각의 주파수 채널에 대한 출력 칩들을 디지털적으로 필터링 및 업샘플링하며;
    상기 주파수 채널에 대한 상기 상향변환된 샘플들을 획득하기 위하여 각각의 주파수 채널에 대한 상기 필터링된 샘플들을 디지털적으로 상향변환하는, 장치.
  4. 제 3항에 있어서, 상기 적어도 하나의 프로세서는 조정 회전 디지털 컴퓨터(CORDIC: Coordinate Rotational Digital Computer) 계산에 기초하여 각각의 주파수 채널에 대한 상기 필터링된 샘플들을 디지털적으로 상향변환하는, 장치.
  5. 제 4항에 있어서, 상기 적어도 하나의 프로세서는 특정 위상만큼 상기 필터링된 샘플을 회전시키기 위하여 다수의 파이프라인 스테이지들에서 각각의 필터링된 샘플에 대한 CORDIC 계산의 다수의 반복들을 수행하는, 장치.
  6. 제 1항에 있어서, 상기 적어도 하나의 프로세서는 무선 주파수(RF)로의 아날로그 직교 상향변환(upconversion)시의 이득 및 위상 미스매치(mismatch)들을 보상하기 위하여 상기 합성 샘플들에 대하여 사전-왜곡(pre-distortion)을 수행하는, 장치.
  7. 제 1항에 있어서, 상기 적어도 하나의 프로세서는 제 1 샘플 레이트(rate)로부터 선택가능한 제 2 샘플 레이트로 상기 합성 샘플들을 업샘플링하는, 장치.
  8. 제 1항에 있어서, 상기 적어도 하나의 프로세서는 적어도 하나의 긴 코드를 생성하며, 상기 적어도 하나의 긴 코드중 지정된 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 1 세트에 대하여 확산(spreading)을 수행하며, 상기 적어도 하나의 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는, 장치.
  9. 제 8항에 있어서, 상기 적어도 하나의 프로세서는 상기 지정된 긴 코드에 기초하여 상기 다중 주파수 채널들의 각각에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는, 장치.
  10. 제 8항에 있어서, 상기 적어도 하나의 프로세서는 상이한 긴 코드에 기초하여 상기 다중 주파수 채널들의 각각에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는, 장치.
  11. 제 8항에 있어서, 상기 적어도 하나의 프로세서는 상기 적어도 하나의 긴 코드중 적어도 2개의 상이한 긴 코드들에 기초하여 상기 다중 주파수 채널들의 적어도 2개의 서브세트들에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는, 장치.
  12. 제 8항에 있어서, 상기 적어도 하나의 프로세서는 상기 지정된 긴 코드에 기초하여 각각의 주파수 채널에 대한 물리 계층 채널들의 제 1 세트에 대하여 확산을 수행하고, 상기 적어도 하나의 긴 코드중에서 선택된 긴 코드에 기초하여 각각의 주파수 채널에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하며, 각각의 주파수 채널에 대하여 상기 주파수 채널에 대한 물리 계층 채널들의 제 1 세 트에 대한 확산 칩들을 결합하며, 상기 주파수 채널에 대한 출력 칩들을 획득하기 위하여 상기 주파수 채널에 매핑된 물리 계층 채널들의 제 2 세트에 대한 확산 칩들을 결합하는, 장치.
  13. 제 8항에 있어서, 상기 물리 계층 채널들의 제 1 세트는 데이터 채널, 파일럿 채널, 역방향 레이트 지시자(RRI: reverse rate indicator) 채널, 및 보조 파일럿 채널중 적어도 하나를 포함하는, 장치.
  14. 제 8항에 있어서, 상기 물리 계층 채널들의 제 2 세트는 데이터 레이트 제어(DRC) 채널, 긍정응답(ACK: acknowledgement) 채널 및 데이터 소스 제어(DSC) 채널중 적어도 하나를 포함하는, 장치.
  15. 제 1항에 있어서, 상기 다중 주파수 채널들은 고속 패킷 데이터(HRPD: High Rate Packet Data) 시스템의 다중 코드분할 다중접속(CDMA) 채널들에 대응하는, 장치.
  16. 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성하는 단계;
    각각의 주파수 채널에 대한 출력 칩들을 상이한 주파수로 디지털적으로 상향변환(upconvert)하고 상기 주파수 채널에 대한 상향변환된 샘플들을 획득하는 단계;
    상기 다중 주파수 채널들에 대한 신호들을 포함하는 합성 샘플들을 획득하기 위하여 상기 다중 주파수 채널들에 대한 상기 상향변환된 샘플들을 결합하는 단계를 포함하는,
    방법.
  17. 제 16항에 있어서, 상기 주파수 채널에 대한 필터링된 샘플들을 획득하기 위하여 상기 각각의 주파수 채널에 대한 출력 칩들을 디지털적으로 필터링 및 업샘플링하는 단계를 더 포함하며;
    상기 각각의 주파수 채널에 대한 상기 필터링된 샘플들은 상기 주파수 채널에 대한 상기 상향변환된 샘플들을 획득하기 위하여 디지털적으로 상향변환되는, 방법.
  18. 제 16항에 있어서, 무선 주파수(RF)로의 아날로그 직교 상향변환(upconversion)시의 이득 및 위상 미스매치(mismatch)들을 보상하기 위하여 상기 합성 샘플들에 대하여 사전-왜곡(pre-distortion)을 수행하는 단계를 더 포함하는, 방법.
  19. 제 16항에 있어서, 제 1 샘플 레이트(rate)로부터 선택가능한 제 2 샘플 레이트로 상기 합성 샘플들을 업샘플링하는 단계를 더 포함하는, 방법.
  20. 제 16항에 있어서, 상기 출력 칩 생성 단계는,
    적어도 하나의 긴 코드를 생성하는 단계;
    상기 적어도 하나의 긴 코드중 지정된 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 1 세트에 대하여 확산(spreading)을 수행하는 단계; 및
    상기 적어도 하나의 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는 단계를 포함하는, 방법.
  21. 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성하는 수단;
    각각의 주파수 채널에 대한 출력 칩들을 상이한 주파수로 디지털적으로 상향변환(upconvert)하고 상기 주파수 채널에 대한 상향변환된 샘플들을 획득하는 수단; 및
    상기 다중 주파수 채널들에 대한 신호들을 포함하는 합성 샘플들을 획득하기 위하여 상기 다중 주파수 채널들에 대한 상기 상향변환된 샘플들을 결합하는 수단을 포함하는,
    장치.
  22. 제 21항에 있어서, 상기 주파수 채널에 대한 필터링된 샘플들을 획득하기 위하여 상기 각각의 주파수 채널에 대한 출력 칩들을 디지털적으로 필터링 및 업샘플링하는 수단을 더 포함하며;
    상기 각각의 주파수 채널에 대한 상기 필터링된 샘플들은 상기 주파수 채널에 대한 상기 상향변환된 샘플들을 획득하기 위하여 디지털적으로 상향변환되는, 장치.
  23. 제 21항에 있어서, 무선 주파수(RF)로의 아날로그 직교 상향변환(upconversion)시의 이득 및 위상 미스매치(mismatch)들을 보상하기 위하여 상기 합성 샘플들에 대하여 사전-왜곡(pre-distortion)을 수행하는 수단을 더 포함하는, 장치.
  24. 제 21항에 있어서, 제 1 샘플 레이트(rate)로부터 선택가능한 제 2 샘플 레이트로 상기 합성 샘플들을 업샘플링하는 수단을 더 포함하는, 장치.
  25. 제 21항에 있어서, 상기 출력 칩 생성 수단은,
    적어도 하나의 긴 코드를 생성하는 수단;
    상기 적어도 하나의 긴 코드중 지정된 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 1 세트에 대하여 확산(spreading)을 수행하는 수단; 및
    상기 적어도 하나의 긴 코드에 기초하여 상기 다중 주파수 채널들에 대한 물리 계층 채널들의 제 2 세트에 대하여 확산을 수행하는 수단을 포함하는, 장치.
  26. 컴퓨터-판독가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 판독가능 매체는,
    컴퓨터가 다중 주파수 채널들의 각각에 대한 출력 칩들을 생성하도록 하는 코드;
    상기 컴퓨터가 각각의 주파수 채널에 대한 출력 칩들을 상이한 주파수로 디지털적으로 상향변환(upconvert)하고 상기 주파수 채널에 대한 상향변환된 샘플들을 획득하도록 하는 코드; 및
    상기 컴퓨터가 상기 다중 주파수 채널들에 대한 신호들을 포함하는 합성 샘플들을 획득하기 위하여 상기 다중 주파수 채널들에 대한 상기 상향변환된 샘플들을 결합하도록 하는 코드를 포함하는,
    컴퓨터 프로그램 제품.
  27. 다중 주파수 채널들상에서 다수의 디지털적으로 상향변환된 신호들을 포함하는 아날로그 신호를 필터링하고 필터링된 신호를 제공하도록 구성된 아날로그 필터; 및
    상기 필터링된 신호를 무선 주파수(RF)로 상향변환하도록 구성된 혼합기를 포함하는,
    장치.
  28. 제 27항에 있어서, 상기 아날로그 필터는 상기 다수의 디지털적으로 상향변 환된 신호들에 대한 가능한 높은 주파수에 기초하여 결정된 고정 대역폭을 가지는, 장치.
  29. 제 27항에 있어서, 상기 아날로그 필터는 상기 다수의 디지털적으로 상향변환된 신호들의 높은 주파수에 기초하여 결정된 가변 대역폭을 가지는, 장치.
  30. 제 27항에 있어서, 디지털 샘플 스트림을 아날로그로 변환하고 상기 아날로그 신호를 제공하도록 구성된 디지털-대-아날로그 변환기(DAC)를 더 포함하는, 장치.
  31. 제 30항에 있어서, 상기 DAC는 상기 다수의 디지털적으로 상향변환된 신호들에 대한 가능한 높은 주파수에 기초하여 결정된 클록 레이트(clock rate)로 동작되는, 장치.
  32. 제 30항에 있어서, 상기 DAC는 상기 다수의 디지털적으로 상향변환된 신호들의 높은 주파수에 기초하여 결정된 가변 클록 레이트로 동작되는, 장치.
  33. 제 27항에 있어서, 상기 다중 주파수 채널상의 상기 다수의 디지털적으로 상향변환된 신호들은 고속 패킷 데이터(HRPD) 시스템의 다중 CDMA 채널들상의 다중 코드분할 다중접속(CDMA) 신호들에 대응하는, 장치.
  34. 필터링된 신호를 획득하기 위하여 다중 주파수 채널들상의 다수의 디지털적으로 상향변환된 신호들을 포함하는 아날로그 신호를 필터링하는 수단; 및
    상기 필터링된 신호를 무선 주파수(RF)로 상향변환하는 수단을 포함하는, 장치.
  35. 제 34항에 있어서, 상기 아날로그 신호를 획득하기 위하여 디지털 샘플 스트림을 아날로그로 변환하는 수단을 더 포함하는, 장치.
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