CN106230403B - 基带信号成型滤波方法 - Google Patents

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Abstract

本发明提出的基带信号成型滤波方法，旨在提供一种既能完成基带信号成型滤波又能降低FPGA逻辑资源的方法。本发明通过下述技术方案予以实现：在FPGA中，根据基带信号成型滤波时对数据流上采样并内插0的特点，将输入到FIR滤波器的原始数据bit流，按插值为0的上采样率M进行内插形成内插0的数据序列x(n)，再将输入FIR滤波器滤波的数据序列x(n)～x(0)，按照M分段作为状态机参数；根据非零数据以及对应的FIR滤波器系数计算状态机覆盖的M个数据的卷积和；x(i)为非零数据，h(i)为非零数据对应的FIR滤波器系数，x(i)与h(i)相乘作为状态机覆盖区域数据卷积和；将所有状态机卷积和计算结果通过加法树完成求和即可完成x(n)的FIR滤波。

Description

基带信号成型滤波方法
技术领域
本发明涉及一种主要用于CDMA，WCDMA，和TDSCDMA中，使用FPGA完成基带信号成型滤波时的资源优化实现方法。
背景技术
现代数字通信中广泛采用平方根升余弦滚降数字滤波器作为基带成型滤波器和匹配滤波器。基带脉冲成型滤波器实际上是一个内插滤波器，内插器内插比率为M(码元间差M-1个0)。脉冲成型滤波器使得码元成型，消除码间干扰，并且能压缩频谱。由于无线通信设备的广泛使用，频谱资源越来越紧张。为了节约频谱资源，需要对发射信号进行限带；另一方面为了减小码间串扰，又要使带限信号的频谱形状满足奈奎斯特准则，需要对基带信号进行成型滤波。满足奈奎斯特准则的滤波器有许多种，最简单的是理想低通滤波器。但是这种理想的滤波器是物理不可实现的，因为实际的滤波器不可能做到垂直截止，而且时域拖尾过长，运算时要求很高的精度且容易产生偏差。根据奈奎斯特第一准则，在实际通信系统中一般均使接收波形为升余弦滚降信号。这一过程由发送端的基带成型滤波器和接收端的匹配滤波器两个环节共同实现，因为每个环节均为平方根升余弦滚降滤波，两个环节合成就实现了一个升余弦滚降滤波。实现平方根升余弦滚降信号的过程称为“波形成型”，通过采用合适的滤波器对多元码流进行滤波实现，由于生成的是基带信号，因此这一过程又称“基带成型滤波”。
基带信号成型滤波是通信系统应用中非常重要的组成部分，在CDMA、GSM等民用通信中广泛使用，民用通信中成型滤波处理集成在专用ASIC芯片中，在一些需要订制的通信系统中一般使用FPGA来实现基带信号的成型滤波。对于WCDMA而言，带通信号大约占用5MHz的带宽，不然就会对相邻的工作频点产生干扰，导致系统的总体性能下降。所以完成数据流到符号的转换后，仍然需要通过成型滤波器降低信号的带宽。为了把信号频谱限制在一个比较合理的范围内，对基带信号进行滤波是必不可少的。但是基带滤波会使信号在时域上扩展，如果设计不好将在接收端引起严重的码间干扰(ISI)。基带信号成型滤波技术是提高频谱利用率比较常用的方法。在现代数字通信系统中,数字化的数据信号必须通过某种适当波形的连续脉冲成型进行发射以完成它在信道内的传输。当矩形脉冲通过限带信道时,脉冲会在时间上延伸,每个符号的脉冲将延伸到相邻符号的时间间隔内,因此会造成符号间干扰(ISI),为了防止符号间干扰,也要求基带信号脉冲成型。传统上成型滤波通过如下的卷积过程完成，为成型滤波器系数，对于一个N阶的成型滤波器，实现基带信号的成型滤波过程需要使用N个乘法器和N*(N-1)/2个加法器，在N较大时对FPGA硬件资源要求很高。
在现代通信技术中,为了适应高效利用频带资源的发展要求,提高通信系统的有效性、可靠性和实用性,迫切需要高质量、高效率、结构简单的基带信号成型滤波器实现方法。
发明内容
为了克服上述现有成型滤波处理对FPGA硬件资源要求高的问题，本发明的目的是针对基带信号成型滤波处理过程的特点，提供一种具有良好的实时性、通用性及可控性,可以显著节省硬件资源的FPGA基带信号成型滤波处理算法。
本发明解决其技术问题所采用的技术方案是：一种基带信号成型滤波方法，具有如下技术特征：在可编程门阵列芯片FPGA中，根据基带信号成型滤波时对数据流上采样并内插0的特点，将输入到FIR滤波器的原始数据bit流，按插值为0的上采样率M进行内插形成内插0的数据序列x(n)，再将输入FIR滤波器滤波的数据序列x(n)～x(0)，按照M分段作为状态机参数，余数部分补0以扩展到M宽度；M个数据组成一个状态机，每个状态机覆盖区最多只有1个非零数据，每个状态机只2*M+1个有效状态，根据状态机选项获取非零数据对应的FIR滤波器系数h(i)，输出x(i)*h(i)(x(i))为非零数据，如无非零数据，输出0)作为该状态机覆盖区域数据卷积和；将所有状态机输出的卷积和数据通过加法完成求和，以完成数据序列x(n)的FIR滤波。
本发明相比于现有技术具有如下有益效果：
可以显著节省硬件资源。本发明根据基带信号成型滤波时对数据流上采样并内插0的特点，将输入到FIR滤波器的原始数据bit流，按插值为0的上采样率M进行内插形成内插的数据序列x(n)，再将输入FIR滤波器滤波的数据序列x(n)～x(0)，按照M分段作为状态机参数，余数部分补0以扩展到M宽度；通过状态机设置提取非零数据和对应的FIR滤波器系数，由状态机覆盖区域的非零数据和对应滤波器系数的乘积表示状态机覆盖区域数据的卷积和；通过N个乘法器和(N/M)*((N/M)-1)/2个加法器可实现基带信号成型滤波，相比传统方法只需要使用1/M2的加法器资源就可以完成设计，节约了系统的资源和功耗。
本发明采用基于FPGA的基带信号成型滤波，基带信号成型滤波过程在FPGA中处理，相比传统方法其所用加法器资源只有前者的1/M2，减少了设备对FPGA内部逻辑资源的需求，降低了设备功耗和成本。
附图说明
下面结合附图和实施例对本专利进一步说明。
图1是本发明FIR滤波器基带信号成型滤波原理示意图。
图2是基带信号成型滤波处理示例示意图。其中，图2a为成型滤波器脉冲响应示例，图2b为内插数据示例，图2c为原始数据示例，图2d为成型滤波后数据示例。
具体实施方式
参阅图1。根据本发明，在可编程门阵列芯片FPGA中，根据基带信号成型滤波时对数据流上采样并内插0的特点，将输入到FIR滤波器的原始数据bit流，按插值为0的上采样率M进行内插形成内插0的数据序列x(n)，再将输入FIR滤波器滤波的数据序列x(n)～x(0)，按照M分段作为状态机参数，余数部分补0以扩展到M宽度；M个数据组成一个状态机每个状态机只2*M+1个有效状态，根据状态机选项获取非零数据对应的FIR滤波器系数h(i)，输出x(i)*h(i)(x(i))为非零数据，如无非零数据，输出0作为该状态机覆盖区域数据卷积和；将所有状态机输出的卷积和数据通过加法树完成求和，以完成数据序列x(n)的FIR滤波。
通过N个乘法器和(N/M)*((N/M)-1)/2个加法器可实现基带信号成型滤波。
2*M+1个有效状态包括，M种-1、M种+1，以及全0有效状态。
基于FPGA的基带信号成型滤波通过Verilog硬件编程语言实现。
一个线性时不变网络的输出可以用下式表示：第n时刻网络的输出x(nm)为第n时刻之前的第m个输入变量；h(m)为滤波器抽头系数。输出单个y(n)需要将N个乘积累加。
参阅图2。图2a为成型滤波器脉冲响应示例，图2b为内插数据示例，图2c为原始数据示例，图2d为成型滤波后数据示例。输入的原始数据bit流按上采样率M进行插值为0的内插，图中为4倍内插形成数据序列x(n)，x(n)送成型FIR滤波器滤波。

Claims (6)

1.一种基带信号成型滤波方法，具有如下技术特征：在可编程门阵列芯片FPGA中，根据基带信号成型滤波时对数据流上采样并内插0的特点，将输入到FIR滤波器的原始数据bit流，按插值为0的上采样率M进行内插，形成内插0的数据序列x(n)，再将输入FIR滤波器滤波的数据序列x(n)～x(0)，按照M分段作为状态机参数，余数部分补0以扩展到M宽度；M个数据组成一个状态机，每个状态机覆盖区最多只有1个非零数据，每个状态机只有2*M+1个有效状态，根据状态机选项获取非零数据对应的FIR滤波器系数h(i)，输出x(i)*h(i)，x(i)为非零数据；将所有状态机输出的卷积和数据通过加法完成求和，以完成数据序列x(n)的FIR滤波。
2.按权利要求1所述的基带信号成型滤波方法，其特征在于：输入FIR滤波器处理的非零数据是等间隔的。
3.按权利要求1或2所述的基带信号成型滤波方法，其特征在于：基于FPGA的基带信号成型滤波通过Verilog硬件编程语言实现。
4.按权利要求1所述的基带信号成型滤波方法，其特征在于：2*M+1个有效状态包括，M种-1、M种+1，以及全0有效状态。
5.按权利要求1或2所述的基带信号成型滤波方法，其特征在于：通过N个乘法器和 (N/M)* （(N/M)-1）/2个加法器实现基带信号成型滤波。
6.按权利要求1或2所述的基带信号成型滤波方法，其特征在于：如无非零数据，输出0作为该状态机覆盖区域数据卷积和。
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