KR20090026038A - 이미지센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지센서는, 리드아웃 회로가 형성된 픽셀부 및 주변회로가 형성된 주변부를 포함하는 제1 기판; 상기 리드아웃 회로 및 주변회로와 연결되도록 상기 제1 기판 상에 형성된 배선 및 층간절연막; 상기 픽셀부에 대응하는 상기 층간절연막 상에 형성된 결정형 반도체층; 상기 결정형 반도체층에 형성되고 소자분리 트랜치에 의하여 배선과 각각 연결되는 제1 포토다이오드 및 제2 포토다이오드; 상기 소자분리 트랜치를 포함하는 결정형 반도체층 상에 형성된 소자분리층; 상기 소자분리층을 관통하여 상기 제1 포토다이오드와 부분적으로 연결되는 상부전극층; 상기 제1 포토다이오드의 상부 영역이 선택적으로 노출되도록 상기 상부전극층에 형성된 노출부; 및 상기 노출부를 포함하는 제1 기판 상에 배치된 보호층을 포함한다.
이미지센서, 포토다이오드, 소자분리
Description
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
이미지센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지센서(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
종래기술에 의하면 픽셀간의 완벽한 소자분리가 되지 못하는 문제가 있었다.
또한, 종래기술의 이미지센서는 배선 및 온도와 같은 주변요소들에 의하여 리키지 커런트(leakage current)가 발생되는데 이로 인하여 다크 커런트를 유발할 수 있다.
또한, 종래기술에 의하면 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 도 19에 도시된 바와 같이 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다.
또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예는 필팩터(Fil factor)을 높이면서 포토다이오드의 픽셀간 소자분리가 효과적일 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한 실시예는 포토다이오드의 소자분리를 하면서 상기 포토다이오드 및 주변소자를 보호할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 더미 픽셀이 형성되어 리키지 커런트(Leakage current)를 측정할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는, 리드아웃 회로가 형성된 픽셀부 및 주변회로가 형성된 주변부를 포함하는 제1 기판; 상기 리드아웃 회로 및 주변회로와 연결되도록 상기 제1 기판 상에 형성된 배선 및 층간절연막; 상기 픽셀부에 대응하는 상기 층간절연막 상에 형성된 결정형 반도체층; 상기 결정형 반도체층에 형성되고 소자분리 트랜치에 의하여 배선과 각각 연결되는 제1 포토다이오드 및 제2 포토다이오 드; 상기 소자분리 트랜치를 포함하는 결정형 반도체층 상에 형성된 소자분리층; 상기 소자분리층을 관통하여 상기 제1 포토다이오드와 부분적으로 연결되는 상부전극층; 상기 제1 포토다이오드의 상부 영역이 선택적으로 노출되도록 상기 상부전극층에 형성된 노출부; 및 상기 노출부를 포함하는 제1 기판 상에 배치된 보호층을 포함한다.
실시예에 따른 이미지센서의 제조방법은, 제1 기판에 리드아웃 회로를 포함하는 픽셀부 및 주변회로를 포함하는 주변부를 형성하는 단계; 상기 제1 기판 상에 상기 리드아웃 회로 및 주변회로와 연결되는 배선 및 층간절연막을 형성하는 단계; 결정형 반도체층을 포함하는 제2 기판을 형성하는 단계; 상기 결정형 반도체층에 포토다이오드층을 형성하는 단계; 상기 제1 기판과 상기 포토다이오드층 포함하는 제2 기판을 본딩하는 단계; 상기 제1 기판 상에서 상기 포토다이오드층이 노출되도록 상기 제2 기판의 일부를 제거하는 단계; 상기 결정형 반도체층에 소자분리 트랜치를 형성하여 배선과 각각 연결되는 제1 포토다이오드 및 제2 포토다이오드를 형성하는 단계; 상기 제1 및 제2 포토다이오드를 포함하는 상기 결정형 반도체층 상에 소자분리층을 형성하는 단계; 상기 제1 포토다이오드와 부분적으로 연결되도록 상기 소자분리층 상에 상부전극층을 형성하는 단계; 상기 제1 포토다이오드의 상부영역이 선택적으로 노출되도록 상기 상부전극층의 일부를 제거하여 노출부를 형성하는 단계; 및 상기 노출부를 포함하는 상기 층간절연층 상에 보호층을 형성하는 단계를 포함한다.
실시예는 필팩터(fill factor)를 높이면서 포토다이오드의 센서티비티를 향상시킬 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 상부배선과 전기적으로 연결되어 실질적인 동작을 수행하는 메인픽셀과, 상기 상부배선에 연결되지 않은 더미픽셀을 포함한다. 상기 더미픽셀은 기준픽셀로 사용되어 상기 메인픽셀의 리키지 커런트를 측정할 수 있으므로 소자의 성능을 향상시킬 수 있다.
또한, 실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다. 실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
(제1 실시예)
도 16은 실시예에 따른 이미지센서를 도시한 단면도이다.
실시예에 따른 이미지센서는, 리드아웃 회로(120)가 형성된 픽셀부(A) 및 주변회로가 형성된 주변부(B)를 포함하는 제1 기판(100); 상기 리드아웃 회로(120) 및 주변회로와 연결되도록 상기 제1 기판(100) 상에 형성된 배선(150,150a) 및 층간절연막(160); 상기 픽셀부(A)에 대응하는 상기 층간절연막(160) 상에 형성된 결정형 반도체층(200); 상기 결정형 반도체층(200)에 형성되고 소자분리 트랜치(235)에 의하여 단위픽셀 별로 분리되고 상기 배선(150,150a)과 각각 연결되는 제1 포토다이오드(205) 및 제2 포토다이오드(205a); 상기 소자분리 트랜치(235)를 포함하는 결정형 반도체층(200) 상에 형성된 소자분리층(250); 상기 소자분리층(250)을 관통하여 상기 제1 포토다이오드(205)와 부분적으로 연결되는 상부전극층(260); 상기 제1 포토다이오드(205)의 상부 영역이 선택적으로 노출되도록 상기 상부전극층(260)에 형성된 노출부(265); 및 상기 노출부(265)를 포함하는 상기 층간절연막(160) 상에 형성된 보호층(270)을 포함한다.
상기 제1 포토다이오드(205)는 제1 비아홀(255)을 통해 상기 상부전극층(260)과 전기적으로 연결되어 실질적인 동작을 수행하는 메인픽셀이다. 상기 제2 포토다이오드(205a)는 상기 상부전극층(260)과 연결되어 있지 않은 더미픽셀이다. 더미픽셀로 사용되는 상기 제2 포토다이오드(205a)는 상부전극층(260)의 리키지 요인을 배제할 수 있으므로 정확한 리키지 커런트를 측정하기 위한 기준픽셀로 사용할 수 있다. 예를 들어, 상기 제2 포토다이오드(205a)는 칩의 가장자리 영역일 수 있다.
상기 상부전극층(260)을 포함하는 제1 기판(100)에는 제1 보호층(270) 및 제2 보호층(280)이 배치되어 있다. 상기 제1 보호층(270)은 상기 상부전극층(260)의 제1 노출부(265)를 통해 하부의 소자분리층(250)의 상면에 형성될 수 있다.
상기 결정형 반도체층(200)에 소자분리층(250)이 형성되어 상기 포토다이오드(205)를 단위픽셀 별로 분리할 수 있다.
또한, 상기 결정형 반도체층(200)을 포함하는 층간절연막(160) 상에 제1 보호층(270) 및 제2 보호층(280)이 형성되어 포토다이오드(205) 및 주변부(B)의 배선(150)을 보호할 수 있다.
도 16의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명한다.
이하, 도 1 내지 도 16을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 제1 기판(100)의 픽셀부(A)에 리드아웃 회로(Circuitry) 및 배선(150, 150a)이 형성된다.
상기 제1 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 제1 기판(100)에 소자분리막(110)이 형성되어 액티브 영역이 정의된다. 그리고 상기 액티브 영역에 단위화소 별로 트랜지스터를 포함하는 리드아웃 회로(120)가 형성된다.
도 2를 참조하여, 상기 리드아웃회로(120) 및 배선(150)을 상세히 설명한다.
상기 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr, 4Tr 또는 5Tr 중 어느 하나일 수 있다.
상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 도 2와 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전 기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 18을 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 18에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(205)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른 다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드(205)와 리드아웃 서킷(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 n+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간절연막(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 배선(150)은 단위픽셀 별로 형성되어 포토다이오드(205)와 상기 리드아웃 서킷(120)을 연결하여 포토다이오드(205)의 광전하를 전송하는 역할을 할 수 있다. 상기 리드아웃 서킷(120)과 연결되는 배선(150)의 형성시 주변부(B)와 연결되는 배선(170)도 형성될 수 있다. 상기 배선(150,170)은 금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다.
상기 픽셀부(A)에 형성된 배선(150,150a)은 단위픽셀 별로 형성되어 상기 포토다이오드의 광전하를 상기 리드아웃 회로(120)로 전송하는 역할을 할 수 있다. 예를 들어, 상기 픽셀부(A)의 제1 배선(150)은 실질적인 동작을 수행하는 단위픽셀과 연결되고, 상기 제2 배선(150a)는 더미픽셀과 연결될 수 있다. 상기 배선(150)의 제3 메탈(153) 형성시 상기 주변부(B)에는 패드(180)가 형성될 수 있다.
도 3을 참조하여, 결정형 반도체층(crystalline semiconductor layer)(200) 을 포함하는 제2 기판(20)을 준비한다. 상기 제2 기판(20)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 결정형 반도체층(200)은 제2 기판(20)에 대한 에피택시얼 공정에 의하여 형성될 수 있다.
도 4를 참조하여, 상기 결정형 반도체층(200)의 내부에 포토다이오드층(201)이 형성된다. 상기 포토다이오드층(201)은 N형의 제1 불순물 영역(220)과 P형의 제2 불순물 영역(230)을 결정형 반도체층(200)에 이온주입하여 형성할 수 있다. 상기 제1 불순물 영역(220) 상에 제2 불순물 영역(230)이 형성되므로 상기 결정형 반도체층(200) 내부에는 PN접합을 가지는 포토다이오드층(201)이 형성된다.
또한, 상기 제1 불순물 영역(220)의 하부에 고농도의 N형 불순물을 이온주입하여 오믹 컨택층(210)을 형성할 수 있다.
실시예에 의하며 상기 제1 불순물 영역(220)의 두께가 상기 제2 불순물 영역(230)의 두께보다 두껍게 형성됨으로써 차지 스토링 캐패시티를 증가시킬 수 있다. 즉, N-층을 더 두껍게 형성하여 면적을 확장시킴으로써 광전자를 함유할 수 있는 캐패시티(capacity)를 향상시킬 수 있다.
도시되지는 않았지만, 상기 결정형 반도체층(200)과 제2 기판(20) 사이에 수소이온층이 형성될 수 있다. 또는, 상기 결정형 반도체층(220)과 제2 기판(20) 사이에는 절연층이 매립되어 있을 수도 있다. 상기 절연층은 이후 상기 제2 기판(20)이 제거된 후 습식식각 공정을 통해 제거될 수 있다. 상기 수소이온층과 절연층은 제2 기판(20)과 결정형 반도체층(200)을 분리하기 위한 것이다.
도 5를 참조하여, 상기 제1 기판(100)과 상기 결정형 반도체층(200)을 포함하는 제2 기판(20)이 본딩된다. 상기 제1 기판(100)의 표면인 층간절연막(160) 상부로 상기 제2 기판(20)의 하부면인 오믹 컨택층(210)의 표면을 위치시킨 후 본딩을 진행한다. 그러면 상기 하부배선(150)과 상기 오믹 컨택층(210)이 전기적으로 연결된 상태가 된다.
도 6을 참조하여, 상기 포토다이오드층(201)이 노출되도록 상기 제2 기판(20)이 제거된다. 즉, 상기 제2 기판(20)이 제거되면 상기 제1 기판(100) 상에는 씬 필름의 결정형 반도체층(200)이 남아있게 된다. 예를 들어, 상기 제2 기판(20)은 수소이온층(미도시) 또는 절연층(미도시)을 기준으로 블레이드 또는 CMP 공정에 의하여 제거될 수 있다.
도 7을 참조하여, 상기 결정형 반도체층(200) 상에 소자분리 패턴(240)이 형성된다. 상기 소자분리 패턴(240)은 상기 포토다이오드층(201) 상에 산화막과 같은 절연층을 형성한 후 패터닝하여 상기 결정형 반도체층(200)을 선택적으로 노출시킬 수 있다. 또한, 상기 소자분리 패턴(240)은 상기 주변부(B) 상의 상기 결정형 반도체층(200)을 노출시킬 수 있다.
도 8을 참조하여, 상기 결정형 반도체층(200)에 소자분리 트랜치(235)가 형성된다. 상기 소자분리 트랜치(235)는 상기 소자분리 패턴(240)을 식각마스크로 사용하여 상기 결정형 반도체층(200)을 식각하여 형성될 수 있다. 그러면, 상기 픽셀부(A) 상의 포토다이오드층(201)은 상기 소자분리 트랜치(235)에 의하여 분리되어 단위픽셀 별로 분리된 상기 배선(150)과 각각 연결될 수 있다.
즉, 상기 배선(150)과 연결되는 제1 포토다이오드(205)는 실질적으로 동작하는 단위픽셀이며, 상기 배선(150a)과 연결되는 제2 포토다이오드(205)는 더미픽셀일 수 있다. 또한, 상기 제1 및 제2 포토다이오드(205, 205a) 형성할 때 상기 주변부(B)의 상기 결정형 반도체층(200)은 제거되어 상기 주변부(B)의 층간절연막(160) 및 배선(170)이 노출된다.
도 9를 참조하여, 상기 소자분리 트랜치(235)를 포함하는 제1 기판(100) 상에 소자분리층(250)이 형성된다. 상기 소자분리층(250)은 산화막과 같은 투명한 절연층으로 형성될 수 있다. 상기 소자분리층(250)은 상기 소자분리 트랜치(235)의 내부를 채우면서 상기 층간절연층(100) 상에 형성되므로 상기 제1 및 제2 포토다이오드(205, 205a)는 각각 분리될 수 있다. 또한, 상기 소자분리층(250)은 상기 층간절연막(160)의 상부 전체면에 형성되므로 상기 제1 및 제2 포토다이오드(205, 205a) 및 주변부(B)의 배선(170)을 보호할 수 있다.
도 10을 참조하여, 상기 소자분리층(250)에 제1 및 제2 비아홀(255,257)이 형성된다. 상기 제1 및 제2 비아홀(255,257)은 상기 소자분리층(250)을 부분적으로 제거하여 상기 제1 포토다이오드(205)의 표면 및 상기 배선(170)을 노출시킬 수 있다.
도 11을 참조하여, 상기 제1 및 제2 비아홀(255,257)를 포함하는 소자분리층(250) 상에 상부전극층(260)이 형성된다. 상기 상부전극층(260)은 상기 제1 및 제2 비아홀(255,257)를 포함하는 소자분리층(250) 상에 도전성물질을 증착함으로써 형성될 수 있다. 예를 들어, 상기 상부전극층(260)은 티타늄, 알루미늄, 구리, 코 발트 및 텅스텐과 같은 불투명한 금속층으로 형성될 수 있다.
상기 상부전극층(260)은 상기 제1 비아홀(255)를 통해 단위픽셀 별로 분리된 상기 제1 포토다이오드(205)와 전기적으로 연결될 수 있다. 또한, 상기 상부전극층(260)은 상기 제2 비아홀(257)를 통해 상기 주변부(B)의 배선(170)과 전기적으로 연결될 수 있다. 상기 상부전극층(260)은 상기 제1 비아홀(255)에서 제2 비아홀(257)까지 연장된 형태로 형성되어 상기 제2 포토다이오드(205a)의 상부영역을 가릴 수 있게 된다. 따라서, 상기 상부전극층(260)에 의하여 상기 제2 포토다이오드(205a)로는 빛이 차단된 상태가 된다.
상기 상부전극층(260)은 상기 제1 포토다이오드(205)에만 연결되어 상기 제1 포토다이오드(205)은 실질적인 동작을 수행한다. 또한, 상기 상부전극층(262)은 상기 제2 포토다이오드(205a)와는 전기적으로 연결되어 있지 않으므로 상기 제2 포토다이오드 패턴(205a)은 더미픽셀 역할을 할 수 있다. 일반적으로 리키지 커런트(Leakage current) 측정시에 리키지 요인은 하부배선 및 상부배선에 의한 것일 수 있다. 실시예에서는 상기 배선(150)의 리키지 커런트가 발생하지 않을 경우 더미픽셀을 리셋라인인 상부전극층(260)과 연결하지 않음으로써 리셋라인의 리키지 커런트 요인을 배제할 수 있으므로 정확한 리키지 커런트의 측정이 가능하다. 이러한 리키지 커런트는 다크 시그널(Dark signal)에 직접적인 영향을 미치는 것이므로 상기 제2 포토다오드(205a)를 더미픽셀로 사용함으로써 다크 시그널에 대한 기준픽셀로 사용할 수 있게 된다.
또한 상기 상부전극층(260)은 상기 제2 포토다이오드(205a)의 차단막역할을 하므로 내부 또는 외부에서의 온도에 의한 신호 차이를 비교하여 핫픽셀 등에 의한 출력이미지를 개선할 수 있다.
도 12를 참조하여, 단위픽셀 별로 형성된 상기 제1 포토다이오드(205)의 수광영역이 노출되도록 상기 상부전극층(260)에 제1 노출부(265)가 형성된다. 상기 제1 노출부(265)는 단위픽셀 별로 형성된 상기 제1 포토다이오드(205) 상부의 상기 상부전극층(260)을 제거함으로써 제1 포토다이오드(205)의 수광영역을 확보할 수 있다.
그리고, 상기 제1 노출부(265)의 형성시 상기 패드(180) 상부의 소자분리층(250)을 노출시키는 제2 노출부(267)가 형성될 수 있다.
도 13을 참조하여, 상기 제1 및 제2 노출부(265,267)가 형성된 층간절연막(160) 상에 제1 보호층(270) 및 제2 보호층(280)이 형성된다. 상기 제1 보호층(270)은 제1 노출부(265)를 통해 상기 소자분리층(250)과 접촉될 수 있다. 예를 들어 상기 제1 보호층(280)은 산화막 또는 질화막으로 형성될 수 있다. 상기 제2 보호층(280)은 질화막 또는 산화막으로 형성될 수 있다.
도 14를 참조하여, 상기 주변부(B) 상의 패드(180)를 노출시키는 패드홀(285)이 형성된다. 상기 패드홀(285)은 상기 패드(180) 상부의 층간절연막(160), 소자분리층(250), 제1 보호층(270) 및 제2 보호층(280)을 제거함으로써 상기 패드(180)를 노출시킬 수 있다.
도 15를 참조하여, 상기 패드홀(285)이 형성된 층간절연막(160) 상에 패드 보호층(290)이 형성된다. 상기 패드 보호층(290)은 후속으로 이루어지는 컬러필 터(300) 및 마이크로 렌즈(미도시) 형성 공정시 상기 패드(180)가 오염되는 것을 방지하기 위한 것이다. 예를 들어, 상기 패드 보호층(290)은 TEOS층이 10~200Å의 두께로 형성될 수 있다.
도 16을 참조하여, 상기 제1 및 제2 포토다이오드(205)에 대응하는 상기 패드 보호층(290) 상으로 컬러필터(300) 및 마이크로 렌즈(미도시)가 형성된다. 상기 컬러필터(300)는 단위픽셀 마다 하나씩 형성되어 입사하는 빛으로부터 색을 분리해 낸다.
<제2 실시예>
도 17은 제2 실시예에 따른 이미지센서의 부분 상세도이다.
제2 실시예에 따른 이미지센서는 리드아웃회로(Readout Circuitry)(120)가 형성된 제1 기판(100); 상기 리드아웃회로(120)와 전기적으로 연결되도록 상기 제1 기판(100)상에 형성된 배선(150); 및 상기 배선(150)과 전기적으로 연결되며 상기 제1 기판(100) 상측의 결정형 반도체층에 형성된 포토다이오드(미도시);를 포함한다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 제2 실시예의 제1 포토다이오드(205)는 소자분리 트랜치(235) 및 소자분리층(250)에 의하여 단위픽셀 별로 분리될 수 있다. 또한, 상기 제1 포토다이오드(205)를 포함하는 층간 절연막(160) 상에는 보호층(270)이 형성되어 상기 포토다이오드(205) 및 다른 소자들을 보호할 수 있다. 또한, 상부전극층(260)과 전기적으로 연결되지 않는 더미픽셀인 제2 포토다이오드(205a)가 형성되어 리키지 커런 트를 측적할 수 있다.
한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
따라서, 제2 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
도 1 내지 도 16은 제1 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.
도 17은 제2 실시예에 따른 이미지센서의 부분 상세도이다.
도 18은 제1 실시예에 따른 리드아웃 회로의 포토차지 덤핑구조를 나타내는 도면이다.
도 19는 종래 기술에 따른 리드아웃 회로의 포토차지 덤핑구조를 나타내는 도면이다.
Claims (19)
- 리드아웃 회로가 형성된 픽셀부 및 주변회로가 형성된 주변부를 포함하는 제1 기판;상기 리드아웃 회로 및 주변회로와 연결되도록 상기 제1 기판 상에 형성된 배선 및 층간절연막;상기 픽셀부에 대응하는 상기 층간절연막 상에 형성된 결정형 반도체층;상기 결정형 반도체층에 형성되고 소자분리 트랜치에 의하여 배선과 각각 연결되는 제1 포토다이오드 및 제2 포토다이오드;상기 소자분리 트랜치를 포함하는 결정형 반도체층 상에 형성된 소자분리층;상기 소자분리층을 관통하여 상기 제1 포토다이오드와 부분적으로 연결되는 상부전극층;상기 제1 포토다이오드의 상부 영역이 선택적으로 노출되도록 상기 상부전극층에 형성된 노출부; 및상기 노출부를 포함하는 제1 기판 상에 배치된 보호층을 포함하는 이미지센서.
- 제1항에 있어서,상기 소자분리층은 상기 제1 포토다이오드를 노출시키는 제1 비아홀을 포함하고, 상기 상부전극층은 상기 제1 비아홀을 통해 상기 제1 포토다이오드와 전기적 으로 연결되는 이미지센서.
- 제1항에 있어서,상기 제1 포토다이오드는 상기 상부전극층과 연결되어 실질적인 동작을 수행하는 메인픽셀이며, 상기 제2 포토다이오드는 상기 상부전극층과 연결되지 않는 더미픽셀인 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 리드아웃회로는상기 제1 기판에 형성된 전기접합영역을 포함하며,상기 전기접합영역은상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
- 제4항에 있어서,상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
- 제4항에 있어서,상기 전기접합영역은PNP 졍션(junction)인 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 리드아웃회로는트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
- 제7항에 있어서,상기 트랜지스터는 트랜스퍼 트랜지스터이며,상기 트랜지스터 소스의 이온주입농도가 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서.
- 제4항에 있어서,상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
- 제9항에 있어서,상기 제1 도전형 연결영역은소자분리영역과 접하여 상기 전기접합영역과 연결된 것을 특징으로 하는 이 미지센서.
- 제1 기판에 리드아웃 회로를 포함하는 픽셀부 및 주변회로를 포함하는 주변부를 형성하는 단계;상기 제1 기판 상에 상기 리드아웃 회로 및 주변회로와 연결되는 배선 및 층간절연막을 형성하는 단계;결정형 반도체층을 포함하는 제2 기판을 형성하는 단계;상기 결정형 반도체층에 포토다이오드층을 형성하는 단계;상기 제1 기판과 상기 포토다이오드층 포함하는 제2 기판을 본딩하는 단계;상기 제1 기판 상에서 상기 포토다이오드층이 노출되도록 상기 제2 기판의 일부를 제거하는 단계;상기 결정형 반도체층에 소자분리 트랜치를 형성하여 배선과 각각 연결되는 제1 포토다이오드 및 제2 포토다이오드를 형성하는 단계;상기 제1 및 제2 포토다이오드를 포함하는 상기 결정형 반도체층 상에 소자분리층을 형성하는 단계;상기 제1 포토다이오드와 부분적으로 연결되도록 상기 소자분리층 상에 상부전극층을 형성하는 단계;상기 제1 포토다이오드의 상부영역이 선택적으로 노출되도록 상기 상부전극층의 일부를 제거하여 노출부를 형성하는 단계; 및상기 노출부를 포함하는 상기 층간절연층 상에 보호층을 형성하는 단계를 포 함하는 이미지센서의 제조방법.
- 제11항에 있어서,상기 소자분리 트랜치를 형성할 때, 상기 주변부 상의 결정형 반도체층이 제거되어 상기 주변부의 배선이 노출되는 이미지센서의 제조방법.
- 제11항에 있어서,상기 상부전극층을 형성하는 단계는,상기 제1 포토다이오드 표면이 부분적으로 노출되도록 상기 소자분리층에 제1 비아홀을 형성하는 단계;상기 제1 비아홀을 포함하는 상기 소자분리층 상에 금속층을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제11항에 있어서,상기 제1 비아홀을 형성할 때 상기 주변부의 배선을 노출시키는 제2 비아홀이 형성되는 단계를 더 포함하고,상기 상부전극층은 상기 제2 비아홀을 통해 상기 주변부의 배선과 전기적으로 연결되는 것을 특징으로 하는 이미지센서의 제조방법..
- 제11항에 있어서,상기 제1 기판에 리드아웃회로를 형성하는 단계는, 상기 제1 기판에 전기접합영역을 형성하는 단계를 포함하고,상기 제1 기판에 전기접합영역을 형성하는 단계는,상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제15항에 있어서,상기 전기접합영역 상부에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제16항에 있어서,상기 제1 도전형 연결영역을 형성하는 단계는,상기 배선에 대한 컨택에치 후에 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제12항에 있어서,상기 전기접합영역 일측에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제15항에 있어서,상기 제1 도전형 연결영역은소자분리영역과 접하여 상기 전기접합영역과 연결되도록 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
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