KR20090024645A - 반도체 장치, 반도체 실장 구조, 전기 광학 장치 - Google Patents

Abstract

본 발명은 반도체 장치를 기판 위에 실장하는 것을 이용하여, 반도체 장치에 전기적으로 접속되는 기판 위의 배선 상태를 간략화 혹은 다양화할 수 있는 반도체 장치를 제공한다. 이를 위해서, 반도체 장치로서의 IC칩(41)은, 내부 회로를 포함한 기재(2)와, 기재(2)의 능동면(3)측에 돌출하여 마련된 수지 돌기부(7a, 7b)와, 수지 돌기부(7a, 7b) 위에 마련된 섬 형상의 도전막(8a, 8b)을 포함해서 이루어지는 복수의 단자(6a, 6b)를 가진다. 복수의 단자(6a, 6b)는, 내부 회로와 도통한 단자를 포함하고, 복수의 단자(6a) 중 적어도 2개의 단자를 접속하는 재배선(11)이 능동면(3) 측에 형성되어 있다. IC칩(41)은 제 1 기판(42)에 실장되고, 제 2 기판(43)이 제 1 기판(42)에 접속된다. 제 2 기판(43) 위에는 크로스 배선 또는 비월 배선은 없지만, IC칩(41)의 재배선(11)과 이것에 연결되는 단자(6a)에 의해, 2번의 배선(46)과 4번의 배선(46)이 전기적으로 접속된 상태로 되어 있다.

Description

반도체 장치, 반도체 실장 구조, 전기 광학 장치{SEMICONDUCTOR DEVICE, STRUCTURE FOR MOUNTING SEMICONDUCTOR, AND ELECTRO OPTICAL DEVICE}

본 발명은 IC(Integrated Circuit: 집적 회로) 칩 등이라고 하는 반도체 장치, 그 반도체 장치의 반도체 실장 구조, 전기 광학 장치에 관한 것이다.

액정 표시 장치 등의 전기 광학 장치는, 일반적으로, 표시를 행하기 위한 전기 광학 요소인 전기 광학 패널을 가진다. 이 전기 광학 패널은 평면적으로 보아서 소정의 배열, 예를 들면 매트릭스 형상으로 나열된 복수의 도트 영역(즉, 섬 형상 영역)을 가진다. 각 도트 영역에는, 예를 들면 서로 대향 배치된 1쌍의 전극과 1쌍의 전극 사이에 마련된 전기 광학 물질을 가진다. 그들 복수의 도트 영역으로부터 선택된 1쌍의 전극간에 소정의 전압을 인가함으로써, 전기 광학 물질의 광학적 상태를 변화시켜서, 소망한 화상을 표시할 수 있다.

이러한 전기 광학 장치에 있어서는, 소망하는 도트 영역을 선택하기 위해서, 상기 1쌍의 전극 중 한쪽으로 주사 신호가 공급되고, 다른쪽으로 데이터 신호가 공급된다. 주사 신호 및 데이터 신호는 소정의 회로 구성을 가지는 구동 회로에 의 해서 생성된다. 이 구동 회로는, 예를 들면, 반도체 장치인 구동용 IC의 내부에 형성된다. 이 구동용 IC는, 예를 들면, 실리콘 웨이퍼에 대해 주지된 반도체 제조 방법을 실시함으로써 제조된다. 이 구동용 IC는, 전기 광학 패널을 구성하는 유리제 또는 플라스틱제의 기판 위에 실장되거나, 그들 기판에 접속된 중계 기판 위에 실장되거나 한다.

구동용 IC가 실장되는 기판 또는 중계 기판에는, 구동용 IC로 신호 및 전력을 공급하기 위한 배선이나, 구동용 IC에 의해서 생성된 주사 신호 및 데이터 신호를 전기 광학 패널 내의 전극으로 전송하기 위한 배선 등이라고 하는 각종 배선이 마련되어 있다. 상기 배선에는, 구동용 IC와 전기적으로 접속되는 배선 단자가 마련되어 있다.

구동용 IC의 기판 위로의 실장은, 예를 들면, 플립 칩 실장에 의해서 행해진다. 플립 칩 실장은 범프라고 불리는 접속용 전극을 구동용 IC의 회로면, 즉 능동면에 형성하고, 그들 접속용 전극을 기판 위의 배선 단자에 도전 접속시킨다고 하는 실장 방법이다. 이 경우의 구동용 IC는 베어 칩과 거의 동일한 크기로 패키징된 상태, 즉 칩 스케일 패키지 상태이다. 칩 스케일 패키지의 반도체 실장 구조는, 예컨대 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.

특허 문헌 1에는, 접속용 전극인 땜납 범프를 기판 위의 배선 단자에 도전 접속시키는 기술이 개시되어 있다. 또한, 특허 문헌 2에는, 수지제의 돌기부 위에 도체층을 형성하고, 그 도체층을 기판 위의 배선 단자에 접착제를 거쳐서 직접 접촉시키는 전기적 접속 구조가 개시되어 있다.

[특허 문헌 1] 일본 특허 공개 제2001-223319호 공보(제4페이지, 도 1 및 2)

[특허 문헌 2] 일본 특허 제2731471호 공보(제3~제4페이지, 도 1)

상기 베어 칩 사이즈의 구동용 IC를 예를 들면 유리 기판 등의 기판 위에 실장하는 경우를 생각하면, 구동용 IC의 복수의 접속용 전극은 기판 위의 복수의 배선 단자에 전기적으로 접속된다. 기판 위의 복수의 배선 단자와 이것에 연결되는 배선은, 통상, 기판의 편면(片面)에 포토 에칭법에 근거하여 형성된다. 그러므로, 이들 배선을 서로 절연시킬 필요가 있어, 이들 배선의 일부를 다른 배선에 대해 교차시키는 크로스 배선을 동일한 포토 에칭 공정으로 형성하는 것은 곤란하다. 환언하면, 크로스 배선을 형성하기 위해서는, 새로운 공정이 필요하다고 하는 과제가 있었다.

또한, 구동용 IC를 기판 위에 실장함과 아울러, 그 기판에 중계 기판, 예를 들면 FPC(Flexible Printed Circuit: 가요성 인쇄 회로) 기판을 접속하는 경우나, 중계 기판 위에 구동용 IC를 실장하는 경우를 생각한다. 이러한 경우, 중계 기판 위에서 크로스 배선을 실시하고자 할 때에는, 일반적으로 중계 기판의 한쪽 면에 통상의 배선을 형성하고, 다른쪽 면에 크로스 배선을 형성하는 것이 필요하게 된다. 이와 같이 중계 기판을 양면 배선에 의해서 형성하는 것은 공정수의 증가로 이어져서, 비용 상승으로 된다고 하는 과제가 있었다.

본 발명은 상술한 과제의 적어도 일부를 해결하기 위해서 이루어진 것으로, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.

[적용예 1]

본 적용예의 반도체 장치는, 내부 회로를 포함한 기재(其材)와, 상기 기재의 능동면 측에 돌출하여 마련된 수지 돌기부와, 상기 수지 돌기부 위에 마련된 섬 형상의 도전막을 포함해서 이루어지는 복수의 단자를 가지는 반도체 장치로서, 상기 복수의 단자는 상기 내부 회로와 도통한 단자를 포함하고, 상기 복수의 단자 중 적어도 2개의 단자를 전기적으로 접속하는 배선이 상기 능동면 측에 마련되어 있는 것을 특징으로 한다.

상기 구성에 있어서 기재는, 예를 들면 IC칩의 본체 부분이다. IC칩은, 일반적으로, 반도체 웨이퍼 위에 반도체 소자를 형성하여 내부 회로를 형성하고, 그 내부 회로를 보호막인 패시베이션막에 의해서 덮고, 또한 다이싱에 의해서 절단된 후의 칩이다. 기재에 있어서 내부 회로가 형성된 면은 능동면으로 불리우며, 그 면은 패시베이션막에 의해서 피복되고, 그 패시베이션막의 표면에 외부 배선의 단자와의 접속을 행하기 위한 단자, 예를 들면 범프가 형성된다. 반도체 장치를 기판 위에 실장할 때에는, 일반적으로, 이 능동면 측을 기판에 대향시킨 상태에서 실장이 행해진다. 즉, 통상은 반도체 장치의 능동면이 실장면으로 된다.

이 구성에 의하면, 능동면 측에 마련된 복수의 단자는 수지 돌기부를 코어(핵)로 하여 그 위에 섬 형상의 도전막을 포함해서 이루어지는 범프(이하, 이 구성의 범프를 수지 코어 범프라고 함)이다. 이 수지 코어 범프는 수지 돌기부가 가지 는 탄성을 이용한 범프이다. 수지 돌기부는 1개의 긴 선형상의 돌기부로 해도 좋고, 섬 형상의 도전막에 대응한 섬 형상의 돌기부로 해도 좋다. 본 적용예의 반도체 장치를 기판 위에 실장하면, 수지 돌기부가 탄성 변형함으로써, 기판 위의 단자와 반도체 장치의 도전막이 적당한 가압력 하에서 넓은 면적으로 접촉한다. 그 때문에, 보다 안정한 단자간 접속 상태가 얻어진다.

또한, 기재 위에 마련된 섬 형상의 도전막을 포함해서 이루어지는 복수의 단자 중 적어도 2개의 단자가 능동면 측에 마련된 배선에 의해서 전기적으로 접속되어 있다. 이 때문에, 실장되는 기판 위에 형성된 적어도 2개의 배선을, 상기 기판 위에서 크로스 배선 또는 비월(飛越) 배선시키지 않고, 반도체 장치의 능동면 측에 마련된 배선에 의해서 접속할 수 있다. 이 결과, 기판 위의 배선 패턴을 복잡화시키지 않고, 배선 패턴의 설계 자유도를 높일 수 있다. 예를 들면, 기판이 1층의 편면 배선 상태로 형성되어 있는 경우에도, 반도체 장치의 능동면 측에 마련된 배선을 이용함으로써, 양면 배선이나 복층의 편면 배선의 기판을 이용한 경우와 마찬가지의 배선 패턴을 실현할 수 있다. 즉, 보조적인 배선을 가지는 반도체 장치를 제공하여, 실장되는 기판의 배선 상태를 간략화 혹은 다양화할 수 있다.

[적용예 2]

상기 적용예의 반도체 장치에 있어서, 상기 배선은 상기 복수의 단자 중 인접하지 않은 적어도 2개의 단자를 전기적으로 접속하고 있는 것을 특징으로 한다.

이 구성에 의하면, 반도체 장치를 기판 위에 실장함으로써, 기판 위에 마련 된 인접하지 않은 적어도 2개의 배선을, 상기 기판 위에서 비월 배선시키지 않고 전기적으로 접속할 수 있다.

[적용예 3]

상기 적용예의 반도체 장치에 있어서, 상기 배선은 상기 복수의 단자 중 상기 내부 회로와 도통하고 있지 않은 단자끼리를 접속하고 있다고 해도 좋다.

기재 위에 마련된 복수의 단자는, 내부 회로와 도통하고 있는 도통 단자뿐인 경우도 있고, 그러한 도통 단자에 부가하여 내부 회로와 도통하지 않는 단자가 포함되는 경우도 있다. 내부 회로와 도통하지 않는 단자는 더미 단자로 불린다. 더미 단자는, 통상, 도통 단자와 외관 형상적으로는 동일한 형상으로 형성되는 일이 많다.

기재의 능동면 측에 마련된 배선은 복수의 단자 중 상기 더미 단자끼리를 접속할 수 있다. 또한, 배선은 내부 회로와 도통하고 있는 단자끼리를 접속해도 좋고, 혹은, 내부 회로와 도통하고 있는 단자와 더미 단자를 접속해도 좋다.

[적용예 4]

상기 적용예의 반도체 장치에 있어서, 상기 기재의 능동면에는 절연성의 보호막이 마련되고, 상기 수지 돌기부는 상기 보호막 위에 마련되고, 상기 도전막은 상기 보호막에 마련된 개구를 거쳐서 상기 내부 회로에 도통하고, 상기 배선은 상기 보호막 위에 형성되어 있는 것이 바람직하다.

이 구성에 의하면, 기재 위의 보호막 위에 형성되는 배선은, 이른바 재배선이라고 불리는 배선으로서 형성할 수 있다.

재배선이란, 반도체 장치의 기재를 제조하기 위한 공정, 이른바 앞 공정이 종료한 후에 재차 행해지는 공정에 의해서 형성된 배선이다. 통상, 앞 공정에서는, 반도체 소자를 포함하는 내부 회로가 소정의 반도체 제조 방법에 의해서 기재의 내부에 형성되고, 그 내부 회로의 표면을 덮도록 보호막인 패시베이션막이 형성된다. 내부 회로의 단자 부분(통상은 알루미늄 등의 저(低)저항 금속에 의해서 형성됨)에는 패시베이션막에 개구가 형성되어, 외부와의 도통을 취하기 위한 패드로 된다. 재배선의 형성 공정이 행해지기 전의 앞 공정은, 반도체 웨이퍼에 내부 회로를 형성하고, 또한 패시베이션막을 형성함과 아울러 내부 회로의 단자 부분을 형성하며, 다이싱에 의해서 1개의 단체의 기재가 형성될 때까지의 공정이다. 기재 위의 배선을 재배선에 의해서 형성하는 것은, 복수의 단자를 구성하는 도전막을 형성하는 공정에 있어서, 재배선을 형성할 수 있는 것이어서, 새로운 형성 공정을 필요로 하지 않아 매우 적합하다.

[적용예 5]

상기 적용예의 반도체 장치에 있어서, 상기 배선은 상기 도전막과 동일한 재료로 구성되고, 접속되는 상기 단자와 일체적으로 형성되어 있는 것이 바람직하다.

이 구성에 의하면, 도전막을 형성할 때에 동시에 배선을 형성할 수 있으므로, 부재 비용 및 제조 비용을 증대시키지 않고 배선을 형성할 수 있어 적합하다.

[적용예 6]

상기 적용예의 반도체 장치에 있어서, 상기 배선의 막 두께는 상기 단자를 구성하는 상기 도전막의 막 두께보다 얇은 것이 바람직하다.

이 구성에 의하면, 접합용 단자에 비해서 배선의 막 두께가 얇기 때문에, 배선을 구성하는 도전막을 불필요하게 사용하지 않아도 된다.

또한, 상기 적용예의 반도체 장치에 있어서, 상기 배선은 상기 기재의 동일 변을 따라서 형성된 복수의 단자 중에서 선택된 복수의 단자를 접속할 수 있다. 또한, 상기 배선은 상기 기재의 하나의 변을 따라서 형성된 복수의 단자로부터 선택된 1개 또는 복수의 단자와, 상기 기재의 다른 변을 따라서 형성된 복수의 단자로부터 선택된 1개 또는 복수의 단자를 접속할 수 있다.

[적용예 7]

본 적용예의 반도체 실장 구조는, 제 1 기판 위에 접착제에 의해서 반도체 장치가 평면 실장된 반도체 실장 구조로서, 상기 반도체 장치는, 내부 회로를 포함한 기재와, 상기 기재의 능동면 측으로 돌출하여 마련된 수지 돌기부와, 상기 수지 돌기부 위에 마련된 섬 형상의 도전막을 포함해서 이루어지고, 상기 내부 회로와 도통한 단자를 포함한 복수의 단자와, 상기 능동면 측에 마련되고, 상기 복수의 단자 중 적어도 2개의 단자를 접속하는 배선을 갖되, 상기 제 1 기판의 복수의 접합 단자를 포함하는 제 1 접합 단자군과 상기 반도체 장치의 상기 복수의 단자가 접합 되어 있는 것을 특징으로 한다.

이 구성에 의하면, 반도체 장치의 능동면 측에 마련된 섬 형상의 도전막을 포함해서 이루어지는 복수의 단자 중 적어도 2개의 단자가 동일하게 능동면 측에 마련된 배선에 의해서 접속되어 있다. 따라서, 반도체 장치를 제 1 기판에 평면 실장함으로써, 제 1 기판의 제 1 접합 단자군에 연결되는 배선 중 적어도 2개의 배선을 반도체 장치를 거쳐서 전기적으로 접속할 수 있다. 환언하면, 제 1 접합 단자군에 연결되는 배선을, 제 1 기판 위에서 크로스 배선 또는 비월 배선시키지 않고, 반도체 장치의 능동면 측에 마련된 배선에 의해서 접속할 수 있다. 이 결과, 제 1 기판 위의 배선 패턴을 복잡화시키지 않고, 상기 배선 패턴의 설계 자유도를 높일 수 있다. 즉, 반도체 장치를 제 1 기판 위에 평면 실장하는 것을 이용하여, 반도체 장치에 전기적으로 접속되는 제 1 기판 위의 배선 상태를 간략화 혹은 다양화할 수 있다.

[적용예 8]

상기 적용예의 반도체 실장 구조에 있어서, 상기 배선은 상기 복수의 단자 중 인접하지 않은 적어도 2개의 단자를 전기적으로 접속하고 있는 것을 특징으로 한다.

이 구성에 의하면, 제 1 기판의 제 1 접합 단자군 중 인접하지 않은 접합용 단자에 연결되는 배선을 제 1 기판 위에 있어서 비월 배선시키지 않고, 반도체 장치를 거쳐서 접속시킬 수 있다.

[적용예 9]

상기 적용예의 반도체 실장 구조에 있어서, 상기 배선은 상기 복수의 단자 중 상기 내부 회로와 도통하고 있지 않은 단자끼리를 접속하고 있다고 해도 좋다.

이 구성에 의하면, 상기 배선은 복수의 단자 중 내부 회로와 도통하고 있지 않은 단자끼리 즉 더미 단자끼리를 접속하고 있다. 따라서, 반도체 장치에 마련된 더미 단자와 더미 단자에 접속한 배선을 이용하여, 반도체 장치의 내부 회로에 접속할 필요가 없는 제 1 기판의 배선끼리를 접속시킬 수 있다.

[적용예 10]

상기 적용예의 반도체 실장 구조에 있어서, 상기 제 1 기판은 상기 제 1 접합 단자군에 전기적으로 접속된 제 2 접합 단자군을 더 구비하고, 상기 제 2 접합 단자군에는 제 2 기판이 평면 실장되어 있다고 해도 좋다.

이 구성에 의하면, 제 2 기판은 제 2 접합 단자군을 거쳐서 제 1 기판에 접속되고 있다. 따라서, 제 2 기판 위에 마련한 배선을 복잡하게 크로스하지 않고, 반도체 장치의 능동면 측에 마련된 배선을 이용하여 접속할 수 있다. 즉, 제 2 배선의 배선 패턴을 간략화 혹은 다양화할 수 있다.

이 구성은, 반도체 장치가 실장된 제 1 기판에, 다른 기판인 제 2 기판이 접속되는 구성이다. 게다가, 반도체 장치의 배선이, 제 1 기판 위의 배선과 제 2 기판 위의 배선을 접속 가능하게 하는 구성이다. 이 구성에 의하면, 제 1 기판 위에 복잡한 크로스 배선 또는 비월 배선을 실시할 필요 없이, 제 2 기판 위의 배선과 제 1 기판 위의 배선을 반도체 장치의 기재 위의 배선에 의해서 간단하고 또한 확실하게 도통시킬 수 있다.

[적용예 11]

상기 적용예의 반도체 실장 구조에 있어서, 상기 제 1 기판의 상기 제 1 접합 단자군과 상기 반도체 장치의 상기 복수의 단자를 전기적으로 접합시키는 상기 접착제가 도전 입자를 포함하지 않는 비도전성막인 것이 바람직하다.

이 구성에 의하면, 반도체 장치의 복수의 단자가 수지 코어 범프 구조를 가지고 있으므로, 접착제가 도전 입자를 포함하지 않는 상태이더라도, 상기 복수의 단자와 제 1 기판의 제 1 접합 단자군을 안정적으로 접합시키는 것이 가능하다. 또한, 제 1 기판으로의 평면 실장 후, 반도체 장치의 능동면 측에 마련된 배선과 그 배선이 접속된 단자 이외의 다른 단자가 도전 입자에 의해서 전기적으로 단락하는 일이 없다. 환언하면, 상기 다른 단자와의 전기적 단락을 염려할 필요가 없기 때문에, 신뢰성을 향상시킴과 아울러, 능동면 측에서의 배선의 설계상의 자유도를 높일 수 있다.

상기 적용예의 반도체 실장 구조에 있어서, 제 1 기판은 유리제의 불가요성 기판, 플라스틱제의 불가요성 기판, 또는 가요성 기판으로 할 수 있다. 불가요성 기판은 양면의 배선 형태를 채용하는 것이 곤란한 기판이다. 능동면 측에 보조적인 배선을 구비한 반도체 장치를 이러한 불가요성 기판에 실장하면, 불가요성 기판 에 양면 배선을 실시한 경우와 마찬가지의 배선 상태를 실현할 수 있다.

가요성 기판은 양면의 배선 형태를 채용하는 것이 불가요성 기판에 비해서 용이하여, 양면 배선을 실시하여 크로스 배선을 실현할 수 있다. 그러나, 양면 배선은 비용 상승으로 이어지므로, 가능하면 피하고 싶은 기술이다. 능동면 측에 보조적인 배선을 구비한 반도체 장치를 이러한 가요성 기판에 실장하면, 가요성 기판에 양면 배선의 크로스 배선을 실시하지 않고, 반도체 장치의 상기 배선에 의해서 실질적인 크로스 배선을 실현할 수 있다(이것은, 반도체 장치를 가요성 기판에 직접 실장하는 경우뿐만 아니라, 불가요성 기판에 마련한 배선을 거쳐서 가요성 기판 위의 배선에 반도체 장치를 평면 실장하는 경우도 포함하는 것임).

[적용예 12]

본 적용예의 전기 광학 장치는, 전기 광학 물질이 지지된 제 1 기판과, 상기 전기 광학 물질을 구동 제어하기 위해서 상기 제 1 기판에 평면 실장된 반도체 장치를 구비하고, 상기 반도체 장치가 상기 적용예의 반도체 장치인 것을 특징으로 한다.

[적용예 13]

본 적용예의 다른 전기 광학 장치는, 전기 광학 물질이 지지된 제 1 기판과, 상기 전기 광학 물질을 구동 제어하는 반도체 장치가 상기 제 1 기판 중 상기 전기 광학 물질이 지지된 영역 이외의 영역에 마련된 반도체 실장 구조를 갖고, 상기 반 도체 실장 구조가 상기 적용예의 반도체 실장 구조인 것을 특징으로 한다.

이들 적용예의 구성에 의하면, 제 1 기판에 마련되는 배선 혹은 제 1 기판에 평면 실장되는 다른 기판의 배선의 배선 상태를 간략화 혹은 다용화할 수 있다. 예를 들면, 전기 광학 물질의 구동 제어에 직접적으로 관련되지 않는 다른 전기 신호를 제 1 기판 위의 배선과 반도체 장치를 경유하여 교환할 수 있다. 상기 다른 전기 신호로서는 제 1 기판 위에 마련되는 광센서나 온도 센서 등으로부터의 전기 신호 등을 들 수 있다. 즉, 새로운 배선 형성의 필요성이 저하하므로, 우수한 비용성을 가지는 전기 광학 장치를 제공할 수 있다.

이상과 같이, 본 발명에 의하면, 반도체 장치를 기판 위에 실장하는 것을 이용하여, 반도체 장치에 전기적으로 접속되는 기판 위의 배선 상태를 간략화 혹은 다양화할 수 있는 반도체 장치를 제공할 수 있다.

(반도체 장치의 제 1 실시형태)

이하, 본 실시형태의 반도체 장치에 대해서 설명한다. 또한, 본 발명이 본 실시형태에 한정되지 않는 것은 물론이다.

또한, 이후의 설명에서는 필요에 따라서 도면을 참조하지만, 이 도면에서는, 복수의 구성요소로 이루어지는 구조 중 중요한 구성요소를 알기 쉽게 표시하기 위 해, 각 요소를 실제와는 다른 치수로 표시하는 경우가 있다.

도 1은 본 실시형태의 반도체 장치로서의 IC칩을 나타내는 개략적인 사시도이다. 도 2는 IC칩의 능동면의 구성을 나타내는 개략적인 평면도이다. 도시하지 않은 기판 위에 IC칩을 실장할 때에는, 이 능동면 측이 실장면, 즉 실장되는 면으로 된다. 또한, 도 1은 실제의 IC칩의 외관 형상에 가까운 상태를 나타내고 있다. 도 2는 단자의 구성을 알기 쉽게 표시하기 위해서 단자를 모식화하여 크게 표시하고 있다. 그 때문에, 도 1에서의 단자의 수와 도 2에서의 단자의 수는 상이하다.

도 1 및 도 2에 나타내는 바와 같이, 반도체 장치로서의 IC칩(1)은 반도체 소자를 포함해서 구성된 내부 회로를 내장한 기재(2)를 가지고 있다. 이 기재(2)는, 예를 들면 단결정 실리콘 등으로 이루어지는 반도체 웨이퍼에 내부 회로를 만들어 넣어, 그 내부 회로의 표면을 보호막으로 피복하고, 그리고 반도체 웨이퍼를 다이싱에 의해서 절단한 후에 완성된 복수의 칩 중 하나이다. 내부 회로는 주지된 반도체 제조 프로세스에 의해서 형성되어 있다. 내부 회로는, 예를 들면, MOS 트랜지스터를 포함해서 구성되어 있다. 기재(2)의 6개의 외주면 중 내부 회로가 형성된 면이, 이른바 능동면이며, 도 1 및 도 2에서는 부호(3)에 의해서 능동면이 표시되어 있다. 능동면(3)의 전면은 보호막, 이른바 패시베이션막(4)에 의해서 피복 되어 있다.

패시베이션막(4) 위에 도트 형상, 즉 섬 형상의 복수의 단자(6a 및 6b)가 마련되어 있다. 단자(6a)는 IC칩(1)에 있어서의 입력측 단자이고, 단자(6b)는 출력측 단자이다. 내부 회로로의 입력 신호는 입력측 단자(6a)로부터 받아들여진다. 내부 회로로부터의 출력 신호는 출력측 단자(6b)를 통해서 외부로 전송된다.

복수의 입력측 단자(6a)는 IC칩(1)의 서로 대향하는 1쌍의 긴 변(1a, 1b) 중 한쪽의 긴 변(1a)을 따라서 직선 형상으로 나열하여 마련되어 있다.

출력측 단자(6b)는 한쪽의 긴 변(1b)을 따라서 2단에 걸쳐서 직선 형상으로 나열하여 마련되어 있다. 도 2에서는, 단자(6a) 및 단자(6b)의 구성을 알기 쉽게 하기 위해서, 단자(6a, 6b)의 수를 실제보다 적게 하여 단자간의 간격을 넓게 표시하고 있다.

출력측 단자(6b)는, 도 1의 부분 확대도 (a)에 나타내는 바와 같이, 기재(2)의 능동면(3) 측에 마련된 수지 돌기부(7b)와, 이 수지 돌기부(7b) 위에 마련된 도트 형상 즉 섬 형상의 도전막(8b)을 가지고 있다. 수지 돌기부(7b) 자체는 다른쪽의 긴 변(1b)을 따른 가늘고 긴 형상의 돌기부이지만, 출력측 단자(6b)를 구성하는 수지 돌기부(7b)는 그 가늘고 긴 수지 돌기부의 단자에 상당하는 개개의 부분이다. 수지 돌기부(7b)는, 예를 들면 아크릴 수지나 에폭시 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지 등을 재료로서 이용하여 패시베이션막(4) 위에 형성되어 있다. 수지 돌기부(7b)는 단면이 반원 형상 또는 부분 원형 형상으로 IC칩(1)의 긴 변(1b)과 평행하게 연장하는 가늘고 긴 형상이나, 단면이 반타원 형상 또는 부분 타원 형상으로 IC칩(1)의 긴 변(1b)과 평행하게 연장하는 가늘고 긴 형상 등으로 형성되어 있다. 즉, 수지 돌기부(7)는 긴 반원통 형상, 즉 긴 돔 형상으로 형성된 수지 코어이다.

도전막(8b)은, 예를 들면, TiW(티탄ㆍ텅스텐), Au(금), Cu, Ni, Pd, Al, Cr, Ti, W, NiV, 납프리 땜납 등의 금속 단층 또는 이들 금속 중 몇 개인가를 적층한 구조를 채용할 수 있다. 도전막(8b)은 입체적으로 보면 도 1(a)에 나타내는 바와 같이 수지 돌기부(7b)의 외형 형상을 따른 입체 형상이고, 평면적으로 보면 도 2에 나타내는 바와 같이 직사각형 형상이다.

도 1(a)에 있어서 도전막(8b)의 가장자리의 일부분이 움푹 들어가 있다. 이것은, 패시베이션막(4)의 해당하는 부분에 개구(9)가 마련되어 있고, 도전막(8b)의 재료를 패시베이션막(4) 위에 예를 들어 스퍼터법 등에 의해서 성막했을 때에, 개구(9)에 대응하는 부분의 도전막(8b)의 재료가 개구(9)를 돌고 있는 상태를 나타내고 있다. 패시베이션막(4)의 개구(9)의 개소에는 기재(2) 내의 내부 회로의 단자 즉 패드(예를 들면, 알루미늄 등으로 이루어지는 패드)가 놓여져 있다. 이 패드는, 예를 들면, MOS 트랜지스터의 게이트, 소스, 드레인의 각 외부 접속 단자에 연결되어 있다. 따라서, 각 도전막(8b)은 개구(9)를 거쳐서 내부 회로와 도통하고 있다. 즉, 도전막(8b)이 마련된 부분이 수지 코어 범프로서 기능한다.

알루미늄의 패드를 이용하는 경우에는, 베이스층(시드층)으로서 TiW의 박막을 마련하는 것이 바람직하다. 이에 따라, 알루미늄의 패드와, 패드에 적층되는 도전막, 예를 들면 Au(금)이 서로 확산하여 발생하는 보이드를 억제할 수 있다. 즉, TiW의 박막은 알루미늄과 Au(금) 사이의 밀착성과 배리어성을 겸비하고 있다.

입력측 단자(6a)는, 구성요소의 부품의 종류를 생각하면, 출력측 단자(6b)와 완전히 동일한 구성요소로 이루어져 있다. 즉, 입력측 단자(6a)는, 도 2에 도시하는 바와 같이, 수지 돌기부(7a) 및 도전막(8a)을 가지고 있다. 수지 돌기부(7a)는 출력측 단자(6b) 내의 수지 돌기부(7b)와 동일한 재료에 의해 거의 동일한 형상으로 형성되어 있다. 단, 필요한 단자수가 상이한 관계상, IC칩(1)의 한쪽의 긴 변(1a)을 따라서 마련된 수지 돌기부(7a)의 길이는 출력 측의 수지 돌기부(7b)와 상이하다. 또한, 도전막(8a)은 출력 측의 도전막(8b)보다 넓은 폭으로 되어 있고, IC칩(1)의 한쪽의 긴 변(1a)을 따른 수는 출력 측의 도전막(8b)보다 적게 되어 있다.

복수의 입력측 단자(6a) 중 도 2의 좌단으로부터 2번째의 것과, 좌단으로부터 4번째의 것은, 기재(2) 위의 능동면(3) 측에 마련된 배선으로서의 재배선(11)에 의해서 연결되어 서로 도통하고 있다. 이들 2번, 4번의 입력측 단자(6a)에 대해서는 패시베이션막(4)에 개구(9)가 마련되어 있지 않고, 내부 회로에 연결되는 패드도 마련되어 있지 않다. 즉, 2번, 4번의 입력측 단자(6a)는 내부 회로와 도통하고 있지 않은 단자, 이른바 더미 단자로서 형성되어 있다. 또한, 경우에 따라서는, 2번, 4번의 입력측 단자(6a)를 내부 회로와 도통한 신호 전송용의 실제 단자로 할 수도 있다.

재배선(11)은 도전막(8a) 및 도전막(8b)을 형성할 때에, 동일한 공정에서 동시에 형성된 것이다. 따라서, 재배선(11)은 도전막(8a, 8b)과 동일한 재료로 구성되고, 전술한 바와 같이, TiW(티탄ㆍ텅스텐), Au(금), Cu, Ni, Pd, Al, Cr, Ti, W, NiV, 납프리 땜납 등의 금속 단층 또는 이들 금속 중 몇 개인가를 적층한 구조를 채용할 수 있다.

여기서, 재배선이란, 기재(2)의 내부에 내부 회로를 주지된 반도체 제조 방 법에 따라서 형성하고, 또한 패시베이션막(4)을 형성하여 베어 칩을 제작하기까지의 처리를 전처리라고 부를 때에, 그 전처리 완료 후에 재차, 형성된 배선이다.

또한, 본 실시형태에서는, 가늘고 긴 수지 돌기부(7a, 7b)를 복수의 도전막(8a, 8b)에 걸쳐서 연속해서 마련하였다. 이에 대해, 단자 1개분 길이의 섬 형상의 수지 돌기부(7a, 7b)를 각각 직선 위에 배열하도록 기재(2)의 능동면(3) 측에 형성하고, 그들 수지 돌기부(7a, 7b)의 개개에 도전막(8a, 8b)을 개별적으로 형성해도 좋다.

다음에, 상기 단자(6a, 6b) 및 재배선(11)의 형성 방법에 대해서 도 3 내지 도 6을 이용하여 설명한다. 또한, 이들 도면에 있어서, 우측의 도면은 평면도이고, 좌측의 도면은 그 평면도에서의 A-A선을 따른 단면도이다.

먼저, 도 3(a)에 나타내는 바와 같이 반도체 웨이퍼(12)를 입수한다. 반도체 웨이퍼(12)는, 주지한 바와 같이, 소정의 직경의 원판 형상이고, 그 내에 IC칩 복수개분의 내부 회로가 형성되어 있다. 부호(2a)는 다음에 도 1의 기재(2)로 되는 웨이퍼 본체이다. 웨이퍼 본체(2a)의 능동면(3) 위에는 단자인 패드(13)가 형성되고, 또한 패시베이션막(4)이 형성되어 있다. 패시베이션막(4)의 패드(13)에 대응하는 영역에는 개구(9)가 형성되어 있고, 이 개구(9)를 통해서 패드(13)가 외부로 향하고 있다.

패드(13)의 형성 방법으로서는, 예를 들면 스퍼터법으로 능동면(3)에 성막된 알루미늄의 박막을 포토 에칭법으로 패터닝하는 방법을 들 수 있다.

패시베이션막(4)의 형성 방법으로서는, 개구(9)에 대응한 패드(13)의 영역을 레지스트막으로 덮은 후에, 능동면(3)을 SiO₂(산화 규소), SiN(질화 규소), 폴리이미드 수지 등의 박막으로 덮는다. 그리고, 상기 레지스트막을 박리하는 방법을 들 수 있다.

다음에, 도 3(b)에 나타내는 바와 같이, 수지 돌기부(7a, 7b)(도 2 참조)의 기초로 되는 감광성 재료, 예를 들면 에폭시 수지를 스핀 코트법에 따라 소정의 똑같은 두께로 능동면(3) 측에 도포한다. 계속해서, 도포된 감광성의 에폭시 수지를 노광ㆍ현상함으로써 패터닝을 행하여, 수지 돌기부(7a, 7b)의 원형인 단면 직사각형 형상의 가늘고 긴 수지 돌기부(7')를 형성한다. 다음에, 수지 돌기부(7')를 소정의 온도로 가열하여 경화시킴과 아울러 모서리부를 둥글게 성형하여, 도 3(c)에 나타내는 바와 같이 수지 돌기부(7a, 7b)를 형성한다.

다음에, 도 4(d)에 나타내는 바와 같이, 예를 들면 TiW로 이루어지는 베이스층으로서의 제 1 층(14')을 스퍼터법 등에 의해 소정 두께로 웨이퍼의 전면(능동면(3) 측)에 형성하고, 또한 그 위에, 예를 들면 Au로 이루어지는 제 2 층(15')을 스퍼터법이나 도금법 등에 의해 소정 두께로 웨이퍼의 전면에 형성한다. 제 1 층(14')은 패시베이션막(4)의 개구(9)의 개소에서 패드(13)에 면 형상으로 접촉한다.

다음에, 도 4(e)에 나타내는 바와 같이, 감광성 레지스트 재료(17')를 웨이퍼 위에 똑같은 두께로 도포하여, 노광ㆍ현상함으로써 소정의 평면 형상, 구체적으로는, 도전막(8a, 8b)과 동일한 평면 형상의 레지스트 패턴(17)을 형성한다.

다음에, 레지스트 패턴(17)을 마스크로 하여 제 2 층(15')을 에칭하고, 도 4(f)에 나타내는 소정 형상의 제 2 층(15)을 형성한다. 이때, 도 6(a)에 나타내는 바와 같이, 2번, 4번의 단자(6a)를 연결하는 재배선(11)의 제 2 층(15)을 동시에 패터닝한다.

다음에, 도 5(g)에 나타내는 바와 같이, 레지스트 패턴(17)을 적당한 박리액에 의해서 제거한다. 그리고, 패터닝한 제 2 층(15)을 마스크로 하여 소정의 에칭액에 의해서 제 1 층(14')을 에칭하고, 도 5(h)에 나타내는 바와 같이, 제 2 층(15)과 동일한 평면 형상의 제 1 층(14)을 형성한다. 이때, 도 6(b)에 나타내는 바와 같이 재배선(11)의 제 1 층(14)을 동시에 형성한다. 이상에 의해, 도 2의 기재(2)의 능동면(3) 위에, 복수의 섬 형상의 도전막(8a, 8b)이 형성되어, 배열한 복수의 단자(6a, 6b)가 완성되고, 동시에 2번, 4번의 단자(6a)와 재배선(11)이 일체로 형성된다.

수지 코어 범프의 탄성 변형과 접속의 신뢰성을 고려하면, TiW의 제 1 층(14)의 막 두께는 30nm~100nm, Au의 제 2 층(15)의 막 두께는 200nm~2000nm가 바람직하다. 또한, 재배선(11)에서의 제 2 층(15)의 막 두께는 단자(6a)와 동일하지 않아도 좋다. 전기적인 접속을 가능하게 하는 배선 저항을 확보하면 좋기 때문에, 예를 들면 상기 막 두께를 얇게 해도 좋다. 이에 따라, 불필요한 Au의 사용을 막을 수 있다.

이와 같이 해서 완성된 IC칩(1)은 능동면(3) 위에서 수지 코어 범프로서 기능하는 복수의 단자(6a, 6b)와, 복수의 단자(6a) 중 2번과 4번의 단자(더미 단 자)(6a)를 연결하는 재배선(11)을 가진다. IC칩(1)을 기판에 평면 실장하면, IC칩(1)에 마련된 단자(6a)와 이것에 연결되는 재배선(11)을 이용하여 기판 위의 배선을 전기적으로 접속하는 것이 가능해진다.

다음에, 도 1 및 도 2에 나타내는 IC칩의 실장 방법에 대해서 설명한다.

IC칩(1)은 유리제의 경질 기판이나, 플라스틱제의 경질 기판이나, 가요성의 FPC 기판 등의 표면에 실장된다. 그때에는, 도 7(a)에 나타내는 바와 같이, 능동면(3) 측과 기판(18) 사이에 접착제로서 도전 입자를 포함하지 않는 비도전성막(NCF)(19)을 사이에 유지한 후, IC칩(1)을 기판(18)으로 가압한다. 그러면, 도 7(b)에 나타내는 바와 같이, 기판(18) 측의 단자(20)와 IC칩(1) 측의 단자(6a, 6b)가 직접 접촉하고, 또한 가압을 계속하면, 수지 돌기부(7a, 7b)가 압력에 따라 탄성적으로 변형되어 편평 상태로 된다. 수지 돌기부(7a, 7b)의 이러한 탄성 변형에 의해 도전막(8a, 8b)과 대향하는 개개의 단자(20)와의 접촉 면적이 커지고, 또한 도전막(8a, 8b)과 단자(20)가 서로를 누르는 가압력이 충분히 커져서, 그 결과, 도전막(8a, 8b)과 단자(20) 사이에 안정된 도전 접촉 상태가 얻어진다. 이 도전 접촉 상태는 IC칩(1) 측의 모든 단자(6a, 6b)와 기판(18) 측의 모든 단자(20) 사이에 실현되고, 이에 따라, IC칩(1)을 높은 신뢰성으로 기판(18)에 실장할 수 있다.

접착제로서 이방성 도전막(ACF)을 이용하여 IC칩(1)을 기판(18)에 실장하는 것도 가능하다. 그 경우에는, 이방성 도전막 내에 분산 상태로 포함된 도전 입자에 의해서 IC칩(1) 측의 단자(6a, 6b)와 기판(18) 측의 단자(20)가 도전 접속된다. 이 도전 접속 구조의 경우, 단자(20)의 평면적인 배치 간격이 좁아지면, 서로 이웃 하는 단자(20)가 도전 입자에 의해서 잘못해서 도통해 버려, 단락이 발생할 우려가 있다. 또한, IC칩(1) 측의 재배선(11)과 기판(18) 측의 단자(20)가, 혹은 재배선(11)과 재배선(11)에 접속하고 있지 않은 단자(6a), 예를 들면 도 2에 나타내는 3번의 단자(6a)가 도전 입자에 의해서 단락할 우려가 있다.

이에 대해, 본 실시형태에서는, 비도전성막(NCF)을 이용하기 때문에, IC칩(1) 측의 단자(6a, 6b)와 기판(18) 측의 단자(20)와의 직접적인 접촉에 의해서 도전 접속이 얻어지는 구조이므로, 인접 단자간에서의 단락 불량의 걱정이 없다. 그 때문에, 기판(18) 위에 있어서 단자간의 간격을 좁게 하여 고정밀한 배선 패턴을 배치할 수 있다.

본 실시형태의 IC칩(1)은 유리제의 경질 기판이나, 플라스틱제의 경질 기판이나, 가요성의 FPC 기판 등의 표면에 실장된다. 이후, IC칩(1)이 실장되는 기판을 실장 기판으로 칭하여 설명을 실시한다. 실장 기판은 유리제 기판, 플라스틱제 기판, FPC 기판 중 어떤 것이더라도 좋다. 이 경우, IC칩(1)의 입력측 단자(6a) 및 출력측 단자(6b)는 실장 기판 위의 배선과 도전 접속된다. 도 2에서, 입력측 단자(6a)를 왼쪽으로부터 차례로 1, 2, 3, 4, 5로 지표 하기로 한다. 재배선(11)은 2번 단자와 4번 단자를 접속하고 있다. 1번 단자 내지 5번 단자 중 어느 단자도, 실장 기판 위의 배선에 도전 접속된다.

지금, 만일, 재배선(11)이 마련되지 않은 종래의 IC칩을 이용하기로 한다. 그리고, 실장 기판 위의 배선 중, 인접하지 않은 2번 단자에 접속되는 배선과 4번 단자에 접속되는 배선을 실장 기판 위에 있어서 서로 접속하는 것은, 실장 기판의 실장면에 있어서, IC칩(1)의 단자(6a, 6b)의 안쪽 영역에서, 능동면(3)과 대향하는 부분에도 배선이 배치되어 있는 경우나 상기 부분에 배선을 배치시키지 않는 경우에는, 실장 기판이 1층의 편면 배선의 형태인 한 불가능하다. 그 이유 중 적어도 하나는, 2번 단자에 연결된 배선과 4번 단자에 연결된 배선 사이에는, 3번 단자에 연결된 배선이 존재하고, 그것을 횡단하는 배선(이른바 크로스 배선)은 1층의 편면 배선인 한 패터닝에 의해서 형성할 수 없기 때문이다. 만약 크로스 배선을 실현하고 싶은 것이라면, 실장 기판을 예를 들어 양면 배선의 형태로서, 주된 배선의 이면에 크로스 배선을 형성할 필요가 있다. 그러나, 양면 배선의 형태는 큰 비용 상승으로 이어져서, 실용적이지 않다. 실장 기판을 편면의 복층 배선 형태로 하는 경우도 마찬가지이다.

이에 대해, 본 실시형태에서는, 서로 이웃하지 않는 2번 단자와 4번 단자를 IC칩(1)에 있어서 재배선(11)에 의해서 접속했으므로, IC칩(1)을 실장 기판 위에 실장했을 때에, 실장 기판 위에 있어서 2번 단자에 접속되는 배선과 4번 단자에 접속되는 배선은, 재배선(11)을 거쳐서 도통하게 된다. 이 결과, 실장 기판 위의 2번 단자 배선과 4번 단자 배선은 실장 기판 위에서는 하등, 크로스 배선되지는 않지만, IC칩(1) 위의 재배선(11)을 거쳐서 실질적으로 크로스 배선된 것으로 된다. 이것은, 실장 기판을 양면 배선이나 복층의 편면 배선의 형태로 하지 않고 1층의 편면 배선의 형태인 채로, 실장 기판에 대해서 실질적인 크로스 배선을 실현할 수 있는 것으로서, 실장 기판에 관한 제조 비용을 낮게 유지한 채로 배선 설계의 자유도를 큰 폭으로 향상할 수 있는 것이며, 회로 설계의 정밀화에 크게 공헌할 수 있 는 것이다.

(반도체 장치의 제 2 실시형태)

도 8은 다른 실시형태의 반도체 장치를 나타내는 개략적인 평면도이다. 상기 도면에서는, 반도체 장치로서의 IC칩(21)의 능동면(23)을 평면적으로 나타내고 있다. 능동면(23)의 전체는 패시베이션막(24)로 피복되어 있다. 패시베이션막(24) 위에 복수의 입력측 단자(26a) 및 복수의 출력측 단자(26b)가 마련되어 있다. 입력측 단자(26a)는 IC칩(21)의 서로 대향하는 1쌍의 긴 변의 한쪽(도면의 아래쪽)의 긴 변(21a)을 따라서 직선 형상으로 나열하여 마련되어 있다. 출력측 단자(26b)는 다른쪽(도면의 위쪽)의 긴 변(21b)을 따라서 2단에 걸쳐서 직선 형상으로 나열하여 마련됨과 아울러, IC칩(21)의 서로 대향하는 1쌍의 짧은 변(21c, 21d)을 따라서 직선 형상으로 나열하여 마련되어 있다.

개개의 입력측 단자(26a)는 가늘고 긴 수지 돌기부(27a)의 개개의 단자 부분과 섬 형상의 도전막(28a)에 의해서 구성되어 있다. 개개의 출력측 단자(26b)는 가늘고 긴 수지 돌기부(27b)의 개개의 단자 부분과 섬 형상의 도전막(28b)에 의해서 구성되어 있다. 개개의 수지 돌기부(27a, 27b)의 구성은 도 1 및 도 2에 나타낸 수지 돌기부(7a, 7b)의 구성과 동일하므로, 그것들의 설명은 생략한다. 또한, 개개의 도전막(28a, 28b)의 구성은 도 1 및 도 2에 나타낸 도전막(8a, 8b)의 구성과 동일하므로, 그것들의 설명도 생략한다.

능동면(23)의 패시베이션막(24) 위에 있어서 복수의 단자(26a 및 26b)에 의 해서 둘러싸이는 영역 내에, 재배선(31)이 형성되어 있다. 능동면(23) 측에 재배선(31)을 형성하는 것은, 도 2에 나타낸 앞서의 실시형태에 있어서 능동면(3) 측에 재배선(11)을 마련하는 것과 동일하다. 도 8의 재배선(31)의 형성 방법은 도 2의 재배선(11)의 형성 방법과 동일하다. 상기 제 1 실시형태에서는 재배선(11)에 의해서 입력측 단자(6a)끼리를 연결했지만, 도 8에 나타내는 본 실시형태에서는 재배선(31)에 의해서 5번의 입력측 단자(26a)와 14번의 출력측 단자(26b)를 연결하고 있다. 또한, 8번의 입력측 단자(26a)와 20번의 출력측 단자(26b)를 연결하고 있다. 본 실시형태에서는, 그것들 양쪽의 단자는 내부 회로에 연결되어 있지 않은 더미 단자로서 형성되어 있다. 또한, 경우에 따라서는, 그들 단자를 신호 등의 전송용의 실제 단자라고 해도 좋다.

본 실시형태의 IC칩(21)은 비도전성막(NCF)을 사이에 유지한 상태로 상대 측의 기판인 실장 기판에 실장된다. 그때, IC칩(21)의 본체와 실장 기판의 본체가 비도전성막(NCF)에 의해서 접착되고, IC칩(21)의 단자(26a 및 26b)와 실장 기판의 단자가 적당한 압력하에서 직접 접촉하여 전기적인 도통이 이루어진다. 본 실시형태의 경우도, 도 2에 나타낸 앞서의 제 1 실시형태의 경우와 마찬가지로 하고, 이방성 도전막(ACF)을 이용한 경우에 비해, 인접 단자간에서의 잘못된 도통을 방지할 수 있어 고정밀한 배선 패턴을 얻을 수 있다.

본 실시형태의 IC칩(21)이 실장 기판에 실장되면, IC칩(21)의 입력측 단자(26a) 및 출력측 단자(26b)는 실장 기판 위의 배선과 도전 접속된다. 도 8에서, 입력측 단자(26a)를 도면의 왼쪽으로부터 차례로 1~12로 지표하고, 좌측의 짧은 변(21c)을 따른 출력측 단자(26b)를 도면의 아래로부터 차례로 13~18로 지표하기로 한다. 마찬가지로 우측의 짧은 변(21d)을 따른 출력측 단자(26b)를 도면 아래로부터 차례로 19~24로 지표하기로 한다. 도면의 좌측의 재배선(31)은 입력 측의 5번 단자와 출력 측의 14번 단자를 연결하고 있다. 도면의 우측의 재배선(31)은 입력 측의 8번 단자와 출력 측의 20번 단자를 연결하고 있다. 1번 단자 내지 24번 단자 중 어느 단자도 실장 기판 위의 배선에 도전 접속된다.

지금, 만일, 재배선(31)이 마련되지 않은 종래의 IC칩을 생각하면, 실장 기판 위의 배선 중, 입력측 5번 단자에 접속되는 배선(이후, 5번 단자 배선이라고 함)과 출력측 14번 단자에 접속되는 배선(이후, 14번 단자 배선이라고 함)을 실장 기판 위에 있어서 서로 접속하는 것은, IC칩(1)의 단자(6a, 6b)의 안쪽 영역에서, 능동면(3)과 대향하는 부분에도 배선이 배치되어 있는 경우나 상기 부분에 배선을 배치시키지 않는 경우, 실장 기판이 1층의 편면 배선의 형태인 한 불가능하다. 그 이유 중 적어도 하나는, 입력 측의 5번 단자 배선과 출력 측의 14번 단자 배선 사이에는, 입력 측의 1~4번 단자 배선 및 출력 측의 13번 단자 배선이 존재하고, 그것들을 횡단하는 배선(이른바 크로스 배선)은 1층의 편면 배선인 한 패터닝에 의해서 형성할 수 없기 때문이다. 만약 크로스 배선을 실현하고 싶은 것이라면, 실장 기판을 예를 들어 양면 배선의 형태로서, 주된 배선의 이면에 크로스 배선을 형성할 필요가 있다. 그러나, 양면 배선의 형태는 큰 비용 상승으로 이어져서, 실용적이지 않다.

이에 대해, 본 실시형태에서는, 입력측 5번 단자와 출력측 14번 단자를 IC 칩(21)에 대해 재배선(31)에 의해서 접속했으므로, IC칩(21)을 실장 기판 위에 실장했을 때에, 실장 기판 위에 있어서 입력 측의 5번 단자 배선과 출력 측의 14번 단자 배선은 재배선(31)을 거쳐서 도통하게 된다. 이 결과, 실장 기판 위의 5번 단자 배선과 14번 단자 배선은 실장 기판 위에서는 하등, 크로스 배선되고는 있지 않지만, IC칩(21) 위의 재배선(31)을 거쳐서 실질적으로 크로스 배선된 것으로 이루어진다. 도 8에서의 우측의 재배선(31)과 관련된 8번 단자 배선과 20번 단자 배선의 경우도 마찬가지이다. 이것은, 실장 기판을 양면 배선이나 복층의 편면 배선의 형태로 하지 않고 1층의 편면 배선의 형태 그대로, 실장 기판에 대해서 실질적인 크로스 배선을 실현할 수 있는 것으로서, 실장 기판에 관한 제조 비용을 낮게 유지한 채로 배선 설계의 자유도를 큰 폭으로 향상할 수 있는 것이어서, 회로 설계의 정밀화에 크게 공헌할 수 있는 것이다.

(반도체 실장 구조의 제 1 실시형태)

다음에, 본 실시형태의 반도체 실장 구조에 대해서 설명한다. 반도체 실장 구조란, 반도체 장치를 접착제에 의해서 기판에 실장해서 이루어지는 구조이다. 도 9는 반도체 실장 구조를 나타내는 분해 사시도이다.

도 9에 나타내는 바와 같이, 본 실시형태의 반도체 실장 구조는 반도체 장치인 IC칩(41)을 비도전성막(NCF)(19)에 의해서 제 1 기판(42)에 실장하고, 또한, 제 1 기판(42)에 제 2 기판(43)이 접속되는 예이다.

제 1 기판(42)과 제 2 기판(43)은, 예를 들면, 이방성 도전막(ACF)에 의해서 접속된다. IC칩(41)은 도 1 및 도 2에 나타낸 IC칩(1)과 동일한 것을 이용하기로 한다.

제 1 기판(42)은 유리제 또는 플라스틱제의 불가요성의 경질 기판이다. 제 2 기판(43)은 얇은 가요성의 FPC 기판이다. 제 1 기판(42) 위에는, 각각이 제 1 배선으로서의 입력측 배선(44) 및 출력측 배선(45)이 포토 에칭 처리에 의해서 각각 복수개 형성되어 있다. 각 배선(44, 45)의 선단 부분은 다른 배선과의 접속을 하는 접합 단자로 이루어져 있다.

제 2 기판(43) 위에는 제 2 배선으로서의 배선(46)이 포토 에칭 처리에 의해서 복수개 형성되어 있다.

즉, IC칩(41)의 복수의 단자와 접합하는 제 1 기판(42)의 입력측 배선(44)의 한쪽의 접합 단자군(44a)과, 출력측 배선(45)의 접합 단자군(45a)이 제 1 접합 단자군을 구성하고 있다. 제 2 기판(43)의 복수의 배선(46)과 접합하는 입력측 배선(44)의 다른쪽의 접합 단자군(44b)이 제 1 접합 단자군에 연결되는 제 2 접합 단자군을 구성하고 있다.

도 10은 도 9의 화살표 B 방향에서 본 반도체 실장 구조를 나타내는 평면도이다. 상세한 것은, 제 1 기판(42)의 뒤쪽에서 본 상태를 나타내고 있고, 특히, IC칩(41)의 단자와 제 1 기판(42) 위의 배선(44, 45)(제 1 배선)과, 제 2 기판(43) 위의 배선(46)(제 2 배선)의 접속 상태를 나타내고 있다. 또한, IC칩(1)의 단자(6a, 6b)의 안쪽 영역에서, 능동면(3)과 대향하는 제 1 기판(42)에도 복수의 배선(도시 생략)이 형성되어 있다. 도 10에 나타내는 바와 같이, IC칩(41)의 출력측 단자(6b)에 제 1 기판(42) 상의 출력측 배선(45)의 접합 단자군(45a)이 접속해 있다. IC칩(41)의 입력측 단자(6a)에 제 1 기판(42) 위의 입력측 배선(44)의 한쪽의 접합 단자군(44a)이 접속해 있다. 그리고, 제 1 기판(42) 위의 입력측 배선(44)의 다른쪽의 접합 단자군(44b)에, 제 2 기판(43) 위의 배선(46)의 단자가 접속해 있다. 여기서, IC칩(41)의 입력측 단자(6a)를 도면의 좌측으로부터 차례로 1, 2, 3, 4, 5, …로 지표한다. 또한, 제 2 기판(43) 위의 배선(46)을 도면의 좌측으로부터 차례로 1, 2, 3, 4, 5, …로 지표한다. IC칩(41)의 능동면(3) 측에 형성한 재배선(11)은 IC칩(41)이 인접하지 않는 2번 단자와 4번 단자를 접속하여, 그것들을 도통시키고 있다. 본 실시형태에서는, 그것들 양쪽의 단자는 내부 회로에 연결되어 있지 않은 더미 단자로서 형성되어 있다.

제 2 기판(43)의 종래의 회로 구성은 도 11에 나타내는 바와 같으며, 3번 배선을 사이에 유지하여 마련되어 있는 2번 배선 및 4번 배선은 각각 고유의 신호 전송로로 이루어져 있다. 2번 배선과 4번 배선을 결선할 필요가 있는 경우, 종래라면, 그것들 사이에 3번 배선이나, IC칩(41)의 단자(6a, 6b)의 안쪽 영역에서, 능동면(3)과 대향하는 영역에도 그 밖의 배선이 존재하므로, 1층의 편면 배선에서는 결선이 불가능하여, 예를 들면 양면 배선에 의해서 그 결선을 실시할 필요가 있었다. 구체적으로는, 배선(46)이 형성된 주면과 반대쪽의 이면에 크로스 배선을 형성하고, 그 크로스 배선에 의해서 2번 배선과 4번 배선을 연결할 필요가 있었다. 이러한 양면 배선은 큰 비용 상승으로 되어 실용적이지 않다.

이에 대해, 본 실시형태에서는, 도 10에 나타내는 바와 같이, 제 2 기판(43) 위의 2번 배선 및 4번 배선을, 각각, IC칩(41)의 2번 단자 및 4번 단자에 접속하고, 그것들의 2번 단자와 4번 단자를 IC칩(41)의 능동면(3) 위에서 재배선(11)에 의해서 접속하고 있다. 이 결과, 제 2 기판(43)이 1층의 편면 배선의 형태 그대로이더라도, 2번 배선과 4번 배선을 재배선(11)을 사용하여 실질적으로 크로스 배선할 수 있다. 이렇게 하여, 비용 상승을 초래하지 않고 제 2 기판(43)의 배선 설계의 설계 자유도를 높일 수 있다.

또한, IC칩(41)과 제 1 기판(42)은 NCF(19)에 의해 접착되므로, 복수의 단자(6a, 6b)와 제 1 접합 단자군에 있어서 단자간에 단락 불량이 발생하지 않고 접합된다.

(반도체 실장 구조의 제 2 실시형태)

도 12는 반도체 실장 구조의 다른 실시형태를 나타내는 평면도이다. 본 실시형태에 있어서도, 도 9에 나타내는 바와 같이, 반도체 장치인 IC칩(41)을 비도전성막(NCF)(19)에 의해서 제 1 기판(42)에 실장하고, 게다가 제 1 기판(42)에 제 2 기판(43)이 접속되는 예를 나타내고 있다. 제 1 기판(42)과 제 2 기판(43)은, 예를 들면, 이방성 도전막(ACF)에 의해서 접속된다. IC칩(41)은 도 8에 나타낸 IC칩(21)과 동일한 것을 이용하기로 한다.

유리제 또는 플라스틱제의 불가요성의 경질 기판인 제 1 기판(42) 위에는, 각각이 제 1 배선으로서의 입력측 배선(44) 및 출력측 배선(45)이 포토 에칭 처리에 의해서 각각 복수개 형성되어 있다. 각 배선(44, 45)의 선단 부분은 다른 배선 과의 접속이 행해지는 접합 단자로 이루어져 있다. IC칩(21)의 단자(26a, 26b)의 안쪽 영역에서, 능동면(23)과 대향하는 제 1 기판(42)에도 복수의 배선(도시 생략)이 형성되어 있다. 가요성의 FPC 기판인 제 2 기판(43) 위에는 제 2 배선으로서의 배선(46)이 포토 에칭 처리에 의해서 복수개 형성되어 있다.

IC칩(41)의 출력측 단자(26b)에 제 1 기판(42) 위의 출력측 배선(45)의 접합 단자군(45a)이 접속해 있다. IC칩(41)의 입력측 단자(26a)에 제 1 기판(42) 위의 입력측 배선(44)의 한쪽의 접합 단자군(44a)이 접속해 있다. 그리고, 제 1 기판(42) 위의 입력측 배선(44)의 다른쪽의 접합 단자군(44b)에, 제 2 기판(43) 위의 배선(46)의 단자가 접속해 있다. 여기서, IC칩(41)의 입력측 단자(26a)를 도면의 좌측으로부터 차례로 1, 2, 3, 4, 5, 6으로 지표한다. 또한, 제 1 기판(42) 위의 배선(45) 중 IC칩(41)의 좌측의 짧은 변으로부터 연장하는 배선(45)을 도면의 좌측으로부터 차례로 7, 8, 9, 10, 11, 12로 지표한다. IC칩(41)의 능동면(23) 위에 형성한 재배선(31)은, IC칩(41)의 입력측의 5번 단자와 제 1 기판(42) 위의 8번 배선에 연결된 출력측 단자를 연결하고, 그것들을 도통시키고 있다. 본 실시형태에서는, 그것들 양쪽의 단자는 내부 회로에 연결되어 있지 않은 더미 단자로서 형성되어 있다.

지금, 제 1 기판(42)이 유리 등으로 이루어지는 경질 기판이라고 하면, 이 제 1 기판(42)에 양면 배선을 형성하는 것은 곤란하여, 통상은, 1층의 편면 배선의 형태가 채용된다. 이 경우에, IC칩(41)의 입력측의 5번 단자를 제 1 기판(42) 위의 8번 배선으로 연결하려고 했을 때, 종래는 그러한 배선이 불가능하였다. 그 이 유는, 제 1 기판(42) 위에 있어서, 5번 단자와 8번 배선 사이에는, 1번 내지 4번의 입력측 단자(26a)에 연결된 배선(44) 및 7번 배선이나, IC칩(41)의 단자(26a, 26b)의 안쪽 영역에서, 능동면(3)과 대향하는 영역에도 그 밖의 배선이 존재하고 있기 때문에, 5번 단자와 8번 배선을 크로스 배선으로 묶을 수 없기 때문이다.

이에 반해, 본 실시형태에서는, 도 12에 나타내는 바와 같이, IC칩(41)의 입력측의 5번 단자와 제 1 기판(42) 위의 8번 배선에 연결된 단자(26b)가, IC칩(41)의 능동면(23) 위에 형성한 재배선(31)에 의해서 연결되어 서로 도통하고 있다. 이 결과, 제 1 기판(42)이 1층의 편면 배선의 형태이었다고 하더라도, IC칩(41)이 제 1 기판(42)에 실장됨으로써, 8번 배선과 5번 단자를 재배선(31)을 사용하여 실질적으로 크로스 배선할 수 있다. 이렇게 하여, 비용 상승을 초래하지 않고 제 1 기판(42)의 배선 설계의 설계 자유도를 높일 수 있다.

또한, IC칩(41)과 제 1 기판(42)은 NCF(19)에 의해 접착되므로, 복수의 단자(26a, 26b)와 제 1 접합 단자군에 있어서 단자간에 단락 불량이 발생하지 않고 접합된다.

(전기 광학 장치의 제 1 실시형태)

다음에, 본 실시형태의 전기 광학 장치에 대해서 설명한다. 도 13은 전기 광학 장치로서의 액정 장치를 나타내는 분해 사시도이다. 도 13에 나타내는 바와 같이, 본 실시형태의 전기 광학 장치로서의 액정 장치(51)는, 전기 광학 패널로서의 액정 패널(52)과, 비도전성막(NCF)(19)에 의해서 액정 패널(52)에 장착된 반도 체 장치로서의 구동용 IC(53)와, 이방성 도전막(ACF)(55)에 의해서 액정 패널(52)에 접속된 제 2 기판으로서의 FPC 기판(54)을 가지고 있다.

액정 패널(52)은 서로 대향하고 있는 제 1 기판(56) 및 제 3 기판(57)을 가지고 있다. 제 1 기판(56)의 외측면에 제 1 편광판(58a)이 첩착되어 있다. 제 3 기판(57)의 외측면에 제 2 편광판(58b)이 첩착되어 있다. 이들 편광판은 편광을 선택적으로 통과시키기 위한 광학 요소로서, 제 1 편광판(58a)의 편광 투과축과 제 2 편광판(58b)의 편광 투과축은 적당한 각도(예를 들면, 90도)로 교차하고 있다. 제 1 기판(56)과 제 3 기판(57)은 주변 영역에 있어서 밀봉재(도시하지 않음)에 의해서 서로 접합되어 있다. 이들 기판 사이에는, 예를 들면 5㎛의 간극, 이른바 셀 갭이 형성되어 있고, 이 셀 갭 내에 전기 광학 물질로서의 액정이 봉입되어 액정층을 구성하고 있다. 제 1 기판(56) 및 제 3 기판(57)은, 모두, 투광성 유리 또는 투광성 플라스틱에 의해서 형성된 불가요성의 경질 기판이다. 제 1 기판(56)은 제 3 기판(57)의 외측으로 돌출하는 돌출부(단자부)를 가지고 있고, 그 돌출부(단자부) 위에 구동용 IC(53)가 실장되어 있다. 본 실시형태에서는, 구동용 IC(53), 비도전성막(NCF)(19), 및 제 1 기판(56)에 의해서 반도체 실장 구조가 구성되어 있다.

액정 패널(52)은 임의의 액정 구동 방식, 예를 들면, 단순 행렬 방식, 액티브 매트릭스에 의해서 구동된다. 또한, 액정 패널(52)의 동작 모드는 임의의 동작 모드, 예를 들면, TN(Twisted Nematic), STN(Super Twisted Nematic), VA(Vertical Aligned Nematic: 수직 배향), ECB(Electrically Controlled Birefringence: 전계 제어 복굴절), IPS(In-Plain Switching), FFS(Fringe Field Switching) 등의 각 모드를 선정할 수 있다. 또한, 액정 패널(52)은 임의의 채광 방식, 예를 들면 반사형, 투과형, 또는 반투과 반사형을 채용할 수 있다. 반투과 반사형은 화소의 일부를 반사 영역으로서 이용하고, 다른 일부를 투과 영역으로서 이용함으로써, 필요에 따라서 반사형과 투과형을 선택적으로 채용하는 방식이다. 투과형 또는 반투과 반사형의 액정 패널을 구성하는 경우에는 조명 장치(도시하지 않음)가 액정 패널(52)에 부착되어 마련된다.

단순 매트릭스 방식은 각 화소에 능동 소자를 가지지 않아, 주사 전극과 데이터 전극의 교차부가 화소 또는 도트에 대응하여, 구동 신호가 직접 인가되는 방식이다. 이 방식에 대해서 매우 적합하게 이용되는 동작 모드로서는 TN, STN, VA, ECB 등이 있다.

액티브 매트릭스는 방식은 화소 또는 도트마다 능동 소자가 마련되어, 기입 기간에서는 능동 소자가 온 상태가 되어 데이터 전압이 기입되고, 다른 기간에서는 능동 소자가 오프 상태로 되어 전압이 보지되는 방식이다. 이 방식에서 사용하는 능동 소자에는 3단자형과 2단자형이 있다. 3단자형의 능동 소자에는, 예를 들면 TFT(Thin Film Transistor: 박막 트랜지스터)가 있다. 2단자형의 능동 소자에는, 예를 들면 TFD(Thin Film Diode: 박막 다이오드)가 있다.

액정 패널(52)로서, TFT 소자를 능동 소자(스위칭 소자)로서 이용한 액티브 매트릭스의 액정 패널을 채용하는 것이라고 하면, 액정 패널(52)의 내부에는, 제 1 기판(56)의 돌출부의 길이 방향에 대해서 직교하는 방향으로 연장하는 복수의 직선 형상의 데이터선(60) 및 데이터선(60)에 직교해서 배치된 복수의 직선 형상의 주사선(61)이 마련된다. 데이터선(60) 및 주사선(61)은 절연층을 사이에 유지한 상태로 제 1 기판(56) 위에 마련되어 있다. 제 1 기판(56)의 돌출부 위에는 입력측의 배선(44) 및 출력측의 배선(45)이 포토 에칭 처리에 의해서 형성되어 있다. 출력측의 배선(45)의 중앙 영역의 것은 데이터선(60)에 연결되어 있다. 출력측의 배선(45)의 좌우 양단 영역의 것은 주사선(61)에 연결되어 있다.

데이터선(60)과 주사선(61)의 각 교차부의 근방에 TFT 소자가 마련된다. 데이터선(60)은 예를 들면 TFT 소자의 소스에 연결되고, 주사선(61)은 TFT 소자의 게이트에 연결되어 있다. 데이터선(60)과 주사선(61)에 의해서 둘러싸인 미소 영역 내에 ITO(Indium Tin Oxide: 인듐ㆍ주석 산화물), IZO(Indium Zinc Oxide: 인듐 아연 산화물) 등이라고 하는 투광성의 금속 산화막에 의해서 도트 형상 즉 섬 형상의 화소 전극이 형성된다. 이 화소 전극은 TFT 소자의 드레인에 연결되어 있다. 제 1 기판(56)에 대향하는 제 3 기판(57)의 액정측 표면에는 면형상의 전극인 공통 전극이 마련된다. 액정 패널(52)을 평면적으로 본 경우에 도트 형상의 화소 전극과 면형상의 공통 전극이 서로 겹치는 미소 영역이 도트 매트릭스 형상으로 복수개 형성된다. 이러한 미소 영역이 화소를 형성하는 영역이다.

제 2 기판인 FPC 기판(54)에는, 편면 실장 상태로 회로 부품 및 배선이 형성되어 있다. 구체적으로는, 도시된 뒤쪽의 편면에 복수의 배선(46)이 형성되고, 또한 동일한 뒤쪽 면에 회로 부품(도시하지 않음)이 실장되어 있다. 회로 부품으로서는, 저항, 콘덴서, 코일, IC 등이 이용된다. 제 1 기판(56) 위의 입력 측의 배 선(44)은, FPC 기판(54)이 제 1 기판(56)의 가장자리에 접속되었을 때에, FPC 기판(54) 측의 배선(46)에 도전 접속한다.

본 실시형태의 구동용 IC(53)는 도 1 및 도 2에 나타낸 IC칩(1)에 의해서 형성되어 있다. 그리고, 구동용 IC(53), 비도전성막(19), 및 제 1 기판(56)에 의해서 구성되는 반도체 실장 구조에 있어서의 배선의 접속 상태는 도 10에 나타낸 상태로 된다. 도 10에 있어서 괄호로 표시한 부호는 도 13에서의 대응 부품을 나타내고 있다. 도 10에 나타내는 바와 같이, FPC 기판(54) 상의 2번 배선 및 4번 배선을, 각각, 구동용 IC(53)의 2번 단자 및 4번 단자에 접속하고, 그들 2번 단자와 4번 단자를 구동용 IC(53)의 능동면(3) 위에서 재배선(11)에 의해서 접속하고 있다. 이 결과, FPC 기판(54)이 1층의 편면 실장의 배선 형태이더라도, 2번 배선과 4번 배선을 재배선(11)을 사용하여 실질적으로 크로스 배선할 수 있다. 이렇게 하여, 비용 상승을 초래하지 않고 FPC 기판(54)의 배선 설계의 설계 자유도를 높일 수 있다.

또한, 실시형태에서는, 구동용 IC(53)의 입력측의 2번 단자와 4번 단자를 재배선(11)에 의해서 연결하는 것으로 했지만, 재배선(11)에 의해서 연결하는 단자는 2번 단자와 4번 단자에 한정되지 않는다. 또한, 필요에 따라서, 재배선(11)에 의해서 연결하는 단자의 수를 3개 이상으로 해도 좋다.

또한, 구동용 IC(53)를 도 8에 나타내는 IC칩(21)에 의해서 형성해도 좋다. 즉, 필요에 따라서, 입력측 단자(6a)와 출력측 단자(6b)를 재배선(31)에 의해서 연결해도 좋다. 예를 들면, 액정 패널(52)의 제 1 기판(56)의 일부에 액정층을 구동 제어하기 위한 회로 구성 외에 광센서나 온도 센서 등의 검출 회로를 마련한 경우, 상기 검출 회로와 중계 기판인 제 2 기판(54)의 배선(46)을 접속하는 방법으로서 입력측 단자(6a) 및 출력측 단자(6b) 및 이것에 연결되는 재배선(31)을 이용할 수 있다.

어쨌든, 인접하지 않는(서로 이웃하지 않는) 단자간을 연결하도록 재배선(11, 31)을 능동면 측에 마련하는 것이 효과적이다.

또한, 본 실시형태의 반도체 실장 구조가 적용 가능한 전기 광학 장치는, 액정 장치(51)로 한정되지 않는다. 예를 들면, 유기 EL(Electro Luminescence) 장치, 무기 EL 장치, 플라스마 디스플레이 장치(PDP: Plasma Display), 전기 영동 디스플레이(EPD: Electrophoretic Display), 필드에미션 디스플레이 장치(FED: Field Emission Display: 전계 방출 표시 장치)에도 적용할 수 있다. 본 반도체 실장 구조를 적용함으로써, 보다 단순한 구성으로 염가의 전기 광학 장치를 제공할 수 있다.

본 실시형태의 전기 광학 장치는 각종 전자기기의 구성요소로서 이용할 수 있다. 바람직하게는, 전자기기에 관한 화상을 표시하는 표시 장치로서 이용할 수 있다.

이러한 전자기기로서는, 예를 들면, 휴대 전화기, 휴대 정보 단말기(PDA: 퍼스널 디지털 어시스턴트), 퍼스널 컴퓨터, 액정 TV, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 카네비게이션 장치, 페이저, 전자 수첩, 계산기, 워드프로세서, 워크스테이션, 화상 전화 장치, POS 단말, 디지털 카메라, 전자 북, 등 이 있다.

도 14는 전자기기로서의 휴대 전화기를 나타내는 사시도이다. 도 14에 나타내는 바와 같이, 전자기기로서의 휴대 전화기(110)는 본체부(111)와, 이 본체부(111)에 대해서 개폐 가능하게 마련된 표시체부(112)를 가진다. 표시체부(112)에는 표시 장치(113) 및 수화부(114)가 마련된다. 전화 통신에 관한 각종 표시는 표시 장치(113)의 표시 화면(115)에 표시된다. 표시 장치(113)의 동작을 제어하기 위한 제어부는, 휴대 전화기의 전체의 제어를 맡는 제어부의 일부로서, 또는 그 제어부와는 별도로, 본체부(111) 또는 표시체부(112)의 내부에 저장된다. 본체부(111)에는 조작 버튼(116) 및 송화부(117)가 마련된다.

표시 장치(113)는, 예를 들면, 도 13에 나타낸 액정 장치(51)를 이용하여 구성한다. 이 액정 장치(51)에 의하면, 구동용 IC(53)의 기재 위에 재배선(11)을 형성하고, 이 재배선(11)에 의해서 구동용 IC(53)의 복수의 단자간을 연결하기로 했으므로, 구동용 IC(53)의 주변의 기판(54 및 56)을 1층의 편면 실장의 배선 형태로 한 경우이더라도, 배선 패턴의 설계 자유도를 높게 유지할 수 있고, 그러므로, 복잡한 회로 구성을 염가로 제조할 수 있다. 따라서, 그 액정 장치(51)를 이용한 휴대 전화기(110)는 복잡한 회로 구성에 의해서 고기능을 실현할 수 있음에도 불구하고, 높은 비용성을 가진다.

도 1은 반도체 장치로서의 IC칩을 나타내는 개략적인 사시도,

도 2는 IC칩의 능동면의 구성을 나타내는 개략적인 평면도,

도 3은 (a)~(c)는 단자의 형성 방법을 나타내는 개략도,

도 4는 (d)~(f)는 단자의 형성 방법을 나타내는 개략도,

도 5는 (g) 및 (h)는 단자의 형성 방법을 나타내는 개략도,

도 6은 (a) 및 (b)는 재배선의 형성 방법을 나타내는 개략도,

도 7은 반도체 장치의 단자(수지 코어 범프)와 기판의 단자와의 도전 접속 상태를 나타내는 도면,

도 8은 반도체 장치의 다른 실시 형태를 나타내는 평면도,

도 9는 반도체 실장 구조를 나타내는 분해 사시도,

도 10은 반도체 실장 구조를 나타내는 평면도,

도 11은 제 2 기판의 종래의 회로 구성을 나타내는 평면도,

도 12는 반도체 실장 구조의 다른 실시 형태를 나타내는 평면도,

도 13은 전기 광학 장치로서의 액정 장치를 나타내는 분해 사시도,

도 14는 전자기기로서의 휴대 전화기를 나타내는 사시도.

도면의 주요 부분에 대한 부호의 설명

1: 반도체 장치로서의 IC칩, 2: 기재, 3: 능동면(실장면), 4: 보호막으로서의 패시베이션막, 6a: 단자로서의 입력측 단자, 6b: 단자로서의 출력측 단자, 7a, 7b: 수지 돌기부, 8a, 8b: 도전막, 9: 개구, 11: 배선으로서의 재배선, 18: 기판, 19: 비도전성막(NCF), 20: 단자, 21: 반도체 장치로서의 IC칩, 23: 능동면(실장면), 24: 보호막으로서의 패시베이션막, 26a: 단자로서의 입력측 단자, 26b: 단자로서의 출력측 단자, 27a, 27b: 수지 돌기부, 28a, 28b: 도전막, 31: 배선으로서의 재배선, 41: 반도체 장치로서의 IC칩, 42: 제 1 기판, 43: 제 2 기판, 51: 전기 광학 장치로서의 액정 장치, 52: 전기 광학 패널로서의 액정 패널, 53: 반도체 장치로서의 구동용 IC, 54: 제 2 기판으로서의 FPC 기판, 56: 제 1 기판

Claims (13)

1. 내부 회로를 포함한 기재와, 상기 기재의 능동면 측에 돌출하여 마련된 수지 돌기부와, 상기 수지 돌기부 위에 마련된 섬 형상의 도전막을 포함해서 이루어지는 복수의 단자를 가지는 반도체 장치로서,

   상기 복수의 단자는 상기 내부 회로와 도통한 단자를 포함하고,

   상기 복수의 단자 중 적어도 2개의 단자를 전기적으로 접속하는 배선이 상기 능동면 측에 마련되어 있는 것

   을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 배선은 상기 복수의 단자 중 인접하지 않은 적어도 2개의 단자를 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 배선은 상기 복수의 단자 중 상기 내부 회로와 도통하고 있지 않은 단자끼리를 접속하고 있는 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서,

   상기 기재의 능동면에는 절연성의 보호막이 마련되고,

   상기 수지 돌기부는 상기 보호막 위에 마련되고,

   상기 도전막은 상기 보호막에 마련된 개구를 거쳐서 상기 내부 회로에 도통하고,

   상기 배선은 상기 보호막 위에 형성되어 있는 것

   을 특징으로 하는 반도체 장치.
5. 제 4 항에 있어서,

   상기 배선은 상기 도전막과 동일한 재료로 구성되고, 접속되는 상기 단자와 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
6. 제 5 항에 있어서,

   상기 배선의 막 두께는 상기 단자를 구성하는 상기 도전막의 막 두께보다 얇은 것을 특징으로 하는 반도체 장치.
7. 제 1 기판 위에 접착제에 의해서 반도체 장치가 실장된 반도체 실장 구조로서,

   상기 반도체 장치는,

   내부 회로를 포함한 기재와,

   상기 기재의 능동면 측에 돌출하여 마련된 수지 돌기부와,

   상기 수지 돌기부 위에 마련된 섬 형상의 도전막을 포함하여 이루어지고, 상기 내부 회로와 도통한 단자를 포함하는 복수의 단자와,

   상기 능동면 측에 마련되고, 상기 복수의 단자 중 적어도 2개의 단자를 접속하는 배선

   을 갖고,

   상기 제 1 기판의 복수의 접합 단자를 포함하는 제 1 접합 단자군과 상기 반도체 장치의 상기 복수의 단자가 접합되어 있는 것

   을 특징으로 하는 반도체 실장 구조.
8. 제 7 항에 있어서,

   상기 배선은 상기 복수의 단자 중 인접하지 않은 적어도 2개의 단자를 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 실장 구조.
9. 제 7 항 또는 제 8 항에 있어서,

   상기 배선은 상기 복수의 단자 중 상기 내부 회로와 도통하고 있지 않은 단자끼리를 접속하고 있는 것을 특징으로 하는 반도체 실장 구조.
10. 제 7 항에 있어서,

    상기 제 1 기판은 상기 제 1 접합 단자군에 전기적으로 접속된 제 2 접합 단자군을 더 구비하고,

    상기 제 2 접합 단자군에는 제 2 기판이 실장되어 있는 것

    을 특징으로 하는 반도체 실장 구조.
11. 제 7 항에 있어서,

    상기 제 1 기판의 상기 제 1 접합 단자군과 상기 반도체 장치의 상기 복수의 단자를 전기적으로 접합시키는 상기 접착제가 도전 입자를 포함하지 않는 비도전성막인 것을 특징으로 하는 반도체 실장 구조.
12. 전기 광학 물질이 지지된 제 1 기판과, 상기 전기 광학 물질을 구동 제어하기 위해서 상기 제 1 기판에 평면 실장된 반도체 장치를 구비하고,

    상기 반도체 장치는 청구항 1에 기재된 반도체 장치인 것

    을 특징으로 하는 전기 광학 장치.
13. 전기 광학 물질이 지지된 제 1 기판과, 상기 전기 광학 물질을 구동 제어하는 반도체 장치가 상기 제 1 기판 중 상기 전기 광학 물질이 지지된 영역 이외의 영역에 마련된 반도체 실장 구조를 갖고,

    상기 반도체 실장 구조는 청구항 7에 기재된 반도체 실장 구조인 것을 특징으로 하는 전기 광학 장치.

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