KR20090013347A - 박막 트랜지스터 및 이를 구비한 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판 상에 형성된 액티브층과 게이트 전극을 절연시키는 제1 게이트 절연막 및 제2 게이트 절연막을 포함하고, 제1 게이트 절연막의 두께(T1) 및 제2 게이트 절연막의 두께(T2)는 하기 조건을 만족한다.
200Å ≤ T1 ≤ 400Å, 및
200Å ≤ T2 ≤ 400Å
박막 트랜지스터, 비정질 실리콘, 폴리 실리콘, 결정화
Description
본 발명은 박막 트랜지스터 및 이를 구비한 표시 장치에 관한 것으로서, 보다 상세하게는 전기적 특성이 우수한 박막 트랜지스터 및 이를 구비한 표시 장치에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 중, 능동 구동형 유기 발광 표시 장치는 화상 표현의 기본 단위인 화소(pixel)를 매트릭스 방식으로 배열한다. 그리고, 각 화소마다 스위칭 소자로 박막 트랜지스터(TFT; Thin Film Transistor)를 배치하여 독립적으로 화소를 제어한다.
박막 트랜지스터는 비정질 실리콘(amorphous silicon)을 증착하고, 이를 고온에서 결정화한 폴리 실리콘(polycrystalline silicon)을 액티브층으로 사용한다. 이 폴리 실리콘 박막 트랜지스터의 특성에 영향을 미치는 대표적 요인으로는 비정질 실리콘의 결정화 공정, 폴리 실리콘막 위에 게이트 절연막을 증착하기 전에 이루어지는 열처리 공정 또는 게이트 절연막의 특성을 예로 들 수 있다.
전술한 요인들에 따라 폴리 실리콘막의 표면 또는 계면 특성과 관련된 결함 들, 예를 들어 어긋나기(dislocation), 이중 경계면(twin boundary), 결정입자의 경계면(grain boundary), 댕글링 본드(dangling bond) 등의 결함들이 발생할 수 있다. 더욱이, 이 결함들은 박막 트랜지스터의 전기적 특성에 영향을 미칠 수 있다.
게이트 절연막의 두께를 최적화하여 전기적 특성이 향상된 박막 트랜지스터 및 이를 구비한 표시 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판 상에 형성된 액티브층과 게이트 전극을 절연시키는 제1 게이트 절연막 및 제2 게이트 절연막을 포함하고, 제1 게이트 절연막의 두께(T1) 및 제2 게이트 절연막의 두께(T2)는 하기 조건을 만족한다.
200Å ≤ T1 ≤ 400Å, 및
200Å ≤ T2 ≤ 400Å
여기서, 제1 게이트 절연막의 두께와 제2 게이트 절연막의 두께의 합이 600Å 일 수 있다.
상기 제2 게이트 절연막의 두께가 제1 게이트 절연막의 두께보다 클 수 있다. 예를 들어, 제1 게이트 절연막의 두께가 200Å이고, 제2 게이트 절연막의 두께가 400Å 일 수 있다.
또한, 제1 게이트 절연막은 산화물을 포함하고, 제2 게이트 절연막은 질화물을 포함할 수 있다.
상기 액티브층은 폴리 실리콘막으로 이루어지며, 폴리 실리콘막은 비정질 실 리콘막을 고상 결정화 방법에 의해 결정화하여 형성할 수 있다. 또한, 액티브층은 평균 크기가 10㎛ 이상인 폴리 실리콘 결정립을 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판과 액티브층 사이에 형성된 버퍼층을 더 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치는, 전술한 박막 트랜지스터를 포함할 수 있다. 여기서, 박막 트랜지스터와 전기적으로 연결되며 제1 전극, 유기 발광층 및 제2 전극이 적층된 유기 발광 소자를 포함할 수 있다.
본 발명에 따른 박막 트랜지스터는 복층 구조로 게이트 절연막을 형성하고, 이 게이트 절연막들의 두께를 최적화하여 열처리 공정 시, 상측의 게이트 절연막에 포함된 수소들이 하측의 게이트 절연막을 통과할 수 있다. 이 수소들은 게이트 절연막 하부의 폴리 실리콘막 내의 댕글링 본드를 이루는 전자들과 결합함으로써 폴리 실리콘 결정의 결함을 최소화할 수 있다.
이와 같이, 폴리 실리콘 결정의 결함이 최소화되면 균일한 크기의 결정립을 갖는 폴리 실리콘막을 제조할 수 있으며 이에 따라 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위해서는 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
또한, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직적접으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하는 공정 순서를 나타낸다.
도 1a을 참조하면, 기판(110) 상에 버퍼층(120)을 형성하고 버퍼층(120) 위에 비정질 실리콘막(131)을 형성한다. 이어서 400℃ 내지 550℃의 온도에서 비정질 실리콘막(131)에 대한 탈수소 공정을 수행한다.
기판(110)은 절연 재질 또는 금속 재질로 이루어질 수 있다. 절연 재질로 유리 또는 플라스틱을 사용할 수 있으며, 금속 재질로는 스테인레스 스틸(SUS; stainless using steel)을 사용할 수 있다.
버퍼층(120)은 이후 비정질 실리콘막(131)의 결정화 공정 시, 기판(110) 표면에 존재하는 불순물들이 비정질 실리콘막(131)으로 확산되는 것을 방지한다. 버퍼층(120)은 일례로 실리콘 질화물(SiN)층 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)이 적층된 층으로 이루어질 수 있다.
비정질 실리콘막(131)을 형성하고 결정화하기 전에 탈수소 공정을 진행하면, 비정질 실리콘막(131)에 포함된 수소를 미리 제거할 수 있다. 이에 따라 결정화 공정 동안 수소가 떨어져 나가 발생되는 결함들을 미리 방지할 수 있다.
도 1b를 참조하면, 결정화 공정에 의해 비정질 실리콘막(131)을 결정화하여 폴리 실리콘막(132)을 제조한다. 이때, 결정화 공정은 고상 결정화(SPC; Solid Phase Crystallization) 방법으로 수행할 수 있다.
고상 결정화 방법은 비정질 실리콘을 증착한 후, 고온의 로(furnace)에서 비정질 실리콘을 정해진 시간 동안 열처리하여 폴리 실리콘을 얻는 방법이다. 예를 들어, 고상 결정화 장치를 이용하여 단시간 내에 온도를 상승 및 하강시키면서 비정질 실리콘을 열처리하면, 기판의 변형을 야기하지 않으면서 결정화 특성이 우수한 폴리 실리콘을 제조할 수 있다.
전술한 바와 같이, 비정질 실리콘막(131)을 결정화하여 폴리 실리콘막(132)을 형성할 수 있다.
도 1c 를 참조하면, 마스크 공정 및 식각 공정에 의해 폴리 실리콘막(132)을 패터닝하여 액티브층(130)을 형성한다.
도 1d를 참조하면, 액티브층(130)을 덮도록 기판(110)의 전면 위에 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 순차적으로 형성한다. 여기서 게이트 절연막(140)의 총 두께는 600Å이하이다. 예를 들어, 제1 게이트 절연막(141)의 두께는 200~400Å 이고, 제2 게이트 절연막(142)의 두께는 200~400Å일 수 있다.
또한, 제1 게이트 절연막(141)은 실리콘 산화물, 예를 들어, 테트라 에톡시 실란(TEOS; Tetra Ethoxy Silane)로 형성한다. 제2 게이트 절연막(142)은 실리콘 질화물, 예를 들어 SiNx로 형성한다. 이때 제2 게이트 절연막(142)의 두께가 제1 게이트 절연막(141)의 두께보다 클 수 있다.
일반적으로, 실리콘을 포함하는 액티브층 위에 게이트 절연막을 형성하는 공정 즉, TEOS 및 SiNx 등을 키우는 산화공정에서 게이트 절연막에 포함된 산소들이 액티브층 표면의 실리콘 원자들 사이의 결합을 끊고 그 자리를 차지한다. 이에 따라 실리콘 원자들의 최외각 전자들 중에서 산소 원자의 전자와 결합하지 못하는 전자들이 생긴다. 이 전자들은 댕글링 본드(dangling bond)를 형성할 수 있다. 댕글링 본드들은 문턱 전압을 높이고, 전하 이동도를 저하시키는 등 박막 트랜지스터의 특성에 영향을 미친다.
전술한 현상을 최소화하기 위해서 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 형성한 후에는 열처리(annealing) 공정이 진행된다. 열처리 공정은 수소 분위기에서 이루어지며, 수소 원자들이 댕글링 본드와 결합한다.
이때, 제2 게이트 절연막(142)으로 SiNx를 사용하고, 제1 게이트 절연막(141)으로 TEOS를 사용하는 경우, 제2 게이트 절연막(142)의 두께는 제1 게이트 절연막(141)의 두께보다 클 수 있다. 이에 따라 제2 게이트 절연막(142)에 포함된 수소 원자가 증가되고, 반면에 제1 게이트 절연막(141)의 두께는 얇아진다. 따라서, 제2 게이트 절연막(142)에 포함된 수소 원자는 제1 게이트 절연막(141)을 통과하여 액티브층(130)을 이루는 폴리 실리콘막으로 용이하게 이동할 수 있다.
폴리 실리콘막으로 이동된 수소 원자는 댕글링 본드를 형성하고 있는 전자들과 결합함으로써 폴리 실리콘막 내에 댕글링 본드와 같은 결함을 최소화할 수 있다.
전술한 바와 같이, 실리콘 결정립 내의 결함을 최소화하면 균일한 크기를 갖는 실리콘 결정립을 형성할 수 있을 뿐만 아니라, 일반적인 결정립보다 큰 실리콘 결정립을 형성할 수 있다. 예를 들어, 폴리 실리콘막의 평균 결정립 크기는 10㎛ 이상 일 수 있다.
또한, 제1 게이트 절연막(141)의 수소가 폴리 실리콘막으로 이동하도록 유도함으로써 본 실시예에서는 열처리 공정이 진행되는 챔버 내의 수소 압력이 일반적으로 알려진 방법보다 낮을 수 있다.
도 1e를 참조하면, 제2 게이트 절연막(142) 위로 액티브층(130)의 중앙 부분에 대응하여 게이트 전극(150)을 형성한다. 게이트 전극(150)은 금속층, 일례로 MoW막, Al막, Cr막 및 Al/Cr막 중 선택된 어느 하나로 이루어질 수 있다.
이어서 마스크 공정 및 이온 주입 공정에 의해 액티브층(130)으로 P형 또는 N형 불순물을 도핑하여 액티브층(130) 양측 가장자리에 소스 영역(135) 및 드레인 영역(136)을 형성한다. 이때, 소스 영역(135) 및 드레인 영역(136) 사이의 영역, 즉 중앙 부분은 채널 영역(137)으로 작용한다.
도 1f를 참조하면, 게이트 전극(150)을 덮도록 기판(110)의 전면 위에 층간 절연막(160)을 형성한다.
도 1g를 참조하면, 마스크 공정 및 식각 공정에 의해 층간 절연막(160)과 게이트 절연막(140)을 패터닝하여 제1 컨택홀(1411), 제2 컨택홀(1421) 및 제3 컨택홀(1601)을 형성한다. 이로써, 소스 영역(135) 및 드레인 영역(136)이 컨택홀들(1411, 1421, 1601)을 통해 노출된다.
다음으로, 도 1h를 참조하면, 층간 절연막(160) 위로 제1 컨택홀(1411), 제2 컨택홀(1421) 및 제3 컨택홀(1601)을 통하여 소스 영역(135) 및 드레인 영역(136)과 전기적으로 연결되는 소스 전극(171) 및 드레인 전극(172)을 형성한다. 소스 전극(171) 및 드레인 전극(172)은 금속층, 예를 들어 Ti/Al 막 또는 Ti/Al/Ti막으로 이루어질 수 있다.
이로써, 박막 트랜지스터(T)를 제조할 수 있다.
본 발명의 실시예에서는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 두께를 변화시켜 결정화 특성이 우수한 폴리 실리콘막(132)을 형성하였다.
이하, 본 실시예에서는 보다 구체적인 실험예 및 비교예를 통해 본 실시예의 효과를 더욱 상세하게 설명한다. 그러나 본 발명이 하기 실험예에 한정되는 것은 아니며 첨부된 특허청구범위 내에서 다양한 형태의 실험예들이 구현될 수 있다. 단지, 다음의 실험예는 본 발명의 개시가 완전하도록 함과 동시에 당업계에서 통상의 지식을 가진 자에게 발명의 실시를 용이하게 하고자 하는 것이다.
표 1을 참조하면, 본 실험예에서는 게이트 절연막(140)의 총 두께를 600Å으로 고정하고, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 두께를 하기 표 1과 같이 변화시켰다. 여기서, 제1 게이트 절연막(141)으로 SiNx를 사용하고, 제2 게이트 절연막(142)으로 TEOS를 사용하였다. 이에 비해, 비교에에서는 게이트 절연막의 총 두께를 600Å 이상으로 하였다. 여기서, 제1 게이트 절연막으로 SiNx를 사용하고, 제2 게이트 절연막으로 TEOS를 사용하였다.
| 제1 게이트 절연막(SiNx)의 두께 | 제2 게이트 절연막(TEOS)의 두께 | |
| 실험예 1 | 200 Å | 400 Å |
| 실험예 2 | 300 Å | 300 Å |
| 실험예 3 | 400 Å | 200 Å |
| 비교예 1 | 400 Å | 400 Å |
| 비교예 2 | 400 Å | 600 Å |
표 1에 도시한 바와 같이, 제1 게이트 절연막 및 제2 게이트 절연막을 구비한 박막 트랜지스터(T)들을 제조한 후, 채널 영역의 선폭과 길이가 각각 10㎛인 박막 트랜지스터(T)의 전기적 특성을 측정하였다. 구체적으로, 문턱 전압(Vth), 전하 이동도(Mobility), 온 전류(Ion) 및 S-팩터(S-factor; 문턱 전압보다 낮게 인가되는 게이트 전압에 의해 흐르는 드레인 전류(subthreshold current)인 누설(leakage) 전류의 특성을 나타내는 파라미터)를 측정하였다. 측정한 결과는 하기 표 2와 같다.
| Vth(V) | Mobility(㎠/Vs) | Ion(A/㎛) | S-factor(v/dec) | |
| 실험예 1 | -6.15 | 11.75 | -0.20 x 10-13 | 1.04 |
| 실험예 2 | -5.29 | 13.38 | -0.37 x 10-13 | 0.97 |
| 실험예 3 | -4.63 | 16.89 | -0.68 x 10-13 | 0.9 |
| 비교예 1 | -6.94 | 5.80 | -0.04 x 10-13 | 1.02 |
| 비교예 2 | -7.83 | 3.39 | -0.02 x 10-13 | 1.14 |
표 2를 참조하면, 실험예 1~3의 경우 박막 트랜지스터(T)는 비교적 우수한 전기적 특성을 가졌다. 더욱이, 제2 게이트 절연막(142)의 두께가 제1 게이트 절연막(141)의 두께보다 클수록(실험예 1 및 실험예 3 참조) 박막 트랜지스터(T)의 전기적 특성이 보다 우수한 것을 알 수 있었다. 즉, 실험예 3은 문턱 전압이 가장 낮으며 이에 따라 S-팩터도 가장 낮았고, 전하 이동도는 가장 좋았다.
이에 비해, 비교예 1 및 2의 경우 박막 트랜지스터의 전기적 특성이 실험예에 비해 저하된 것을 알 수 있었다. 즉, 비교에 1 및 2는 실험예 1~3에 비해 문턱 전압이 높고, 전하 이동도는 현저히 낮았다.
다음으로, 전술한 박막 트랜지스터(T)를 구비한 표시 장치를 설명한다. 본 실시예에서는 표시 장치의 일례로 유기 발광 표시 장치(100)에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(100)의 단면을 개략적으로 나타낸다. 도 2에서는 도 1에서와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고 이에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 도 1의 박막 트랜지스터(T)가 형성된 기판(110) 위로 평탄화막(180)을 사이에 두고 박막 트랜지스터(T)의 일부와 전기적으로 연결되는 유기 발광 소자(L)를 포함한다. 이 유기 발광 소자(L)와 박막 트랜지스터(T)는 기본 화소를 구성한다.
박막 트랜지스터(T)를 덮으면서 층간 절연막(160) 위에는 평탄화막(180)이 형성된다. 평탄화막(180) 위에는 제1 화소 전극(310), 유기 발광층(320) 및 제2 화소 전극(330)이 순차적으로 형성되어 유기 발광 소자(L)를 구성한다.
여기서, 제1 화소 전극(310)은 평탄화막(180)에 구비된 비아홀(1801)을 통해 박막 트랜지스터(T)의 드레인 전극(172)과 전기적으로 연결된다. 제1 화소 전극(310)은 화소 정의막(340)에 의해 인접 화소의 제1 화소 전극(미도시)과 전기적으로 분리되며, 화소 정의막(340)은 구비된 개구부(3401)를 통하여 유기 발광층(320)과 접촉한다.
도 2에 도시한 바와 같이, 제2 화소 전극(330)은 기판(110)의 전면 위에 형성되고, 복수의 화소들에 공통적으로 음극 전압을 제공한다. 일례로, 제1 화소 전극(310)은 정공을 주입하는 기능을 수행하고 제2 화소 전극(330)은 전자를 주입하는 기능을 수행한다.
제1 화소 전극(310)은 인듐 틴 옥사이드(ITO; Indium Tin Oxide) 또는 인듐 징크 옥사이드(IZO; Indium Zinc Oxide)로 이루어지는 제1 투명 전극으로 이루어질 수 있다. 또한, 제1 화소 전극(310)은 유기 발광 소자(L)의 발광 방향에 따라 제1 투명 전극 위에 도전성 반사막과 제2 투명 전극을 더 포함할 수 있다. 반사막은 유기 발광층(320)에서 발생되는 빛을 반사하여 발광 효율을 높이면서 전기 전도도(electrical conductivity)를 개선한다. 일례로 알루미늄(Al), 알루미늄-합금(Al-alloy), 은(Ag), 은-합금(Ag-alloy), 금(Au) 또는 금-합금(Au-alloy)으로 이루어질 수 있다. 제2 투명 전극은 반사막의 산화를 억제하면서 유기 발광층(320)과 반사막 사이의 일함수 관계를 개선한다. 제2 투명 전극은 제1 투명 전극과 마찬가지로 ITO 또는 IZO로 이루어질 수 있다.
유기 발광층(320)은 실제 발광이 이루어지는 발광층과 발광층의 상하부에 위치하여 정공이나 전자 등의 캐리어를 발광층까지 효율적으로 전달시켜 주기 위한 유기층(미도시)을 더 포함할 수 있다. 일례로, 유기층은 발광층과 제1 화소 전극(310) 사이에 형성되는 정공 주입층 및 정공 전달층과, 발광층과 제2 화소 전극(330) 사이에 형성되는 전자 전달층 및 전자 주입층 중 적어도 하나 이상을 포함할 수 있다.
제2 화소 전극(330)은 유기 발광 소자(L)의 발광 방향에 따라 투명 도전막 또는 불투명 도전막으로 이루어질 수 있다. 투명 도전막의 경우 제1 화소 전극(310)의 두께는 100Å 내지 180Å일 수 있다. 일례로, 투명 도전막은 IZO, ITO 또는 MgAg로 이루어질 수 있고, 불투명 도전막은 Al으로 이루어질 수 있다.
본 실시예에서는 도 2의 박막 트랜지스터(T)가 유기 발광 표시 장치(100)의 구동 소자로 적용된 경우에 대해서만 설명하였으나, 액정 표시 장치 등의 다른 표시 장치의 구동 소자로도 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과정을 나타낸 순서도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터를 구비한 유기 발광 표시 장치를 나타낸 단면도이다.
<도면의 주요 부분에 대한 참조 부호의 설명>
110; 기판 120; 버퍼층 130; 액티브층
141; 제1 게이트 절연막 142; 제2 게이트 절연막
150; 게이트 전극 160; 층간 절연막
171; 소스 전극 172; 드레인 전극
Claims (10)
- 기판 상에 형성된 액티브층과 게이트 전극을 절연시키는 제1 게이트 절연막 및 제2 게이트 절연막을 포함하고,상기 제1 게이트 절연막의 두께(T1) 및 상기 제2 게이트 절연막의 두께(T2)는 하기 조건을 만족하는 박막 트랜지스터.200Å ≤ T1 ≤ 400Å, 및200Å ≤ T2 ≤ 400Å
- 제1항에 있어서,상기 제1 게이트 절연막의 두께와 상기 제2 게이트 절연막의 두께의 합이 600Å 인 박막 트랜지스터.
- 제1항에 있어서,상기 제2 게이트 절연막의 두께가 상기 제1 게이트 절연막의 두께보다 큰 박막 트랜지스터.
- 제1항에 있어서,상기 제1 게이트 절연막의 두께가 200Å이고, 상기 제2 게이트 절연막의 두 께가 400Å 인 박막 트랜지스터.
- 제1항에 있어서,상기 제1 게이트 절연막은 산화물을 포함하고, 상기 제2 게이트 절연막은 질화물을 포함하는 박막 트랜지스터.
- 제1항에 있어서,상기 액티브층은 폴리 실리콘막으로 이루어지며, 상기 폴리 실리콘막은 비정질 실리콘막을 고상 결정화 방법에 의해 결정화한 박막 트랜지스터.
- 제1항에 있어서,상기 액티브층은 평균 크기가 10㎛ 이상인 실리콘 결정립을 갖는 박막 트랜지스터.
- 제1항에 있어서,상기 기판과 상기 액티브층 사이에 형성된 버퍼층을 더 포함하는 박막 트랜지스터.
- 제1항 내지 제8항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는 표시 장치.
- 제9항에 있어서,상기 박막 트랜지스터와 전기적으로 연결되고,제1 전극, 유기 발광층 및 제2 전극이 적층된 유기 발광 소자를 포함하는 표시 장치.
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