KR101353537B1 - 박막 트랜지스터의 제조방법 및 이 방법에 의해 제조된박막 트랜지스터를 구비한 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 비정질 실리콘막을 형성하는 단계, 진공 분위기에서 비정질 실리콘막을 결정화하여 폴리 실리콘막을 형성하고, 기판 상에 제1 게이트 절연막을 연속적으로 형성하는 단계, 폴리 실리콘막 및 제1 게이트 절연막을 패터닝하는 단계, 기판 상에 제2 게이트 절연막을 형성하는 단계, 제2 게이트 절연막 상에 게이트 전극, 층간 절연막 및 소스/드레인 전극을 형성하는 단계를 포함한다.
박막 트랜지스터, 비정질 실리콘, 폴리 실리콘, 결정화
Description
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 과자정을 나타낸 순서도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터를 구비한 유기 발광 표시 장치를 나타낸 단면도이다.
<도면의 주요 부분에 대한 참조 부호의 설명>
110; 기판 120; 버퍼층 130; 액티브층
141; 제1 게이트 절연막 142; 제2 게이트 절연막
150; 게이트 전극 160; 층간 절연막
171; 소스 전극 172; 드레인 전극
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 전기적 특성이 우수한 박막 트랜지스터의 제조방법에 관한 것이다.
유기 발광 표시 장치(OLED; Organic Light Emitting diode Display) 중, 능동 구동형 유기 발광 표시 장치는 화상 표현의 기본 단위인 화소(pixel)를 매트릭스 방식으로 배열한다. 그리고, 각 화소마다 스위칭 소자로 박막 트랜지스터(TFT; Thin Film Transistor)를 배치하여 독립적으로 화소를 제어한다.
박막 트랜지스터는 비정질 실리콘(amorphous silicon)을 증착하고, 이를 고온에서 결정화한 폴리 실리콘(polycrystalline silicon)을 액티브층으로 사용한다. 폴리 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자나 전공의 이동도가 높다.
비정질 실리콘을 결정화하는 방법은 RTA(Rapid thermal Annealing)법, SPC(Solid Phase Crystallization)법, ELA(Excimer Laser Crystallization)법, MIC(metal Induced Crystallization)법 등이 있다.
ELA법은 308nm의 파장(λ)을 방출하는 XeCl 가스 등을 이용하여 UV 영역의 빛을 30 내지 200 나노초 동안 비정질 실리콘막에 조사하여 결정화하는 것이다. 빛의 대부분은 비정질 실리콘막의 50 내지 100Å의 표면에서 흡수되고, 흡수된 빛이 열을 발생시켜 비정질 실리콘을 용융 및 응고시켜 결정화시킨다. 이러한 과정은 질소 등의 불활성 가스 분위기에서 이루어진다.
결정화가 완료되면 폴리 실리콘막이 형성된 기판 전면에 절연막을 형성한다. 이때 폴리 실리콘막은 표면이 공기 중에 노출되므로, 표면이 산화되거나 오염되기 쉽다. 따라서 폴리 실리콘막과 절연막의 계면에 댕글링 본드(dangling bond)와 같은 결함이 발생할 수 있다. 더욱이, 이 결함들은 박막 트랜지스터의 전기적 특성 에 영향을 미칠 수 있다.
폴리 실리콘막과 절연막과의 계면 특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 비정질 실리콘막을 형성하는 단계, 진공 분위기에서 비정질 실리콘막을 결정화하여 폴리 실리콘막을 형성하고, 기판 상에 제1 게이트 절연막을 연속적으로 형성하는 단계, 폴리 실리콘막 및 제1 게이트 절연막을 패터닝하는 단계, 기판 상에 제2 게이트 절연막을 형성하는 단계, 제2 게이트 절연막 상에 게이트 전극, 층간 절연막 및 소스/드레인 전극을 형성하는 단계를 포함한다.
상기 폴리 실리콘막이 형성된 기판을 챔버 내에서 공기 중에 노출시키지 않고 그 위에 제1 게이트 절연막을 형성할 수 있다.
여기서, 챔버는 비정질 실리콘막의 결정화를 위한 제1 챔버, 제1 게이트 절연막을 형성하기 위한 제2 챔버 및 제1 챔버와 제2 챔버를 연결하는 로드락 챔버(load-lock chamber)를 포함하고, 비정질 실리콘막이 형성된 기판이 제1 챔버, 로드락 챔버 및 제2 챔버를 연속적으로 통과하면서 폴리 실리콘막 및 제1 게이트 절연막이 형성될 수 있다.
또한, 실란 가스 분위기에서 비정질 실리콘막을 결정화하고, 제1 게이트 절연막을 형성할 수 있다.
상기 비정질 실리콘막을 ELA(Excimer Laser Crystallization) 법으로 결정화시켜 폴리 실리콘막을 형성할 수 있다. 제1 게이트 절연막을 화학적 기상 증착(CVD; Chemical Vapor Deposition) 법으로 형성할 수 있다.
상기 제1 게이트 절연막 및 제2 게이트 절연막을 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다.
한편, 본 발명의 일 실시예에 표시 장치는 전술한 방법에 의해 제조된 박막 트랜지스터를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위해서는 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
또한, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직적접으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 박막 트랜지스터를 제조하는 공정 순서를 나타낸다.
도 1a을 참조하면, 기판(110) 상에 버퍼층(120)을 형성하고 버퍼층(120) 위에 비정질 실리콘막(131)을 형성한다. 이어서 400℃ 내지 550℃의 온도에서 비정질 실리콘막(131)에 대한 탈수소 공정을 수행한다.
기판(110)은 절연 재질 또는 금속 재질로 이루어질 수 있다. 절연 재질로 유리 또는 플라스틱을 사용할 수 있으며, 금속 재질로는 스테인레스 스틸(SUS; stainless using steel)을 사용할 수 있다.
버퍼층(120)은 이후 비정질 실리콘막(131)의 결정화 공정 시, 기판(110) 표면에 존재하는 불순물들이 비정질 실리콘막(131)으로 확산되는 것을 방지한다. 버퍼층(120)은 일례로 실리콘 질화물(SiN)층 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)이 적층된 층으로 이루어질 수 있다.
비정질 실리콘막(131)을 형성하고 결정화하기 전에 탈수소 공정을 진행하면, 비정질 실리콘막(131)에 포함된 수소를 미리 제거할 수 있다. 이에 따라 결정화 공정 동안 수소가 떨어져 나가 발생되는 결함들을 미리 방지할 수 있다.
도 1b를 참조하면, 결정화 공정에 의해 비정질 실리콘막(131)을 결정화하여 폴리 실리콘막(132)을 형성하고, 연속해서 폴리 실리콘막(132) 위에 제1 게이트 절연막(141)을 형성한다.
여기서, 폴리 실리콘막(132)은 비정질 실리콘막(131)을 ELA 법으로 결정화하여 형성할 수 있다. 일반적으로, ELA 법으로 비정질 실리콘을 결정화할 때에는 EAL 챔버 내부에 질소 가스를 주입하여 질소 분위기에서 결정화 공정을 수행한다. 본 실시예에서는 ELA 챔버 내부를 배기하여 0.1~1 Torr로 감압한 후, 챔버 내부에 실란(SiH4) 가스를 주입한다. 즉, 실란 가스 분위기에서 비정질 실리콘막(131)을 결정화한다.
ELA 챔버 내부를 저진공 상태로 만들면 폴리 실리콘막의 산화를 억제할 수 있다. 더욱이, 실란 가스는 결정화 공정에 이어 연속적으로 진행될 제1 게이트 절연막 형성시, 원료 가스이며 실리콘 유사 가스이므로 폴리 실리콘막 표면을 안정화시키는데 유리하다.
본 실시예에서는 실란 가스 분위기에서 폴리 실리콘막(132)을 형성하는 것을 예로 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. ELA 챔버를 감압한 상태에서 실리콘과 쉽게 반응하지 않는 가스, 예를 들어, 불활성 가스 등을 사용할 수도 있다.
이어서, 폴리 실리콘막(132)이 형성된 기판(110) 위에 제1 게이트 절연막(141)을 형성한다. 제1 게이트 절연막(141)은 화학적 기상 증착(CVD; Chemical Vapor Deposition)법을 이용하여 형성할 수 있다. 제1 게이트 절연막(141)은 CVD 챔버 내부에 실란 가스와 산소 가스의 혼합 가스를 주입하여 실리콘 산화막을 형성하거나 실란 가스와 질소 가스의 혼합 가스는 주입하여 실리콘 질화막을 형성할 수 있다.
이때, 폴리 실리콘막(132)이 형성된 기판(110)을 공기 중에 노출시키지 않은 채로 그 위에 제1 게이트 절연막(141)을 형성한다. 즉, 결정화 공정과 제1 게이트 절연막(141) 형성 공정을 연속적으로 진행할 수 있다. 예를 들어, ELA 챔버와 CVD 챔버 사이에 로드락 챔버(load-lock chamber)를 두어 이들을 서로 연결할 수 있다. ELA 챔버에서 폴리 실리콘막(132)이 형성된 기판(110)을 로드락 챔버를 통과시켜 CVD 챔버로 이송시킨다. 로드락 챔버 내부도 기설정된 압력으로 감압된 상태이므로, 폴리 실리콘막(132)이 공기 중에 노출되지 않는다.
따라서 폴리 실리콘막(132) 표면이 산화되거나 폴리 실리콘막(132) 표면에 불순물이 흡착되는 것을 방지할 수 있다. 또한, 폴리 실리콘막(132) 표면이 산화되면서 발생하는 실리콘 원자 내의 불완전한 결합인 댕글링 본드(dangling bond)와 같은 결함을 최소화할 수 있다.
전술한 바와 같이, 폴리 실리콘막(132)과 제1 게이트 절연막(131) 사이의 계면 특성이 우수해지면 누설 전류 감소, 전하 이동도의 증가 등의 전기적 특성이 개선된 박막 트랜지스터를 제조할 수 있다. 또한, 산화물 또는 오염 물질 등의 제거를 위한 세정 공정들을 생략할 수 있어 제조 공정을 단축할 수 있다.
도 1c 를 참조하면, 마스크 공정 및 식각 공정에 의해 폴리 실리콘막(132)과 제1 게이트 절연막(141)을 패터닝하여 액티브층(130)과 제1 게이트 절연막 패턴(141)을 형성한다.
도 1d를 참조하면, 액티브층(130)과 제1 게이트 절연막 패턴(141)을 덮도록 기판(110)의 전면 위에 제2 게이트 절연막(142)을 형성한다. 여기서 게이트 절연막(141, 142)의 총 두께는 800Å 이상일 수 있다. 게이트 절연막이 너무 얇으면 절연층으로서 충분한 절연 내압 특성을 얻을 수 없어 누설 전류가 증가할 수 있다.
도 1e를 참조하면, 제2 게이트 절연막(142) 위로 액티브층(130)의 중앙 부분에 대응하여 게이트 전극(150)을 형성한다. 게이트 전극(150)은 금속층, 일례로 MoW막, Al막, Cr막 및 Al/Cr막 중 선택된 어느 하나로 이루어질 수 있다.
이어서 마스크 공정 및 이온 주입 공정에 의해 액티브층(130)으로 P형 또는 N형 불순물을 도핑하여 액티브층(130) 양측 가장자리에 소스 영역(135) 및 드레인 영역(136)을 형성한다. 이때, 소스 영역(135) 및 드레인 영역(136) 사이의 영역, 즉 중앙 부분은 채널 영역(137)으로 작용한다.
도 1f를 참조하면, 게이트 전극(150)을 덮도록 기판(110)의 전면 위에 층간 절연막(160)을 형성한다.
도 1g를 참조하면, 마스크 공정 및 식각 공정에 의해 층간 절연막(160)과 게이트 절연막(141, 142)을 패터닝하여 제1 컨택홀(1411), 제2 컨택홀(1421) 및 제3 컨택홀(1601)을 형성한다. 이로써, 소스 영역(135) 및 드레인 영역(136)이 컨택홀들(1411, 1421, 1601)을 통해 노출된다.
다음으로, 도 1h를 참조하면, 층간 절연막(160) 위로 제1 컨택홀(1411), 제2 컨택홀(1421) 및 제3 컨택홀(1601)을 통하여 소스 영역(135) 및 드레인 영역(136)과 전기적으로 연결되는 소스 전극(171) 및 드레인 전극(172)을 형성한다. 소스 전극(171) 및 드레인 전극(172)은 금속층, 예를 들어 Ti/Al 막 또는 Ti/Al/Ti막으로 이루어질 수 있다.
이로써, 박막 트랜지스터(T)를 제조할 수 있다.
다음으로, 전술한 박막 트랜지스터(T)를 구비한 표시 장치를 설명한다.
본 실시예에서는 표시 장치의 일례로 유기 발광 표시 장치(100)에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(100)의 단면을 개략적으로 나타낸다. 도 2에서는 도 1에서와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고 이에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 도 1의 박막 트랜지스터(T)가 형성된 기판(110) 위로 평탄화막(180)을 사이에 두고 박막 트랜지스터(T)의 일부와 전기적으로 연결되는 유기 발광 소자(L)를 포함한다. 이 유기 발광 소자(L)와 박막 트랜지스터(T)는 기본 화소를 구성한다.
박막 트랜지스터(T)를 덮으면서 층간 절연막(160) 위에는 평탄화막(180)이 형성된다. 평탄화막(180) 위에는 제1 화소 전극(310), 유기 발광층(320) 및 제2 화소 전극(330)이 순차적으로 형성되어 유기 발광 소자(L)를 구성한다.
여기서, 제1 화소 전극(310)은 평탄화막(180)에 구비된 비아홀(1801)을 통해 박막 트랜지스터(T)의 드레인 전극(172)과 전기적으로 연결된다. 제1 화소 전 극(310)은 화소 정의막(340)에 의해 인접 화소의 제1 화소 전극(미도시)과 전기적으로 분리되며, 화소 정의막(340)은 구비된 개구부(3401)를 통하여 유기 발광층(320)과 접촉한다.
도 2에 도시한 바와 같이, 제2 화소 전극(330)은 기판(110)의 전면 위에 형성되고, 복수의 화소들에 공통적으로 음극 전압을 제공한다. 일례로, 제1 화소 전극(310)은 정공을 주입하는 기능을 수행하고 제2 화소 전극(330)은 전자를 주입하는 기능을 수행한다.
제1 화소 전극(310)은 인듐 틴 옥사이드(ITO; Indium Tin Oxide) 또는 인듐 징크 옥사이드(IZO; Indium Zinc Oxide)로 이루어지는 제1 투명 전극으로 이루어질 수 있다. 또한, 제1 화소 전극(310)은 유기 발광 소자(L)의 발광 방향에 따라 제1 투명 전극 위에 도전성 반사막과 제2 투명 전극을 더 포함할 수 있다. 반사막은 유기 발광층(320)에서 발생되는 빛을 반사하여 발광 효율을 높이면서 전기 전도도(electrical conductivity)를 개선한다. 일례로 알루미늄(Al), 알루미늄-합금(Al-alloy), 은(Ag), 은-합금(Ag-alloy), 금(Au) 또는 금-합금(Au-alloy)으로 이루어질 수 있다. 제2 투명 전극은 반사막의 산화를 억제하면서 유기 발광층(320)과 반사막 사이의 일함수 관계를 개선한다. 제2 투명 전극은 제1 투명 전극과 마찬가지로 ITO 또는 IZO로 이루어질 수 있다.
유기 발광층(320)은 실제 발광이 이루어지는 발광층과 발광층의 상하부에 위치하여 정공이나 전자 등의 캐리어를 발광층까지 효율적으로 전달시켜 주기 위한 유기층(미도시)을 더 포함할 수 있다. 일례로, 유기층은 발광층과 제1 화소 전 극(310) 사이에 형성되는 정공 주입층 및 정공 전달층과, 발광층과 제2 화소 전극(330) 사이에 형성되는 전자 전달층 및 전자 주입층 중 적어도 하나 이상을 포함할 수 있다.
제2 화소 전극(330)은 유기 발광 소자(L)의 발광 방향에 따라 투명 도전막 또는 불투명 도전막으로 이루어질 수 있다. 투명 도전막의 경우 제1 화소 전극(310)의 두께는 100Å 내지 180Å일 수 있다. 일례로, 투명 도전막은 IZO, ITO 또는 MgAg로 이루어질 수 있고, 불투명 도전막은 Al으로 이루어질 수 있다.
본 실시예에서는 도 2의 박막 트랜지스터(T)가 유기 발광 표시 장치(100)의 구동 소자로 적용된 경우에 대해서만 설명하였으나, 액정 표시 장치 등의 다른 표시 장치의 구동 소자로도 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명의 실시예에 따르면 폴리 실리콘막이 형성된 기판을 공기 중에 노출시키지 않고 연속적으로 게이트 절연막을 형성함으로써 폴리 실리콘막 표면이 산화되거나 오염되는 것을 억제할 수 있다. 또한, 실란 가스 분위기에서 결정화 공정 및 게이트 절연막 형성 공정이 이루어져 폴리 실리콘막 표면을 안정화시키고 폴리 실리콘막 표면의 결함을 최소화할 수 있다.
따라서, 폴리 실리콘막과 게이트 절연막 사이의 계면 특성이 개선되므로 전기적 특성이 향상된 박막 트랜지스터를 제조할 수 있다.
Claims (8)
- 기판 상에 비정질 실리콘막을 형성하는 단계;진공 분위기에서 상기 비정질 실리콘막을 결정화하여 폴리 실리콘막을 형성하고, 상기 기판 상에 제1 게이트 절연막을 연속적으로 형성하는 단계;상기 폴리 실리콘막 및 상기 제1 게이트 절연막을 패터닝하는 단계;상기 기판 상에 제2 게이트 절연막을 형성하는 단계; 및상기 제2 게이트 절연막 상에 게이트 전극, 층간 절연막 및 소스/드레인 전극을 형성하는 단계를 포함하고, 상기 제1 게이트 절연막의 형성은, 상기 폴리 실리콘막이 형성된 상기 기판을 챔버 내에서 공기 중에 노출시키지 않고, 상기 폴리 실리콘막 위에 형성하는 박막 트랜지스터의 제조방법.
- 삭제
- 제1항에 있어서,상기 챔버는 상기 비정질 실리콘막의 결정화를 위한 제1 챔버, 상기 제1 게이트 절연막을 형성하기 위한 제2 챔버 및 상기 제1 챔버와 상기 제2 챔버를 연결하는 로드락 챔버(load-lock chamber)를 포함하고,상기 비정질 실리콘막이 형성된 상기 기판이 상기 제1 챔버, 상기 로드락 챔버 및 상기 제2 챔버를 연속적으로 통과하면서 상기 폴리 실리콘막 및 상기 제1 게이트 절연막이 형성되는 박막 트랜지스터의 제조방법.
- 제1항에 있어서,상기 비정질 실리콘막을 결정화하는 공정 및 상기 제1 게이트 절연막을 형성하는 공정이 실란 가스 분위기에서 이루어지는 박막 트랜지스터의 제조방법.
- 제1항에 있어서,상기 비정질 실리콘막을 ELA(Excimer Laser Crystallization) 법으로 결정화시켜 폴리 실리콘막을 형성하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서,상기 제1 게이트 절연막을 화학적 기상 증착(CVD; Chemical Vapor Deposition) 법으로 형성하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서,상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 실리콘 산화물 또는 실리콘 질화물로 형성하는 박막 트랜지스터의 제조방법.
- 삭제
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