KR20090012092A - 반도체 장치 - Google Patents
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Abstract
J-FET에서는, 게이트-소스간 전압 및 드레인-소스간 전압의 관계에 의한 공핍층 폭의 차이로부터, 스트라이프 형상의 경우에 소스 영역-게이트 영역간의 거리보다 드레인 영역-게이트 영역간의 거리를 크게 하고 있다. 그러나, 순전달 어드미턴스 gm을 향상시키기 위해서, 게이트 영역을 격자 형상으로 배치한 경우, 이들은 등거리로 되게 되어, 내압을 유지하는 경우에 박스 면적이 증대되는 문제가 있었다. 게이트 영역을 제1 다각 형상과 이것보다 작은 제2 다각 형상을 갖는 그물코 형상 패턴으로 하고, 그 내측에 소스 영역 및 드레인 영역을 배치한다. 이에 의해 게이트 영역을 스트라이프 형상으로 배치한 구조와 비교하여, 순전달 어드미턴스 gm을 증가시킬 수 있다. 또한 게이트 영역을 격자 형상으로 배치한 경우와 비교하여, 소정의 내압을 유지하면서, 입력 용량 Ciss의 증가에 의한 순전달 특성(증폭 특성)의 열화를 최소한으로 억제할 수 있다.
게이트 영역, 순절달 어드미턴스, 소스 영역, 드레인 영역, 동작 영역
Description
본 발명은, 고주파 디바이스에 채용되는 반도체 장치에 관한 것으로, 특히 칩 사이즈를 소형화하고, 고주파 특성을 향상한 반도체 장치에 관한 것이다.
도 4는 고주파 디바이스에 채용되는 접합형 전계 효과 트랜지스터(Junction FET(Field Effect Transistor) : 이하 J-FET)의 일례를 도시하는 도면이다.
도 4는 J-FET(200)를 도시하는 평면도이다. J-FET(200)는, 반도체 칩을 구성하는 반도체 기판(20) 상에, 동작 영역(35)이 형성된다. 동작 영역(35)은, 분리 영역(23)에 의해 분리되며, 여기서는 2개 형성되어 있고, 모두 마찬가지의 구성이다.
동작 영역(35)의 구성은 이하와 같다. 즉 채널 영역(24)에, 스트라이프 형상으로 소스 영역, 드레인 영역 및 게이트 영역(27)이 형성된다. 또한 소스 영역 및 드레인 영역 상에는 이들과 접속하는 소스 전극(29) 및 드레인 전극(30)이 형성되고, 동작 영역(35) 밖에는 이들과 접속하는 소스 패드 전극(29p) 및 드레인 패드 전극(30p)이 형성된다(예를 들면 특허 문헌 1 참조).
[특허 문헌 1] 일본 특개평 08-227900호 공보(제2 페이지 도 6)
도 5는 도 4의 동작 영역(35)의 c-c선 단면에 상당하는 단면도(도 5의 (A)) 및 평면 확대도(도 5의 (B))이다. 도 5의 (A)에서는 1조의 소스 영역(25), 게이트 영역(27), 드레인 영역(26)을 나타내고, 도 5의 (B)에서는 표면의 전극층을 생략한다.
도 5의 (A)를 참조하여, 반도체 기판(20)은, 예를 들면 p형의 실리콘 반도체 기판(21) 상에 p형 반도체층(22)을 적층하여 이루어지고, 반도체 기판(20)의 표면에는, n형 반도체 영역을 고농도의 p형 불순물 영역인 분리 영역(23)으로 분리한 채널 영역(24)이 형성된다. n형 채널 영역(24)에는 스트라이프 형상으로 n+형 소스 영역(25) 및 드레인 영역(26)을 형성하고, 소스 영역(25) 및 드레인 영역(26) 사이에 스트라이프 형상의 게이트 영역(27)을 형성하고 있다.
J-FET(200)는, 예를 들면 게이트 G-소스 S간 전압 Vgs는 10㎷∼30㎷, 드레인-소스간 전압 Vds는 2V로 사용한다.
이와 같은 경우, 도 5의 (B)와 같이, 소스 영역(25), 드레인 영역(26), 게이트 영역(27)이 스트라이프 형상으로 배치된 J-FET에서는, 게이트 영역(27)-드레인 영역(26)간의 거리(이하 G-D간 거리 L21)가 게이트 영역(27)-소스 영역(25)간의 거리(이하 G-S간 거리 L22)보다 커지도록 배치되어 있는 경우가 많다.
게이트 영역(27)과 드레인 영역(26)간에는, 게이트 영역(27)과 소스 영역(25)간보다 바이어스가 걸리기 때문에, 게이트 영역(27)으로부터 드레인 영 역(26)측으로 넓어지는 공핍층 폭 d1은, 게이트 영역(27)으로부터 소스 영역(25)측으로 넓어지는 공핍층 폭 d2보다 넓어진다.
즉, 공핍층 d의 확대가 방해되지 않도록, G-D간 거리 L21을 G-S간 거리 L22보다 크게 하는 패턴을 채용하고 있다.
그런데，J-FET의 중요한 파라미터의 하나로 순전달 어드미턴스 gm이 있고, 순전달 어드미턴스 gm은 게이트 폭에 비례한다. 즉, 순전달 어드미턴스 gm을 증가시키기 위해서는, 게이트 폭을 넓힐 필요가 있어, 채널 영역(24)에 배치되는 게이트 영역(27)의 길이를 길게 할 필요가 있다.
도 6은 게이트 영역(27)을 격자 형상으로 배치한 패턴의 J-FET(200')를 도시한다. 이것은, 복수의 평행한 게이트 영역(27)을 교차하여 격자 형상 패턴을 형성하고, 이들로 둘러싸여진 채널 영역(24)에, 서로 이격한 섬 형상의 소스 영역(25), 드레인 영역(26)을 배치하고 있다. 또한，이 패턴에서는, 소스 전극(29) 및 드레인 전극(30)을 파선과 같이 배치하기 때문에, 소스 영역(25) 및 드레인 영역(26)은, 매트릭스 형상으로 교대로 배치된다.
이 경우, 도 4 및 도 5와 같이 게이트 영역(27)이 스트라이프 형상으로 배치된 경우와 비교하여, 분리 영역(23)에 의해 섬 형상으로 분리된 1개의 채널 영역(24)(이하 박스 B라고 함)의 면적을 동일하게 하면, 게이트 폭을 약 2배로 할 수 있다.
그러나 이 경우, 적어도 동일 방향으로 연장되는 게이트 영역(27)은, 균등한 간격 a로 배치되게 된다. 그리고 상기한 바와 같이, 소스 영역(25)과 드레인 영 역(26)은 교대로 배치되어 있기 때문에, 스트라이프 패턴과 같이, G-D간 거리 L21'와, G-S간 거리 L22'를 서로 다르게 할 수 없다. 즉, G-D간 거리 L21'에 의해 내압이 결정되기 때문에, 소정의 내압을 확보하기 위해서는, 박스 B의 면적을 크게 할 필요가 생긴다.
이 구조의 J-FET(200')는, 백 게이트 구조이기 때문에(도 5의 (A) 참조), 박스 B의 면적이 p형의 백 게이트 영역(p형 반도체층(22))과, n형의 채널 영역(24)의 접합 면적으로 된다. 즉 박스 B의 면적의 확대는, 게이트 접합 용량의 증가로 되어, 입력 용량 Ciss의 증가에 의해 스위칭 특성이 열화되는 문제가 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째로, 백 게이트 영역으로 되는 일 도전형 반도체 기판과, 그 기판의 표면에 형성된 역도전형의 채널 영역과, 그 채널 영역의 표면에 형성되며, 제1 다각형 및 그 제1 다각형보다 작은 제2 다각형을 교대로 배치한 그물코 형상 패턴을 갖는 일 도전형의 게이트 영역과, 상기 게이트 영역에 둘러싸여진 상기 채널 영역 표면에 각각 섬 형상으로 형성된 역도전형의 소스 영역 및 드레인 영역을 구비함으로써 해결하는 것이다.
이상에 상술한 바와 같이, 본 발명에 따르면 이하의 많은 효과가 얻어진다.
첫째로, 게이트 영역이 제1 다각형과 그것보다 작은 제2 다각형을 교대로 배치하여 이루어지는 그물코 형상 패턴이며, 게이트 영역으로 둘러싸여진 채널 영역 표면에 소스 영역 및 드레인 영역을 형성하므로, 동일한 박스 면적에서 게이트 영 역이 스트라이프 패턴인 J-FET와 비교하여, 게이트 폭을 증가시킬 수 있어，순전달 어드미턴스 gm을 향상시킬 수 있다.
둘째로, 그물코 형상 패턴의 제1 다각형의 내측에 드레인 영역을 배치하고, 제2 다각형의 내측에 소스 영역을 배치한다. 또한, 드레인 영역으로부터 가장 가까운 게이트 영역까지의 거리는, 소스 영역으로부터 가장 가까운 게이트 전극까지의 거리보다 크게 한다. 이에 의해, 공핍층 폭의 확대가 큰 드레인 영역-게이트 영역간의 거리를, 공핍층 폭의 확대가 작은 소스 영역-게이트 영역간의 거리보다 크게 할 수 있다. 따라서 박스 면적의 증대에 의한 입력 용량 Ciss의 증가를 최소한으로 억제하면서, 소정의 내압을 유지할 수 있다.
셋째로, 제1 다각형을 팔각형으로 하고 제2 다각형을 사각형으로 함으로써, 이들을 인접하여 교대로 배치할 수 있고, 또한 이들 내부에 배치되는 소스 영역 및 드레인 영역의 각각을, 박스의 대각선 방향으로 일치시켜 배치할 수 있다.
따라서, 게이트 영역을 격자 형상으로 배치한 경우와 마찬가지로, 소스 영역에 접속하는 소스 전극, 및 드레인 영역에 접속하는 드레인 전극을, 박스의 대각선 방향으로 연장시켜, 대응하는 각각의 영역과 컨택트시킬 수 있다.
이하에 본 발명의 실시 형태에 대해서, 접합형 전계 효과 트랜지스터(J-FET)를 예로, 도 1 내지 도 3을 참조하여 설명한다.
도 1은 제1 실시 형태의 J-FET(100)를 도시하는 평면도이다.
본 실시 형태의 J-FET(100)는, 일 도전형 반도체 기판(1)과, 채널 영역(4) 과, 게이트 영역(7)과, 소스 영역(5)과, 드레인 영역(6)으로 구성된다.
J-FET(100)는, 1개의 칩을 구성하고 백 게이트 영역으로 되는 p형의 반도체 기판(1)에, 동작 영역(15)을 형성한다. 여기서는 1개의 동작 영역(15)을 형성한 경우를 예로 나타내지만, 그 수는 복수이어도 된다.
동작 영역(15)은, 채널 영역(4)과, 게이트 영역(7)과, 소스 영역(5) 및 드레인 영역(6)과 이들 상에 형성되어 이들과 접속하는 소스 전극(11) 및 드레인 전극(12)의 총칭이며, 본 실시 형태에서는 분리 영역(3)에 의해 섬 형상으로 구획된 채널 영역(4)과 동일한 범위(파선)로 한다. 또한, 채널 영역(4)(동작 영역(15))의 1개의 범위를 이하 박스 B라고 한다. 동작 영역(15)을 복수 형성하는 경우에는, 그들은 분리 영역(3)에 의해 구획된다.
소스 전극(11) 및 드레인 전극(12)은, 칩(반도체 기판(1))의 대각선 및 이것에 평행한 방향으로 연장된다. 그리고, 채널 영역(4) 표면을 덮는 절연막(도시 생략)에 형성된 컨택트홀을 통하여, 각각 소스 영역(5) 및 드레인 영역(6)과 접속한다.
소스 전극(11) 및 드레인 전극(12)은, 동작 영역(15) 밖에 형성된 소스 패드 전극(11p) 및 드레인 패드 전극(12p)과 각각 접속한다.
도 2는 박스 B 내에 구성되는 동작 영역(15)을 도시하는 평면도로서, 표면의 도전층, 절연막 및 전극층(소스 전극 및 드레인 전극)을 생략하고 있다.
도 2를 참조하여, 백 게이트 영역으로 되는 p형의 반도체 기판(1)의 표면에는 n형의 채널 영역(4)을 형성한다. 채널 영역(4)은, 분리 영역(3)에 의해 박스 B 로서 구획된다. 분리 영역(3)은, 고농도의 p형 불순물 영역이다.
채널 영역(4) 표면에는, 게이트 영역(7)이 배치된다. 게이트 영역(7)은, 박스 B 내에서 연속한 그물코 형상 패턴을 갖는다.
그물코 형상 패턴이란, 제1 다각형(71)과, 제1 다각형보다 작은 제2 다각형(72)을 교대로 배치한 패턴이다. 보다 상세하게는, 제1 다각형은 팔각형(이하 팔각 패턴(71))이며, 제2 다각형은 사각형(이하 사각 패턴(72))이다. 팔각 패턴(71)과 사각 패턴(72)의 면적비는, 예를 들면 2.3:1 정도이다.
팔각 패턴(71)은, 예를 들면 4개의 긴 변(예를 들면 19.2㎛)과 4개의 짧은 변(예를 들면 6.1㎛)으로 이루어진다. 4개의 긴 변은 주위에 배치된 4개의 사각 패턴(72)과 각각 인접하고, 4개의 짧은 변은, 주위에 배치된 다른 4개의 팔각 패턴(71)과 인접한다.
사각 패턴(72)은 4변의 길이가 동일한 정방형이다. 따라서, 사각 패턴(72)은 4변이, 그 주위의 팔각 패턴(71)과만 인접한다.
이에 의해, 팔각 패턴(71)과 사각 패턴(72)은, 매트릭스 형상으로 교대로 배치된다.
소스 영역(5) 및 드레인 영역(6)은, 게이트 영역(7)에 둘러싸여진 채널 영역(4) 표면에 각각 섬 형상으로 형성된다. 즉 드레인 영역(6)은, 팔각 패턴(71)의 내측의 대략 중앙에 형성되고, 소스 영역(5)은 사각 패턴(72)의 내측의 대략 중앙에 형성되고, 소스 영역(5) 및 드레인 영역(6)은 매트릭스 형상으로 교대로 배치된다. 또한, 이들 영역의 면적은 동등하다.
이에 의해, 드레인 영역(6)으로부터 가장 가까운 게이트 영역(7)까지의 거리 L1은, 소스 영역(5)으로부터 가장 가까운 게이트 영역(7)까지의 거리 L2보다 커진다.
도 3은 본 실시 형태의 J-FET(100)의 사용의 일례를 도시하는 회로도(도 3의 (A)) 및 도 1의 a-a선 및 도 2의 b-b선 단면도(도 3의 (B))이다.
도 3의 (A)에서, J-FET(100)는, 예를 들면 게이트 G-소스 S간 전압 Vgs는 10㎷∼30㎷, 드레인-소스간 전압 Vds는 2V로 사용한다.
도 3의 (B)를 참조하여, 기판(10)은, p형의 실리콘 반도체 기판(이하 p+형 반도체 기판)의 표면에 채널 영역(4)이 형성된다. 채널 영역(4)은, p+형 반도체 기판(1) 표면에 n형 불순물을 선택적으로 이온 주입 및 확산하거나, 또는 에피택셜 성장 등에 의해 n형 반도체층(4')을 적층한 영역이며, 불순물 농도는 예를 들면 1.0E14㎝-3 정도이다.
채널 영역(4)은, p+형 반도체 기판(1)까지 달하는 분리 영역(3)에 의해 섬 형상으로 형성되어, 1개의 박스 B를 구성한다. 채널 영역(4)의 저부는, 백 게이트 영역으로 되는 p+형 반도체 기판(1)과 pn 접합을 형성한다.
게이트 영역(7)은, 채널 영역(4)의 소스 영역(5)과 드레인 영역(6) 사이에 형성된 p형 불순물의 확산 영역이다. 게이트 영역(7)의 불순물 농도는, 2E18㎝-3 정도가 바람직하다.
게이트 영역(7)은, 채널 영역(4) 밖의 분리 영역(3)까지 연장된다. 게이트 영역(7)은, 분리 영역(3), 및 p+형 반도체 기판(1)을 통하여, p+형 반도체 기판(1) 이면에 형성된 게이트 전극(13)과 전기적으로 접속한다.
이와 같은 백 게이트 구조의 J-FET(100)는, 1개의 박스 B의 저면 면적과, 채널 영역(4) 내부에 형성된 게이트 영역(7)과 채널 영역(4)의 접합 면적에 의해, 게이트 용량이 결정된다.
소스 영역(5) 및 드레인 영역(6)은, 채널 영역(4) 표면에 n형 불순물을 주입·확산하여 형성한 영역이다. 게이트 영역(7)의 양측에 소스 영역(5) 및 드레인 영역(6)을 배치하고, 이격한 섬 형상의 이들 영역을, 각각 스트라이프 형상의 소스 전극 및 드레인 전극에 접속하기 위해서, 소스 영역(5) 및 드레인 영역(6)은 매트릭스 형상으로 배치된다.
도 1을 참조하여, 기판(10) 표면에는 절연막(9)이 형성되고, 소스 영역(5) 및 드레인 영역(6)과 중첩하여 스트라이프 형상의 소스 전극(11) 및 드레인 전극(12)이 형성된다. 소스 전극(11) 및 드레인 전극(12)은, 절연막(9)에 형성된 컨택트홀을 통하여 소스 영역(5) 및 드레인 영역(6)과 각각 컨택트한다.
소스 전극(11)은, 칩의 대각선 방향 및 이것에 평행한 방향으로 연장되고, 기판(10) 표면을 덮는 절연막(9)에 형성된 컨택트홀을 통하여, 소스 영역(5)과 컨택트한다. 소스 영역(5)은, 칩의 대각선 방향 및 이것에 평행한 방향을 따라서 섬 형상으로 점재하고 있으며, 복수의 소스 영역(5)이 1개의 소스 전극(11)과 접속한다.
드레인 전극(12)도, 박스의 대각선 방향 및 이것에 평행한 방향으로 연장되 고, 기판(10) 표면을 덮는 절연막(9)에 형성된 컨택트홀을 통하여, 드레인 영역(6)과 컨택트한다. 드레인 영역(6)은, 박스의 대각선 방향 및 이것에 평행한 방향을 따라서 섬 형상으로 점재하고 있으며, 복수의 드레인 영역(6)이 1개의 드레인 전극(12)과 접속한다.
소스 전극(11)은 배선에 의해 소스 패드 전극(11p)에 접속하고, 드레인 전극(12)은, 배선에 의해 드레인 패드 전극(12p)에 접속하여 빗살 형상으로 되고, 소스 전극(11) 및 드레인 전극(12)은, 각각의 빗살을 맞물리게 한 형상으로 배치된다. 또한, 패드의 레이아웃 및 패드의 패턴에 대해서는, 도시한 것에 한하지 않는다.
J-FET(100)의 일반적인 사용 방법에서는, 게이트 영역(7)과 드레인 영역(6)간은, 게이트 영역(7)과 소스 영역(5)간보다 바이어스가 걸리기 때문에, 게이트 영역(7)으로부터 드레인 영역(6) 방향으로 넓어지는 공핍층 폭 d1은, 게이트 영역(7)으로부터 소스 영역(5) 방향으로 넓어지는 공핍층 폭 d2보다 넓어진다(도 3의 (B)).
본 실시 형태에서는 도 2와 같이, 채널 영역(4) 표면에서의 게이트 영역(7)의 패턴을, 팔각 패턴(71)과 사각 패턴(72)을 교대로 배치한 그물코 형상 패턴으로 한다. 그리고, 팔각 패턴(71)의 대략 중앙에 드레인 영역(6)을 배치하고, 사각 패턴(72)의 대략 중앙에 소스 영역(5)을 배치한다. 팔각 패턴(71)은, 사각 패턴(72)보다 크고, 즉 드레인 영역(6)으로부터 게이트 영역(7)까지의 가장 가까운 거리(이하 게이트-드레인간 거리 L1)를, 게이트 영역(7)으로부터 소스 영역(5)까지의 가장 가까운 거리(이하 게이트-소스간 거리 L2)보다 크게 확보할 수 있다.
이미 전술한 바와 같이, 순전달 어드미턴스 gm의 향상을 위해서 게이트 폭을 증가시키기 위해서는, 도 6과 같이, 게이트 영역(27)을 격자 형상으로 배치하는 구조가 효과적이다. 이 경우, 소스 영역(25) 및 드레인 영역(26)은, 매트릭스 형상으로 교대로 배치하고, 이들에 접속하는 스트라이프 형상의 소스 전극(29) 및 드레인 전극(30)은 빗살을 맞물리게 한 형상으로 배치된다.
따라서, 평행한 스트라이프 형상의 게이트 영역(27)을 격자 형상으로 배치한 경우에는, G-D간 거리 L21'와, G-S간 거리 L22'는 등거리로 되게 된다. 이것은, 도 6에서 게이트 영역(27)의 세로 방향과 가로 방향의 간격을 서로 다르게 한 경우에서도 마찬가지이며, 소스 영역(25)과 드레인 영역(26)이 매트릭스 형상으로 교대로 배치되는 패턴에서는, 이들과 게이트 영역(27)의 간격은 등거리로 된다.
따라서, 드레인 영역(26)과 게이트 영역(27) 사이의 공핍층 폭 d1이, 소스 영역(25)과 게이트 영역 사이의 공핍층 폭 d2보다 넓어지는 것을 고려하면, 내압은 G-D간 거리 L21'에 의해 결정되고, 이에 맞추어 박스 면적이 확대되는 문제가 있다. 박스 면적은, p형의 백 게이트 영역과 n형의 채널 영역의 접합 용량으로 되기 때문에, 박스 면적의 확대는, 게이트 접합 용량의 증가를 초래하게 된다.
또한 이 외에, 게이트 영역(27)을 격자 형상으로 배치한 경우에는, 게이트 영역(27)이 스트라이프 형상의 패턴과 비교하여 채널 영역(24) 내에서의, 채널 영역(24)과 게이트 영역(27)의 접합 면적이 증가하여, 게이트 용량이 증가하게 된다.
따라서, 박스 면적의 확대는, 입력 용량 Ciss의 증가를 초래하여, 순전달 특 성(증폭 특성)이 열화되는 문제로 된다.
본 실시 형태에서는, 게이트 영역(7)을 팔각 패턴(71)과 그것보다 작은 사각 패턴(72)의 그물코 형상 패턴으로 함으로써, 소스 영역(5) 및 드레인 영역(6)이 매트릭스 형상으로 교대로 배치되는 경우라도, G-D간 거리 L1과 G-S간 거리 L2를 서로 다른 거리로 할 수 있다.
그리고 게이트 영역(7)을 그물코 형상 패턴으로 함으로써, 스트라이프 형상으로 게이트 영역(27)을 배치한 종래 구조(도 4)와 비교하여, 게이트 폭(게이트 영역(7)의 길이)을 크게 할 수 있어, 순전달 어드미턴스 gm을 향상시킬 수 있다.
즉, 본 실시 형태에서는, 게이트 폭의 증가에 의해 순전달 어드미턴스 gm이 향상되는 패턴에서, 박스 면적의 증대를 최소한으로 억제할 수 있다. 구체적으로는, 도 6에서의 게이트 영역(27)의 격자를 정방형으로 하여, 대향하는 게이트 영역(27)간의 거리 a와, 본 실시 형태의 팔각 패턴(71)의 대향하는 게이트 영역(7)간의 거리 a가 동일한 것으로 하면, 본 실시 형태에 따르면 박스 면적은 31% 정도 저감할 수 있다.
게이트 폭에 대해서, 상기의 조건에서 도 2에 도시한 본 실시 형태의 패턴과, 도 6에 도시한 패턴을 비교하면, 박스 면적은 도 2쪽이 작아지는 만큼, 게이트 폭은 본 실시 형태(도 2)가 작아진다. 그러나, 도 6의 패턴과 동일한 박스 면적으로 하면, 본 실시 형태(도 2)쪽이 게이트 폭은 커진다.
또한, 동일한 박스 면적에서, 게이트 영역(27)을 스트라이프 형상으로 배치한 종래 구조(도 4)와 비교하면, 게이트 폭을 약 56% 증가시킬 수 있어，순전달 어 드미턴스 gm이 증가한다. 구체적으로 도 4의 패턴의 경우에 1.4㎳이었던 순전달 어드미턴스 gm은, 본 실시 형태에 따르면 1.6㎳로 증가한다.
이에 의해，순전달 어드미턴스 gm을 향상시킨 패턴이면서, 소정의 내압을 유지하면서, 게이트 용량(입력 용량 Ciss 증가)에 의한 순전달 특성(증폭 특성)의 열화를 최소한으로 억제할 수 있다.
도 1은 본 발명의 실시 형태를 설명하기 위한 평면도.
도 2는 본 발명의 실시 형태를 설명하기 위한 평면도.
도 3은 본 발명의 실시 형태를 설명하기 위한 (A) 회로도, (B)단면도.
도 4는 종래 구조를 설명하기 위한 평면도.
도 5는 종래 구조를 설명하기 위한 (A) 단면도, (B) 평면도.
도 6은 종래 구조를 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p+형 반도체 기판
3 : 분리 영역
4 : 채널 영역
5 : 소스 영역
6 : 드레인 영역
7 : 게이트 영역
71 : 팔각 패턴(게이트 영역)
72 : 사각 패턴(게이트 영역)
9 : 절연막
10 : 기판
11 : 소스 전극
12 : 드레인 전극
11p : 소스 패드 전극
12p : 드레인 패드 전극
13 : 게이트 전극
21 : p+형 반도체 기판
22 : p형 에피택셜층
23 : 분리 영역
24 : 채널 영역
25 : 소스 영역
26 : 드레인 영역
27 : 게이트 영역
29 : 소스 전극
30 : 드레인 전그
31 : 게이트 전극
40 : 절연막
100, 200 : 접합형 FET(J-FET)
Claims (8)
- 백 게이트 영역으로 되는 일 도전형 반도체 기판과,상기 반도체 기판의 표면에 형성된 역도전형의 채널 영역과,상기 채널 영역의 표면에 형성되며, 제1 다각형 및 그 제1 다각형보다 작은 제2 다각형을 교대로 배치한 그물코 형상 패턴을 갖는 일 도전형의 게이트 영역과,상기 게이트 영역으로 둘러싸여진 상기 채널 영역의 표면에 각각 섬 형상으로 형성된 역도전형의 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 드레인 영역은 상기 제1 다각형의 내측에 형성되고, 상기 소스 영역은 상기 제2 다각형의 내측에 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 드레인 영역으로부터 가장 가까운 상기 게이트 영역까지의 거리는, 상기 소스 영역으로부터 가장 가까운 상기 게이트 영역까지의 거리보다 큰 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 다각형은, 다른 제1 다각형 및 상기 제2 다각형과 인접하고, 상기 제2 다각형은, 상기 제1 다각형과 인접하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 다각형은, 긴 변과 짧은 변으로 이루어지고 상기 긴 변은 상기 제2 다각형과 인접하고, 짧은 변은 다른 제1 다각형과 인접하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 다각형은 팔각 형상이고, 상기 제2 다각형은 사각 형상인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,인접하는 상기 드레인 영역 상에 형성되며 그 드레인 영역과 접속하는 드레인 전극과,인접하는 상기 소스 영역 상에 형성되며 그 소스 영역과 접속하는 소스 전극과,상기 일 도전형 반도체 기판의 이면에 형성된 게이트 전극을 갖는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서,상기 드레인 전극 및 소스 전극은, 스트라이프 형상인 것을 특징으로 하는 반도체 장치.
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