CN101355106A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置。J－FET中由于栅极－源极间电压和漏极－源极间电压的关系导致耗尽层宽度不同，所以条状的情况下，漏极区域－栅极区域间的距离设定为大于源极区域－栅极区域间的距离。但是，为了提高正向转移导纳(gm)而将栅极区域格子状配置时，它们成为相同距离，存在维持耐压时箱面积增大的问题。本发明使栅极区域为具有第一多边形和比该第一多边形小的第二多边形的网状图案，在其内侧配置源极区域和漏极区域。这样，与栅极区域配置为条状的结构相比较，可增加正向转移导纳(gm)。另外，与栅极区域配置为格子状的情况相比较，可维持规定的耐压并将输入容量(Ciss)增加而引起的正向转移特性(增幅特性)的恶化抑制到最小。

Description

半导体装置
技术领域
本发明涉及一种高频设备采用的半导体装置，特别是涉及一种将芯片尺寸小型化，提高高频特性的半导体装置。
背景技术
图4是表示高频设备中使用的接合型电场效应晶体管(Junction FET(Field Effect Transistor)：以下称为J-FET)的一例的图。
图4是表示J-FET200的平面图。J-FET200在构成半导体芯片的半导体基板20上设置动作区域35。动作区域35由分离区域23分离，在此设置两个动作区域，均为同样的构成。
动作区域35的构成如下。即，在沟道区域24条状地设置源极区域、漏极区域和栅极区域27。另外，在源极区域和漏极区域之上设置与其连接的源电极29和漏电极30，在动作区域35外设置与其连接的源极焊盘电极29p和漏极焊盘电极30p(例如参照专利文献1)
专利文献1：(日本)特开平08-227900号公报(第2页第6图)
图5是相当于图4的动作区域35的c-c线剖面的剖面图(图5(A))及平面扩大图(图5(B))。图5(A)中，表示一组源极区域25、栅极区域27、漏极区域26，图5(B)中，省略表面的电极层。
参照图5(A)，半导体基板20例如在p型硅半导体基板21上层叠p型半导体层22而构成，在半导体基板20的表面上设置由作为高浓度p型杂质区域的分离区域23将n型半导体区域分离的沟道区域24。n型沟道区域24上条状地设置n+型源极区域25和漏极区域26，源极区域25和漏极区域26之间形成有条状的栅极区域27。
J-FET200在例如栅极G-源极S间电压Vgs为10mV～30mV，漏极-源极间电压Vds为2V下使用。
这种情况下，如图5(B)所示，源极区域25、漏极区域26、栅极区域27条状配置的J-FET中，大多将栅极区域27-漏极区域26间的距离(以下为G-D间距离L21)设置得大于栅极区域27-源极区域25间的距离(以下为G-S间距离L22)。
由于栅极区域27及漏极区域26间从栅极区域27及源极区域25间施加偏压，故从栅极区域27向漏极区域26侧扩展的耗尽层宽度d1比从栅极区域27向源极区域25侧扩展的耗尽层宽度d2宽。
即，为了不妨碍耗尽层d的扩展，采用使G-D间距离L21比G-S间距离L22大的图案。
但J-FET的一个重要的参数是正向转移(順伝達)导纳gm，正向转移导纳gm与栅极宽度成正比例。即，为了增加正向转移导纳gm，需要扩大栅极宽度，需要增加配置在沟道区域24上的栅极区域27的长度。
图6表示将栅极区域27配置为格子状的图案的J-FET200’。多个平行的栅极区域27交叉、形成格子状图案，由其包围的沟道区域24配置有相互离开的岛状的源极区域25、漏极区域26。另外，在该图案中，由于源电极29和漏电极30如波浪线那样配置，故源极区域25和漏极区域26交互配置为矩阵形。
这种情况下，如图4和图5所示，与栅极区域27配置为条状的情况相比，若由分离区域23分离为岛状的一个沟道区域24(以下称为箱(ボツクス)B)的面积相同，则可使栅极宽度大约为两倍。
但是，这种情况下，至少向同一方向延伸的栅极区域27以均等的间隔a配置。并且，如上所述，由于源极区域25和漏极区域26交互配置，故不能像条状图案那样使G-D间距离L21’与G-S间距离L22’不同。即，由于由G-D间距离L21′确定耐压，故为了确保规定的耐压，需要增大箱B的面积。
由于该结构的J-FET200’为背面栅极构造(参照图5(A))，箱B的面积成为p型背面栅极区域(p型半导体层22)与n型沟道区域24的接合面积。即，存在箱B面积的扩大导致栅极接合容量的增加，由于输入容量Ciss增加而引起开关特性恶化的问题。
发明内容
本发明是鉴于以上问题而发明的，第一，具有：成为背面栅极区域的一导电型半导体基板，设置在该半导体基板表面的反导电型沟道区域，设置在该沟道区域表面、具有交互配置第一多边形和比该第一多边形小的第二多边形的网状图案的一导电型栅极区域，分别岛状地设置在由所述栅极区域包围的所述沟道区域表面的反导电型的源极区域和漏极区域。
如上所述，根据本发明可以得到以下几种效果。
第一，栅极区域是交互配置第一多边形和比其小的第二多边形而得到的网状图案，由于在由栅极区域包围的沟道区域表面设置源极区域和漏极区域，故与栅极区域是条状图案的J-FET比较，可以以相同的箱面积增加栅极宽度，可提高正向转移导纳gm。
第二，在网状图案的第一多边形的内侧配置漏极区域，在第二多边形的内侧配置源极区域。另外，从源极区域到最近(直近)的栅极区域的距离比从源极区域到最近的栅电极的距离大。由此，可使耗尽层宽度扩展大的漏极区域-栅极区域间的距离大于耗尽层宽度扩展小的源极区域-栅极区域间的距离。因此，可以将箱面积增大引起的输入容量Ciss的增加抑制到最小限度，并维持规定的耐压。
第三，通过使第一多边形为八边形并使第二多边形为四边形，可使它们邻接且交互配置，另外，可使配置于它们内部的源极区域和漏极区域分别都配置在箱的对角线方向。
因此，与将栅极区域格子状配置的情况相同，使与源极区域连接的源电极以及与漏极区域连接的漏电极在箱的对角线方向延伸，可以与各自的对应区域接触。
附图说明
图1是用于说明本发明实施例的平面图；
图2是用于说明本发明实施例的平面图；
图3是用于说明本发明实施例的(A)电路图、(B)剖面图；
图4是用于说明现有结构的平面图；
图5是用于说明现有结构的(A)剖面图、(B)平面图；
图6是用于说明现有结构的平面图。
附图标记说明
1p+型半导体基板
3分离区域
4沟道区域
5源极区域
6漏极区域
7栅极区域
71八边图案(栅极区域)
72四边图案(栅极区域)
9绝缘膜
10基板
11源电极
12漏电极
11p源极焊盘电极
12p漏极焊盘电极
13栅电极
21p+型半导体基板
22p型外延层
23分离区域
24沟道区域
25源极区域
26漏极区域
27栅极区域
29源电极
30漏电极
31栅电极
40绝缘膜
100、200接合型FET(J-FET)
具体实施方式
下面，参照图1～图3，以接合型电场效应晶体管(J-FET)为例说明本发明的实施例。
图1是表示第一实施例的J-FET100的平面图。
本实施例的J-FET100由一导电型半导体基板1、沟道区域4、栅极区域7、源极区域5和漏极区域6构成。
J-FET100在构成一个芯片、成为背面栅极区域的p型半导体基板1上设置动作区域15。在此，以设置一个动作区域15的情况为例，其数量也可为多个。
动作区域15是沟道区域4、栅极区域7、源极区域5和漏极区域6以及设置在它们之上并与它们连接的源电极11和漏电极12的总称，在本实施例中，与由分离区域3划分为岛状的沟道区域4为相同范围(虚线)。另外，以下将一个沟道区域4(动作区域15)的范围称作箱B。设置多个动作区域15的情况下，由分离区域3划分这些动作区域。
源电极11和漏电极12向芯片(半导体基板1)的对角线和与对角线平行的方向延伸。并且，经由设置在覆盖沟道区域4表面的绝缘膜(未图示)上的接触孔，分别与源极区域5和漏极区域6连接。
源电极11和漏电极12与设置在动作区域15外的源极焊盘电极11p和漏极焊盘电极12p分别连接。
图2是表示形成于箱B内的动作区域15的平面图，省略表面的导电层，绝缘膜和电极层(源电极和漏电极)。
参照图2，在成为背面栅极区域的p型半导体基板1的表面上设置n型沟道区域4。沟道区域4作为箱B由分离区域3划分。分离区域3是高浓度的p型杂质区域。
在沟道区域4的表面配置栅极区域7。栅极区域7具有在箱B内连续的网状图案。
网状图案是指将第一多边形71和比第一多边形小的第二多边形72交互配置的图案。更详细地来说，第一多边形是八边形(以下为八边图案71)，第二多边形是四边形(以下为四边图案72)。八边图案71和四边图案72的面积比，例如为2.3∶1左右。
八边图案71例如由四条长边(例如19.2μm)和四条短边(例如6.1μm)构成。四条长边与周围配置的四个四边图案72分别邻接，四条短边与周围配置的另外的四个八边图案71邻接。
四边图案72是四边长度相同的正方形。因此，四边图案72的四边仅与其周围的八边图案71邻接。
由此，八边图案71和四边图案72交互配置为矩阵状。
源极区域5和漏极区域6在由栅极区域7包围的沟道区域4表面分别设置为岛状。即，漏极区域6设置在八边图案71的内侧的大致中央，源极区域5设置在四边图案72的内侧的大致中央，源极区域5和漏极区域6交互配置为矩阵状。另外，这些区域的面积是相同的。
由此，从漏极区域6到最近的栅极区域7的距离L1比从源极区域5到最近的栅极区域7的距离L2大。
图3是表示使用本实施例的J-FET100的一例的电路图(图3(A))和图1的a-a线及图2的b-b线剖面图(图3(B))。
图3(A)中，J-FET100在例如栅极G-源极S间电压Vgs为10mV～30mV，漏极-源极间电压Vds为2V下使用。
参照图3(B)，基板10在p型硅半导体基板(以下为p+型半导体基板)的表面设置沟道区域4。沟道区域4是在p+型半导体基板1表面将n型杂质选择性地离子注入及扩散、或通过外延生长等层叠n型半导体层4’的区域，杂质浓度例如为1.0E14cm-3左右。
沟道区域4通过直至到达p+型半导体基板1的分离区域3形成为岛状，构成一个箱B。沟道区域4的底部与成为背面栅极区域的p+型半导体基板1形成pn结。
栅极区域7是设置在沟道区域4的源极区域5和漏极区域6间的p型杂质的扩散区域。栅极区域7的杂质浓度优选2E18cm-3左右。
栅极区域7延伸至沟道区域4外的分离区域3。栅极区域7经由分离区域3和p+型半导体基板1，与设置于p+型半导体基板1背面的栅电极13电连接。
这样的背面栅极构造的J-FET100通过一个箱B的底面积和设置于沟道区域4内部的栅极区域7和沟道区域4的接合面积而决定栅极容量。
源极区域5和漏极区域6是在沟道区域4表面注入/扩散n型杂质而形成的区域。栅极区域7的两侧上配置源极区域5和漏极区域6，为了使分离的这些岛状的区域分别与条状的源电极和漏电极连接，源极区域5和漏电极区域6配置为矩阵状。
参照图1，基板10表面设置绝缘膜9，与源极区域5和漏极区域6重叠、设置条状的源电极11和漏电极12。源电极11和漏电极12经由设置于绝缘膜9的接触孔与源极区域5和漏极区域6分别接触。
源电极11向芯片的对角线方向和与对角线方向平行的方向延伸，经由设置于覆盖基板10表面的绝缘膜9上的接触孔，与源极区域5接触。源极区域5沿芯片的对角线方向和与对角线方向平行的方向岛状地散布，多个源极区域5与一个源电极11连接。
漏电极12也向箱的对角线方向和与对角线方向平行的方向延伸，经由设置在覆盖基板10表面的绝缘膜9上的接触孔，与漏极区域6接触。漏极区域6沿箱的对角线方向和与对角线方向平行的方向岛状地散布，多个漏极区域6与一个漏电极12连接。
源电极11通过配线与源极焊盘电极11p连接，漏电极12通过配线与漏极焊盘电极12p连接成为梳齿形状，源电极11和漏电极12配置为啮合各自的梳齿的形状。另外，焊盘的配置和焊盘的图案并不限于图示的情况。
J-FET100的通常的使用方法中，由于栅极区域7和漏极区域6之间从栅极区域7和源极区域5之间施加偏压，故从栅极区域7向漏极区域6方向扩展的耗尽层宽度d1比从栅极区域7向源极区域5方向扩展的耗尽层宽度d2宽(图3B))。
在本实施例中，如图2所示，使沟道区域4表面的栅极区域7的图案为将八边图案71和四边图案72交互配置的网状图案。并且，在八边图案71的大致中央配置漏极区域6，在四边图案72的大致中央配置源极区域5。八边图案71比四边图案72大，即，可确保从漏极区域6到栅极区域7的最近的距离(以下为栅极-漏极间距离L1)比从栅极区域7到源极区域5的最近的距离(以下为栅极-源极间距离L2)大。
如上所述，为了提高正向转移导纳gm需要增加栅极宽度，如图6所示，将栅极区域27格子状地配置的结构是有效的。这种情况下，源极区域25和漏极区域26交互配置为矩阵状，与它们连接的条状的源电极29和漏电极30配置为啮合梳齿的形状。
因此，将平行的条状的栅极区域27配置为格子状的情况下，G-D间距离L21′与G-S间距离L22′成为相同距离。在图6中，使栅极区域27的竖向和横向的间隔不同的情况下也同样，在源极区域25和漏极区域26交互配置为矩阵状的图案中，它们与栅极区域27的间隔为相同距离。
因此，若考虑到漏极区域26和栅极区域27间的耗尽层宽度d1比源极区域25和栅极区域间的耗尽层宽度d2扩大，则存在耐压由G-D间距离L21′决定、且与此相应箱面积扩大的问题。由于箱面积成为p型背面栅极区域和n型沟道区域的接合容量，故箱面积的扩大导致栅极接合容量的增加。
另外，除此之外，栅极区域27配置为格子状的情况下，与条状的图案相比，栅极区域27在沟道区域24内的、沟道区域24和栅极区域27的接合面积增大，栅极容量也增加。
因此，箱面积的扩大导致输入容量Ciss的增加，正向转移特性(增幅特性)恶化的问题。
本实施例中，通过使栅极区域7为八边图案71和比八边图案小的四边图案72的网状图案，即使源极区域5和漏极区域6相互配置为矩阵状的情况下，也可使G-D间距离L1与G-S间距离L2为不同的距离。
并且，通过使栅极区域7为网状图案，与将栅极区域27配置为条状的现有结构(图4)相比，可增大栅极宽度(栅极区域7的长度)，可提高正向转移导纳gm。
即，本实施例中，在通过增加栅极宽度提高正向转移导纳gm的图案中，可将箱面积的增大抑制到最小。具体地，若使图6中的栅极区域27的格子为正方形，相对的栅极区域27间的距离a和本实施例的八边图案71相对的栅极区域27间的距离a相同，则根据本实施例箱面积可降低31％左右。
关于栅极宽度，在上述的条件下比较图2所示的本实施例的图案和图6所示的图案，箱面积在图2中变小的量，栅极宽度在本实施例(图2)中相应地变小。但是，如果与图6中的图案为相同的箱面积，则本实施例(图2)中的栅极宽度变大。
另外，若与以相同的箱面积、将栅极区域27配置为条状的现有结构(图4)比较，则可将栅极宽度增加大约56％，增加正向转移导纳gm。具体地，图4的图案的情况下，1.4mS的正向转移导纳gm根据本实施例增加为1.6mS。
由此，其为可提高正向转移导纳gm的图案，且可在维持规定的耐压的同时，将栅极容量(输入容量Ciss)的增加引起的正向转移特性(增幅特性)的恶化抑制到最小。

Claims (8)

1.一种半导体装置，其特征在于，具有：
成为背面栅极区域的一导电型半导体基板，
设置在该半导体基板表面的反导电型沟道区域，
设置在该沟道区域表面、具有交互配置第一多边形和比该第一多边形小的第二多边形的网状图案的一导电型栅极区域，
分别岛状地设置在由所述栅极区域包围的所述沟道区域表面的反导电型的源极区域和漏极区域。
2、如权利要求1所述的半导体装置，其特征在于，所述漏极区域设置在所述第一多边形的内侧，所述源极区域设置在所述第二多边形的内侧。
3、如权利要求1所述的半导体装置，其特征在于，从所述漏极区域到最近的所述栅极区域的距离比从所述源极区域到最近的所述栅电极的距离大。
4、如权利要求1所述的半导体装置，其特征在于，所述第一多边形与其他的第一多边形和所述第二多边形邻接，所述第二多边形与所述第一多边形邻接。
5、如权利要求1所述的半导体装置，其特征在于，所述第一多边形由长边和短边构成，所述长边与所述第二多边形邻接，短边与其他的第一多边形邻接。
6、如权利要求1所述的半导体装置，其特征在于，所述第一多边形为八边形，所述第二多边形为四边形。
7、如权利要求1所述的半导体装置，其特征在于，具有：
设置在相邻的所述漏极区域上、并与该漏极区域连接的漏电极，
设置在相邻的所述源极区域上、并与该源极区域连接的源电极，
设置在所述一导电型半导体基板背面的栅电极。
8、如权利要求7所述的半导体装置，其特征在于，所述漏电极和源电极为条状。
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