KR20080101446A - 반도체 소자 및 boac/coa 제조 방법 - Google Patents
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Abstract
본 발명은 금속 듀얼 다마신 공정을 이용하여 BOAC/COA를 구현하기 위한 것으로, 이를 위한 본 발명은, 반도체 기판 상에 전도성 패드 및 패시베이션 산화막을 형성하며, 형성된 전도성 패드 및 패시베이션 산화막 상부에 산화막(Oxide)을 전면 증착하며, 증착된 산화막의 일부를 선택적으로 제거하여 Bond pad가 형성될 영역을 정의하기 위한 산화막 패턴을 형성하며, 형성된 산화막 패턴 상부에 베리어막 및 금속 씨드(Seed)를 전면 증착하며, 증착된 금속 씨드 상부에 금속을 전면 증착하며, 증착된 금속에 대하여 산화막 패턴과 일부의 베리어막 및 금속 씨드가 노출될 때까지 평탄화하며, 노출된 산화막 패턴만을 식각을 통해 제거하여 BOAC/COA를 제조한다. 따라서, 기존에서와 같이 황산 배스(bath)에 의해 PR이 녹게 되어 금속 증착이 비정상적으로 이루어지는 문제점과, 그리고 스트리밍 공정에서 동일한 금속 물질에 의해 데미지가 발생되는 문제점을 해결할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있으며, 또한 반도체 소자의 수율 및 신뢰성이 향상되어 원가 절감 및 소자 성능을 향상시킬 수 있다.
BOAC/COA, 듀얼 다마신, 금속(Cu)
Description
도 1은 종래 기술에 따른 반도체 소자의 BOAC/COA 구조를 나타낸 수직 단면도,
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 BOAC/COA 제조 방법을 설명하기 위한 수직 단면도,
도 3은 본 발명의 실시 예에 따른 반도체 소자의 BOAC/COA 구조를 나타낸 수직 단면도,
도 4a 내지 도 4d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 BOAC/COA 제조 방법을 설명하기 위한 각 공정별 수직 단면도.
본 발명은 반도체 소자 및 BOAC(Bond Over Active Circuit)/COA(Copper Over Anything) 제조 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자에서 BOAC/COA는 도 1에 도시된 바와 같은 구조로 이루어져 있다.
더불어, 도 1에 도시된 BOAC/COA 구조는 도 2a 내지 도 2e에 도시된 바와 같은 공정 설계(Scheme)를 통해 제조할 수 있으며, 이를 설명하면 다음과 같다.
즉, 반도체 공정을 실시하여 반도체(실리콘) 기판(201) 상에 메탈 패드(Metal pad)(203) 및 패시베이션 산화막(passivation Oxide)(205)을 일 예로, 도 2a에 도시된 바와 같이 형성한다.
다음에, 메탈 패드(203) 및 패시베이션 산화막(205) 상부에 베리어 메탈(barrier metal)(TiW)(207)을 전면 증착하고, 이어서 증착된 베리어 메탈(207) 상에 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 실시하여 금속(Cu) 씨드(Seed)(209)를 일 예로, 도 2b에 도시된 바와 같이 전면 증착한다.
다음으로, 금속(Cu) 씨드(209) 상부에 감광막(Photo Resist, PR)을 전면 증착한 다음에, 전면 증착된 PR의 일부를 Bond pad가 형성될 영역으로 설계된 레티클을 이용하는 노광 공정 및 현상 공정을 실시하여 선택적으로 제거함으로써, 금속 씨드(209) 상부에 본드 패드(Bond Pad)가 형성될 영역을 정의하기 위한 PR 패턴(211)을 일 예로, 도 2c에 도시된 바와 같이 형성한다.
이어서, Bond pad가 형성될 영역을 정의하기 위한 PR 패턴(211) 내에 황산 배스(bath)를 사용하는 전기 도금(Electroplating) 공정을 실시하여 금속(213)를 일 예로, 도 2d에 도시된 바와 같이 증착한다.
마지막으로, 스트리밍 공정을 실시하여 잔류하는 PR 패턴(211)을 제거한 다음에, 이어서 금속 씨드(209)의 일부를 선택적으로 제거하여 일 예로, 도 2e에 도시된 바와 같이 BOAC/COA 제조를 구현할 수 있다.
그러나, 상술한 바와 같이 BOAC/COA를 제조함에 있어서, 도 2d의 공정에서와 같이 황산 bath를 사용하는 Electroplating 공정을 실시할 경우, 이 황산 bath에 의해 PR이 녹게 되는 금속 듀얼 다마신(dual damascene) 기법에 위배됨에 따라 금속 증착이 비정상적으로 이루어지며, 또한, 도 2e의 공정에서와 같이 금속 씨드(209)의 일부를 선택적으로 제거하는 스트리밍 공정을 실시할 경우, Bond pad가 형성될 영역에 증착된 물질도 동일한 금속 물질이기 때문에 데미지(Damage)를 받게 되어 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 금속 듀얼 다마신(dual damascene) 공정을 이용하여 BOAC/COA를 구현하여 원가 절감 및 소자 성능을 향상시킬 수 있는 반도체 소자 및 BOAC/COA 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에서 반도체 소자는 반도체 기판 전면에 형성된 전도성 패드와, 전도성 패드 상에 형성된 패시베이션 산화막과, 전도성 패드 및 패시베이션 산화막 상부에 Bond pad가 형성될 영역으로 정의하기 위해 형성된 금속과, 형성된 금속의 양측벽에 형성된 일부의 베리어막과, 베리어막 양측벽에 형성된 일부의 금속 씨드(Seed)를 포함하는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에서 반도체 소자의 BOAC/COA 제조 방법은 반도체 기판 상에 전도성 패드 및 패시베이션 산화막을 형성하며, 형 성된 전도성 패드 및 패시베이션 산화막 상부에 산화막(Oxide)을 전면 증착하는 단계와, 증착된 산화막의 일부를 선택적으로 제거하여 Bond pad가 형성될 영역을 정의하기 위한 산화막 패턴을 형성하는 단계와, 형성된 산화막 패턴 상부에 베리어막 및 금속 씨드(Seed)를 전면 증착하고, 증착된 금속 씨드 상부에 금속을 전면 증착하고, 증착된 금속에 대하여 산화막 패턴과 일부의 베리어막 및 금속 씨드가 노출될 때까지 평탄화하는 단계와, 노출된 산화막 패턴만을 식각을 통해 제거하여 BOAC/COA를 제조하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 BOAC/COA 구조를 나타낸 수직 단면도로서, 다음과 같은 BOAC/COA 구조를 갖는다.
즉, 반도체 기판(401) 상에 메탈 패드(Metal pad)(403) 및 패시베이션 산화막(passivation Oxide)(405)이 형성되어 있다.
다음으로, 메탈 패드(403) 및 패시베이션 산화막(405) 상부에 Bond pad가 형성될 영역으로 정의하기 위해 금속(Cu)(413)이 형성되어 있다.
그리고, 금속(Cu)(413) 양측벽에 일부의 베리어 메탈(TiW)(409a)이 형성되어 있으며, 이 형성된 베리어 메탈(409a) 양측벽에 일부의 금속(Cu) 씨드(Seed)(411a)가 형성되어 있다.
여기서, Bond pad가 형성될 영역은 산화막(Oxide)을 메탈 패드(403) 및 패시베이션 산화막(405) 상부에 전면 증착시키고, 전면 증착된 산화막의 일부를 선택적으로 제거하여 형성할 수 있다.
그리고, 금속(Cu)(413)과 일부 노출된 베리어 메탈(409a) 및 금속(Cu) 씨드(411a)는 산화막 패턴 상부에 베리어 메탈 및 금속(Cu) 씨드를 형성하고, 그 상부에 금속(Cu)(413)을 전면 증착시키며, 증착된 금속(Cu)에 대하여 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 평탄화 공정을 실시하여 산화막 패턴과, 그리고 베리어 메탈(409a) 및 금속 씨드(411a)의 일부가 노출되며, 산화막 식각(Etch)(예컨대, 드라이) 공정을 실시하여 잔류하는 산화막 패턴만을 선택적으로 제거하여 형성할 수 있다.
따라서, 본 발명은 금속(Cu) 듀얼 다마신 공정을 이용하여 BOAC/COA를 구현함으로써, 원가 절감 및 소자 성능을 향상시킬 수 있다.
도 4a 내지 도 4d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 BOAC/COA 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 반도체 공정을 실시하여 실리콘 기판(401) 상에 전도성(메탈) 패드(403) 및 패시베이션 산화막(405)을 형성하며, 형성된 메탈 패드(403) 및 패시베이션 산화막(405) 상부에 산화막(Oxide)을 전면 증착한 다음에, 전면 증착된 산화막의 일부를 선택적으로 제거함으로써, 메탈 패드(403) 및 패시베이션 산화막(405) 상부에 Bond pad가 형성될 영역을 정의하기 위한 산화막 패턴(407)을 일 예로, 도 3a에 도시된 바와 같이 형성한다.
다음에, Bond pad가 형성될 영역을 정의하기 위한 산화막 패턴(407) 상부에 베리어 메탈(베리어막)(409)을 전면 증착하고, 이어서 증착된 베리어 메탈(409) 상에 CVD 공정을 실시하여 금속 씨드(411)를 일 예로, 도 3b에 도시된 바와 같이 전면 증착한다.
다음으로, 금속 씨드(411) 상부에 금속(413)을 전면 증착한 다음에, 증착된 금속에 대하여 CMP 공정을 실시하여 일 예로, 도 3c에 도시된 바와 같이 산화막 패턴(407a)과 그리고 베리어 메탈(409a) 및 금속 씨드(411a)가 일부 노출될 때까지 평탄화한다.
마지막으로, 산화막 식각(Etch)(드라이) 공정을 실시하여 잔류하는 산화막 패턴(407a)만을 선택적으로 제거하면 금속(413)과, 그리고 일부 노출된 베리어 메탈(409a) 및 금속 씨드(411a)는 제거되지 않으면서 일 예로, 도 3d에 도시된 바와 같이 BOAC/COA 제조를 구현할 수 있다.
따라서, 본 발명은 금속(Cu) 듀얼 다마신 공정을 이용하여 BOAC/COA를 구현함으로써, 기존에서와 같이 황산 bath에 의해 PR이 녹게 되어 금속 증착이 비정상적으로 이루어지는 문제점과, 그리고 스트리밍 공정에서 동일한 금속 물질에 의해 데미지(Damage)가 발생되는 문제점을 해결할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업 계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 금속 듀얼 다마신 공정을 이용하여 BOAC/COA를 구현함으로써, 기존에서와 같이 황산 bath에 의해 PR이 녹게 되어 금속 증착이 비정상적으로 이루어지는 문제점과, 그리고 스트리밍 공정에서 동일한 금속 물질에 의해 데미지가 발생되는 문제점을 해결할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 반도체 소자의 수율 및 신뢰성이 향상되어 원가 절감 및 소자 성능을 향상시킬 수 있는 효과가 있다.
Claims (9)
- 반도체 기판 전면에 형성된 전도성 패드와,상기 전도성 패드 상에 형성된 패시베이션 산화막과,상기 전도성 패드 및 패시베이션 산화막 상부에 Bond pad가 형성될 영역으로 정의하기 위해 형성된 금속과,상기 형성된 금속의 양측벽에 형성된 일부의 베리어막과,상기 베리어막 양측벽에 형성된 일부의 금속 씨드(Seed)를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속은, Cu로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 베리어막은, TiW로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 Bond pad가 형성될 영역은,상기 전도성 패드 및 패시베이션 산화막 상부에 전면 증착된 산화막의 일부를 선택적으로 제거시켜 형성하는 것을 특징으로 하는 반도체 소자.
- (a) 반도체 기판 상에 전도성 패드 및 패시베이션 산화막을 형성하며, 상기 형성된 전도성 패드 및 패시베이션 산화막 상부에 산화막(Oxide)을 전면 증착하는 단계와,(b) 상기 (a)단계에서 증착된 산화막의 일부를 선택적으로 제거하여 Bond pad가 형성될 영역을 정의하기 위한 산화막 패턴을 형성하는 단계와,(c) 상기 (b)단계에서 형성된 산화막 패턴 상부에 베리어막 및 금속 씨드(Seed)를 전면 증착하고, 상기 증착된 금속 씨드 상부에 금속을 전면 증착하고, 상기 증착된 금속에 대하여 상기 산화막 패턴과 일부의 베리어막 및 금속 씨드가 노출될 때까지 평탄화하는 단계와,(d) 상기 (c)단계에서 노출된 산화막 패턴만을 식각을 통해 제거하여 BOAC/COA를 제조하는 단계를 포함하는 반도체 소자의 BOAC/COA 제조 방법.
- 제 5 항에 있어서,상기 (c)단계에서의 금속은, Cu인 것을 특징으로 하는 반도체 소자의 BOAC/COA 제조 방법.
- 제 5 항에 있어서,상기 (c)단계에서의 베리어막은, TiW인 것을 특징으로 하는 반도체 소자의 BOAC/COA 제조 방법.
- 제 5 항에 있어서,상기 (c)단계에서의 평탄화는, CMP 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 BOAC/COA 제조 방법.
- 제 5 항에 있어서,상기 (d)단계에서의 식각은, 건식 공정인 것을 특징으로 하는 반도체 소자의 BOAC/COA 제조 방법.
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