KR101184377B1 - 반도체 소자의 ｍｉｍ 캐패시터 제조방법 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로서, 금속 배선이 형성된 반도체 기판 상에, 절연막 및 TiW막을 차례로 증착하는 단계와, 상기 TiW막의 일부을 선택적으로 습식식각하여 상부전극을 형성하는 단계와, 상기 상부전극을 포함하는 절연막 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 내에 상부전극 및 반도체 기판의 일부를 노출시키는 듀얼 다마신 패턴을 형성하는 단계 및 상기 듀얼 다마신 패턴 내에 구리배선을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법을 제공한다.
MIM, TiW, 습식, 폴리머

Description

반도체 소자의 ＭＩＭ 캐패시터 제조방법{Method of manufacturing MIM capacitor of semiconductor device}
도 1은 종래기술에 따른 문제점을 나타내는 단면 사진.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면의 주요부분에 대한 부호설명>
1: 반도체 기판 2: 절연막
3: TiW막 3a: 상부전극
4: 감광막 패턴 5: 구리 확산 방지막
6: 층간절연막 7: 듀얼 다마신 패턴
8: 구리배선
본 발명은 반도체 소자의 MIM(Metal-Insulator-Metal) 캐패시터 제조방법에 관한 것으로서, 특히, TiW막의 습식식각 공정으로 상부전극을 형성함으로써, 폴리머의 발생을 억제하고 소자의 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 MIM 캐패시터 제조방법에 관한 것이다.
복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터와 캐패시터를 필요로 한다. 특히 캐패시터는 교류 전류에 대해 통과 기능을 갖고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다.
회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있으며, 구리배선에서도 MIM 구조를 구현하기 위해 많은 노력을 기울이고 있다. 이러한, 구리배선에서의 MIM은 다마신 패턴을 적용하고 있으며, 비저항이 작고 내부에 공핍(depletion)에 의한 기생 캐패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
통상적으로, 종래기술에 따른 반도체 소자의 MIM 캐패시터는, 먼저, 하부 금속배선이 형성된 반도체 기판을 제공한 후, 상기 반도체 기판 상에 절연막 및 상부전극 형성용막을 차례로 증착하여 형성한다. 이때, 상기 절연막은 SiN막을 이용하여 형성할 수 있으며, 상기 상부전극 형성용막은 TaN막을 이용하여 형성할 수 있다.
다음으로, 상기 상부전극 형성용막 상에 MIM 캐패시터 형성 영역을 정의하는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 식각마스크로 상기 상부전극 형성용막을 건식식각하여, 상부전극을 형성한다. 계속해서, 상기 감광막 패턴을 제거한 다. 이때, 종래기술에 따른 MIM 캐패시터의 상부전극을 형성하기 위한 식각공정시, 발생하는 폴리머(polymer)는 상기 감광막 패턴의 제거 공정에서 쉽게 제거되지 않는다.
이로 인해, 도 1에 도시한 바와 같이, 상부전극이 리프팅(lifting) 됨에 따라, 소자의 신뢰성이 열화되고, 소자의 제조 수율 또한 떨어지는 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, MIM 캐패시터의 상부전극을 TaN막 대신 TiW막을 이용하여 형성하고, 상기 상부전극 형성을 위한 식각공정을, 건식식각 공정 대신에 습식식각 공정을 수행함으로써, 종래 건식식각 공정의 부산물인 폴리머의 발생을 억제하고 소자의 배선 신뢰성을 향상시킬 수 있는 반도체 소자의 MIM 캐패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 제조방법은, 금속 배선이 형성된 반도체 기판 상에, 절연막 및 TiW막을 차례로 증착하는 단계와, 상기 TiW막의 일부을 선택적으로 습식식각하여 상부전극을 형성하는 단계와, 상기 상부전극을 포함하는 절연막 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 내에 상부전극 및 반도체 기판의 일부를 노출시키는 듀얼 다마신 패 턴을 형성하는 단계 및 상기 듀얼 다마신 패턴 내에 구리배선을 형성하는 단계를 포함한다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 TiW막을 증착한 후에, 하드마스크막을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 하드마스크막은 SiN 또는 SiC로 이루어지는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 상부전극을 형성하기 위한 습식식각 공정은, 희석 H2O2를 이용하여 수행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 희석 H2O2 식각용액은, 5(H2O): 1(H2O2) 내지 1000(H2O): 1(H2O2) 의 비율을 갖는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서, 상기 습식식각 공정을 수행한 후, 순수를 이용하여 린스하는 단계 및 IPA 드라이어를 이용하여 건조시키는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 MIM 캐패시터 제조방법에서,상기 층간절연막을 증착하기 전에, 구리확산방지막을 증착하는 단계를 더 포함하는 것이 바람직하다.
먼저, 종래기술에 따른 문제점을 해결하기 위한 본 발명의 원리는, 상부전극을 형성하기 위한 도전막으로써, TaN막 대신 SiN 절연막과 습식 식각 선택도가 높은 TiW막을 이용하고, 종래의 건식 식각 공정시 생성되는 폴리머 발생을 억제하기 위하여, 상기 TiW막을 습식식각하는 것이다.
즉, 상부전극 형성용 TiW막 상에 MIM 캐패시터 패턴을 형성한 후, 상기 TiW막을 H2O2: H20의 혼합 용액을 식각용액으로 이용하여 습식식각한다. 이때, SiN 절연막은 상기 식각용제에 거의 식각되지 않으며, SiN 절연막의 표면에 종래의 건식식각 공정시 발생되는 폴리머도 형성되지 않는다. 일반적으로 Si3N4박막은 아래의 화학반응식과 같이 HF 또는 4H3PO4에 의하여 습식식각된다.
(화학반응식)
Si3N4 + 18HF → H2SiF6 +2(NH4)2SiF6
3Si3N4 + 27H2O +4H3PO4 → 4(NH4)3PO4 +9H2SiO3
상술한 바와 같이, 본 발명에 따르면, TiW막과 SiN 절연막과의 습식 식각 선택도가 높은 희석(dilute) H2O2용액을 이용하여, 습식식각 공정을 수행하여 캐패시터를 형성함으로써, 종래 건식식각 공정의 부산물인 폴리머의 발생이 억제된 캐패시터를 형성할 수 있고, 이에 따라, 소자의 배선 신뢰성 및 수율이 향상되는 효과가 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 이미지 센서의 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 먼저, 금속배선이 형성된 반도체 기판(1)상에 절연막(2) 및 상부전극 형성용 TiW막(3)을 증착한다. 여기서, 상기 반도체 기판(1)은 도시하지는 않았지만, 웰, 소자분리막, 트랜지스터 및 금속배선 등이 형성되어 있고, 만약 0.13㎛의 기술(technology)이라면, 전체 8배선 중 7층 구리배선층을 나타낸다.
또한, 상기 절연막(2)은 SiN막(k=7~8)으로 형성되어 있고, 상기 SiN막의 두께는 소자에서 요구되는 캐패시터 밀도에 따라 달라진다. 만약, 요구되는 값이 1.5fF/㎛2이라면, 상기 절연막(2)는 325Å의 두께로 증착하는 것이 바람직하다.
그리고, 상기 상부전극 형성용 TiW막(3)은, 600Å 정도의 두께로 스퍼터(sputter) 방식을 적용해서 형성할 수 있다.
여기서, 후속적으로 진행되는 상부전극(3a) 상의 비아홀 식각공정시, 도면에 도시하지는 않았지만, 상기 상부전극(3a)이 손상되는 것을 막기 위하여, 상기 상부전극(3a) 상에 하드마스크막을 증착할 수도 있다. 상기 하드마스크막은 SiN막 또는 SiC막으로 형성할 수 있다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 상부전극 형성용 TiW막(3) 상에 감광막(도시안됨)을 증착한 후, 상기 감광막을 노광 및 현상하여 상기 TiW막(3)의 일부를 노출시키는 감광막 패턴(4)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(4)을 식각마스크로 이용하여, 상기 상부전극 형성용 TiW막(3)을 습식식각하여 상부전극(3a)을 형성한다. 이때, 상기 습식식각 공정은, 5(H2O): 1(H2O2) 내지 1000(H2O): 1(H2O2) 의 비율을 갖는 희석 H2O2 식각용액을 이용하여, 약 70℃ 정도에서 1분 내지 10분 정도 수행하는 것이 바람직하다.
여기서, 본 발명에서는, TiW막(3)을 희석(dilute) H2O2용액을 이용하여 습식식각 공정을 수행하여, 상부전극(3a)을 형성함으로써, 종래 건식식각 공정의 부산물인 폴리머의 발생이 억제된 캐패시터를 형성할 수 있고, 이에 따라, 소자의 배선 신뢰성 및 소자의 제조 수율이 향상되는 효과가 있다.
계속해서, 상기 습식식각 공정을 수행한 후, 상기 반도체 기판(1)를 순수(DI water)로 린스(rinse)한 후에, IPA(Iso Propyl Alcohol) 드라이어를 이용하여 건조시킨다.
그런 다음, 도 2d에 도시한 바와 같이, 애싱(ashing) 공정을 수행하여 상기 감광막 패턴(4)을 제거한다. 다음으로, 상기 습식식각을 통해 형성된 상부전극(3a)을 포함하는 절연막(2) 상에, 구리 확산방지막(5)을 증착한다. 이때, 상기 구리 확산방지막(5)은, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 적용하여, SiN 또는 SiC막을 이용하여 형성할 수 있다. 또한, 상기 구리 확산방지막(5)은, 디자인 룰에 따라 대략 0Å(증착이 필요없는 경우) 내지 300Å 정도로 증착하는 것이 바람직하다.
다음, 도 2e에 도시한 바와 같이, 상기 구리 확산방지막(5) 상에 층간절연막(6)을 증착한다.
그런 다음, 도 2f에 도시한 바와 같이, 상기 층간절연막(6), 구리 확산방지막(5) 및 절연막(2)을 선택적으로 식각하여, 상기 상부전극(3a) 및 상기 반도체 기판(1)의 일부분을 노출시키는 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴(7)을 각각 형성한다.
다음, 도 2g에 도시한 바와 같이, 상기 듀얼 다마신 패턴(7)이 형성된 층간절연막 전체 구조상에 TaN/Ta 박막(도시안됨) 및 씨드(seed)층(도시안됨)을 500Å 내지 1500Å 정도의 두께로 증착한다. 다음, 상기 듀얼 다마신 패턴(7) 매립하도록 구리막을 형성한 후, 상기 층간절연막(6)이 노출될 때까지 CMP하여, 상기 듀얼 다마신 패턴(7) 내에 구리배선(8)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 제조방법에 의하면, 구리배선에서의 MIM 캐패시터 형성공정에서, 상부전극을 형성하기 위한 도전막으로써, SiN막으로 이루어진 절연막과 습식식각 선택도가 높은 TiW막을 사용하고, 상기 TiW막과 SiN막의 습식식각 선택도가 높은 희석 H2O2를 사용하여, 상기 TiW막의 습식식각 공정을 수행함으로써, 종래 건식식각의 부산물인 폴리머 발생을 억제하여 신뢰성 있는 캐패시터를 형성할 수 있는 효과가 있다.
따라서, 소자의 배선 신뢰성을 향상시킬 수 있고, 소자의 제조 수율 또한 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 금속 배선이 형성된 반도체 기판 상에, 절연막 및 TiW막을 차례로 증착하는 단계;
    상기 TiW막의 일부을 선택적으로 습식식각하여 상부전극을 형성하는 단계;
    상기 상부전극을 포함하는 절연막 상에 층간절연막을 증착하는 단계;
    상기 층간절연막 내에 상부전극 및 반도체 기판의 일부를 노출시키는 듀얼 다마신 패턴을 형성하는 단계; 및
    상기 듀얼 다마신 패턴 내에 구리배선을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 TiW막을 증착한 후에, 하드마스크막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제 2 항에 있어서,
    상기 하드마스크막은 SiN 또는 SiC로 이루어진 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 상부전극을 형성하기 위한 습식식각 공정은, H2O2가 포함된 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  5. 제 4 항에 있어서,
    상기 H2O2가 포함된 용액은, 5(H2O): 1(H2O2) 내지 1000(H2O): 1(H2O2) 의 비율을 갖는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 습식식각 공정을 수행한 후, 순수를 이용하여 린스하는 단계; 및
    IPA 드라이어를 이용하여 건조시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 층간절연막을 증착하기 전에, 구리확산방지막을 증착하는 단계를 더 포 함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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