KR20090124398A - 반도체 소자 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 46
- 239000010949 copper Substances 0.000 claims abstract description 41
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052802 copper Inorganic materials 0.000 claims abstract description 40
- 239000000126 substance Substances 0.000 claims abstract description 33
- 238000007517 polishing process Methods 0.000 claims abstract description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 17
- 238000005498 polishing Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000009977 dual effect Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로서, 상세하게는 다마신 공정을 이용한 금속배선 형성과정에서 화학기계적연마공정에서의 균일도를 개선하기 위하여 구리와 선택도가 큰 물질을 포함하는 정지층을 형성하는 과정을 포함하는 반도체 소자 제조방법에 관한 것이다.
본 발명에 의한 반도체 소자의 제조방법은 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계; 상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계; 상기 정지층의 상부에 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀 또는 트렌치를 형성하는 단계; 상기 비아홀 또는 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계; 상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 포함하는 것을 특징으로 한다.
반도체, 화학기계적연마, 트렌치, 비아홀, 다마신
Description
본 발명은 반도체 소자 제조방법에 관한 것으로서, 상세하게는 다마신 공정을 이용한 금속배선 형성과정에서 화학기계적연마공정에서의 균일도를 개선하기 위하여 구리와 선택도가 큰 물질을 포함하는 정지층을 형성하는 과정을 포함하는 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line; FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line; BEOL)으로 구분된다. 배선 기술은 반도체 집적 회로의 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원공급 및 신호전달의 통로를 실리콘 위에 구현하는 기술이다.
과거에는 배선공정의 재료로서 알루미늄을 사용하였으나, 회로의 집적도가 증가하면서 웨이퍼의 금속층 수가 늘어나면서 더 이상 알루미늄을 사용하기가 어렵게 되었다. 이러한 이유로 최근에는 배선 기술에서 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선이 활발히 개발되고 있다.
그런데, 구리는 식각이 용이하지 않고 공정 중에 산화되기 때문에, 일반적인 금속 공정과는 달리 다마신(damascene) 공정 기술을 통해 구리 금속 배선을 형성한다. 특히, 듀얼 다마신 공정에서는 층간 절연막에 비아(via)홀 및 트렌치(trench)를 형성한 후, 전기화학 도금법을 이용하여 비아홀 및 트렌치에 구리를 매립하고, 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 평탄화시킴으로써 구리 배선을 형성하게 된다.
이러한 과정에서 화학적 기계적 연마공정의 특성상 화학적 기계적 연마의 균일도(uniformity)가 금속배선의 저항을 결정하는 중요한 요소이다. 도 1은 종래의 듀얼 다마신 공정에서 구리 증착후의 화학기계적 연마를 한 후의 단면도이다. 도 1에서 보는 바와 같이, 화학기계적 연마공정에서 균일한 연마가 이루어지지 않아서 좌측배선(10)과 우측배선(20)의 높이가 서로 상이하게 된다. 이러한 금속배선의 불균일도는 금속의 저항이 변하게 하고 이로 인하여 반도체 칩의 성능의 변화가 발생하는 문제가 있다.
본 발명은 상기된 문제점을 해결하기 위하여 발명된 것으로서, 다마신 공정을 이용한 구리배선 형성시의 화학기계적 연마공정후의 발생할 수 있는 구리배선의 두께의 균일도를 개선할 수 있는 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계; 상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계; 상기 정지층의 상부에 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀 또는 트렌치를 형성하는 단계; 상기 비아홀 또는 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계; 상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 다른 반도체 소자의 제조방법은 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계; 상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계; 상기 정지층의 상부에 제1 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀을 형성하는 단계; 상기 비아홀이 형성된 반도체 기판상에 제2포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계; 상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 정지층은 실리콘질화막이다.
본 발명에 의한 반도체 소자 제조방법에 의해 형성된 구리배선은 그 두께가 일정하게 되어 금속 저항의 산포를 개선할 수 있다.
이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.
본 발명에 의한 반도체 소자의 제조방법은 현재 구리를 이용한 금속배선을 형성하는 공정에서 가장 널리 사용되고 있는 듀얼 다마신 공정을 예시로 하여 설명한다. 도 2a 내지 도 2i는 본 발명의 일실시예로서 듀얼 다마신 공정에 의한 구리배선 형성과정을 도시한 개략도이다.
도 2a를 참조하면, 하부금속배선(105)이 형성된 반도체 기판(100)의 상부에 층간절연막(110)을 증착시킨다. 일반적으로 층간절연막은 통상적인 방법으로 증착된 산화막이다. 상기 층간절연막(110)의 상부에는 정지층(120)을 증착시킨다. 정지층(120)은 화학기계적 연마공정에서 구리와 선택도가 큰 물질을 포함하는 층으로서, 향후 화학기계적 연마과정에서 화학기계적연마공정의 종료점을 검출하는데 사용된다. 화학기계적 연마공정의 진행중에 정지층이 검출되면 화학기계적 연마공정은 정지되어 정지층보다 낮은 부분의 구리층은 연마가 되지 않는다. 정지층은 구리와 선택도가 큰 물질을 포함하고 있으면 그 재질에 대해서는 특별한 제한은 없으나, 일반적으로 실리콘 질화막을 사용하는 것이 바람직하다.
다음으로 도 2b를 참조하면, 비아홀을 만들기 위하여 먼저 제1 포토레지스트를 상기 정지층(120)의 상부에 증착시킨 후에 포토공정을 진행하여 비아홀용 포토레지스트 패턴(130)을 형성한다.
다음으로 비아홀용 포토레지스트 패턴(130)을 마스크로 이용하여 상기 층간절연막(110)을 식각하여서 2c에서 보는 바와 같은 형상의 비아홀(140)을 형성시킨다. 다음으로 비아홀(140)이 형성된 이후에 애싱(ASHING) 공정을 진행하여 포토레지스트 등의 이물질을 제거하여 도 2d와 같은 형상이 되도록 한다.
다음으로 트렌치를 형성하는 과정을 거치게 된다. 이를 위하여 먼저 후속공정에서 비아홀(140)이 손상되는 것을 방지하기 위하여 희생막(150)을 도포하고 리세스 처리하여 비아홀의 내부에만 희생막(150)이 잔존하도록 하여 도 2e와 같은 형상이 되도록 한다.
다음으로 도 2f를 참조하면, 트렌치(145) 형성을 위하여 먼저 제2 포토레지스트를 상기 정지층(120)의 상부에 증착시킨 후에 포토 공정을 진행하여서 정지층(120)의 상부에 트렌치용 포토레지스트 패턴(160)이 형성되도록 한다. 트렌치용 포토레지스트 패턴(160)을 마스크로 이용하여서 식각 공정을 진행하여 트렌치(145)를 형성한다. 트렌치가 형성된 이후에 애싱공정등을 거치셔 제2 포토레지스트(160)와 희생막(150)을 제거하여 도 2g와 같은 형상이 되도록 한다.
다음으로 상기 금속배선을 형성하기 위하여 구리(170)를 증착시켜서 도 2h와 같은 형상이 되도록 한다. 구리가 증착된 이후에 화학기계적 연마공정을 진행하게 된다. 다만 이 과정에서 화학기계적연마는 정지(120)층이 검출되면 정지하게 된다. 따라서 도 1에서 보는 바와 같이 웨이퍼의 위치에 따라서 연마정도가 일정하게 되어, 도 2i에서 보는 바와 같이 좌측과 우측의 금속배선의 높이가 일정하게 된다.
이상에서는 듀얼 다마신 공정을 일예로 하여 본 발명을 설명하였지만, 이러한 과정은 반드시 듀얼 다마신 공정에만 한정되는 것은 아니다. 예를 들어 비아홀 이나 트렌치만 형성하는 경우에는 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계; 상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계; 상기 정지층의 상부에 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀 또는 트렌치를 형성하는 단계; 상기 비아홀 또는 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계; 상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 거치면 된다.
도 1은 종래의 듀얼 다마신 공정에서 구리 증착후의 화학기계적 연마를 한 후의 단면도,
도 2a 내지 도 2i는 본 발명의 일실시예로서 듀얼 다마신 공정에 의한 구리배선 형성과정을 도시한 개략도이다.
<도면의 주요부분에 대한 주요부호의 설명>
110 : 층간절연막 120 : 정지층
140 : 비아홀 145 : 트렌치
170 : 구리층
Claims (3)
- 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계;상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계;상기 정지층의 상부에 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀 또는 트렌치를 형성하는 단계;상기 비아홀 또는 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계;상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 하부배선이 형성된 반도체 기판상에 층간절연막을 증착시키는 단계;상기 층간절연막의 상부에 화학기계적연마공정에서 구리와 선택도가 큰 물질을 포함하는 화학기계적연마공정의 정지층을 증착시키는 단계;상기 정지층의 상부에 제1 포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 비아홀을 형성하는 단계;상기 비아홀이 형성된 반도체 기판상에 제2포토레지스트 패턴을 형성하고 이를 마스크로 이용하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 반도체 기판상에 구리를 증착시키는 단계;상기 구리가 증착된 반도체 기판을 화학기계적연마공정을 통하여 상기 정지층의 상부까지 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서, 상기 정지층은 실리콘질화막인 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080050602A KR20090124398A (ko) | 2008-05-30 | 2008-05-30 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080050602A KR20090124398A (ko) | 2008-05-30 | 2008-05-30 | 반도체 소자 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090124398A true KR20090124398A (ko) | 2009-12-03 |
Family
ID=41686335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080050602A KR20090124398A (ko) | 2008-05-30 | 2008-05-30 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090124398A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI634636B (zh) * | 2016-09-09 | 2018-09-01 | 思鷺科技股份有限公司 | 半導體結構 |
| US10090256B2 (en) | 2014-06-24 | 2018-10-02 | Ibis Innotech Inc. | Semiconductor structure |
-
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- 2008-05-30 KR KR1020080050602A patent/KR20090124398A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |