KR20080093543A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 제공된다.
상기 반도체 소자의 제조 방법은, 칩 영역과 에지 영역으로 구분된 반도체 기판 상에, 패드 산화막 패턴 및 패드 질화막 패턴을 포함하는 패드 패턴을 형성하여 소자분리영역을 정의하는 단계; 상기 패드 패턴을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 전면에 희생산화막을 형성하는 단계; 상기 에지 영역의 희생 산화막을 선택적으로 제거하는 단계; 상기 에지 영역의 패드 질화막 패턴을 제거하는 단계; 및 상기 칩 영역의 희생 산화막을 제거하는 단계를 포함한다.
웨이퍼, 칩영역, 에지영역, 드롭(drop) 결함, 소자 분리막

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1c는 종래의 반도체 소자의 제조 공정의 일부분을 순차적으로 나타낸 공정 단면도.
도 2는 종래의 반도체 소자의 제조 공정시에 발생하는 드롭 결함의 분포도를 나타낸 도면.
도 3은 도 2에 도시된 드롭 결함이 칩 영역에 위치된 상태를 나타낸 도면.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
본 발명은 소자 분리막 형성 공정시에 드롭 결함이 발생하는 것을 억제하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자를 제조함에 있어서는, 반도체 기판 상에 소자 분리막을 형성해 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지 하고 소자를 서로 분리하도록 하는 소자분리영역을 정의한다.
그런데, 상기 소자 분리막은, 반도체 기판 상에 트렌치를 형성하고 나서, 상기 트렌치가 매립되게 갭필 산화막을 증착한 후, 화학기계적 연마공정으로 이 갭필 산화막의 불필요한 부분을 연마함으로서 형성될 수 있다.
그러나, 이러한 방법으로 소자 분리막을 형성하는 경우, 하나의 반도체 기판 상에서도 실제로 소자가 형성될 칩 영역과 그 외의 에지 영역 간에 트렌치가 불규칙하게 형성될 수 있다.
이하 첨부한 도면을 참고로, 종래의 반도체 소자의 제조 방법 및 이의 문제점을 간략히 설명하기로 한다. 도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자분리막 제조 공정의 일부분을 순차적으로 나타낸 공정 단면도이다.
도 1a를 참조하면, 먼저, 반도체 기판(100) 상에 소자 분리막이 형성될 영역, 즉, 소자분리영역을 개방하는 패드 패턴(110)을 형성한다. 이러한 패드 패턴(110)은 반도체 기판(100) 상에 순차 적층된 패드 산화막 패턴(111) 및 패드 질화막 패턴(114)을 포함한다. 그런데, 이러한 패드 패턴(110)은 실제 소자가 형성될 칩 영역에서는 균일한 크기로 형성되는 반면에, 에지 영역에서는 반도체 기판(웨이퍼)의 라운딩진 에지로 인해 "A"와 같이 불균일한 크기로 형성될 수 있다.
이어서, 도 1b를 참조하면, 상기 패드 패턴(110)을 마스크로 반도체 기판(100)을 식각하여 트렌치(120)를 형성한다. 그런데, 상기 패드 패턴(110)이 에지 영역에서 불균일한 크기로 형성됨에 따라, 이를 사용해 형성되는 상기 트렌치(120) 역시 에지 영역에서 불균일한 크기로 형성될 수 있고, 이에 비해, 상기 칩 영역에 서는 균일한 크기로 상기 트렌치(120)가 형성된다.
또한, 상기 트렌치(120)의 형성을 위한 식각 공정을 진행하면, 반도체 기판(100) 상에 상당량의 식각 불순물이 발생하며, 이에 따라, 도 1c를 참조하면, 예를 들어, 불산을 포함하는 세정액을 사용해 이러한 식각 불순물을 제거하기 위한 세정 공정을 진행한다. 그런데, 이러한 세정 공정 중에 상기 패드 패턴(110)의 패드 산화막 패턴(111)의 일부가 제거될 수 있다. 특히, 상기 패드 패턴(110)이 불균일한 크기로 형성된 에지 영역에서는 일부의 패드 패턴(110)이 상대적으로 작은 크기로 형성될 수 있는데, 이러한 패드 패턴(110)에 포함된 패드 산화막 패턴(111)의 전부가 상기 세정 공정 중에 제거되어 그 상부의 패드 질화막 패턴(114)이 반도체 기판(100)으로부터 이탈될 수 있다.
이렇게 이탈된 패드 질화막 패턴(114)은 도 2 및 도 3에 도시된 바와 같이, 칩 영역으로 흘러들어가 드롭(drop) 결함을 유발하여 후속 공정에서 소자의 신뢰성을 크게 저하시킬 수 있다.
도 2는 종래의 반도체 소자의 제조 공정시에 발생하는 드롭 결함의 분포도를 나타낸 도면이고, 도 3은 도 2에 도시된 드롭 결함이 칩 영역에 위치된 상태를 나타낸 도면이다.
이에 본 발명은 웨이퍼의 에지 영역에서 이탈된 패드 질화막 패턴으로 인해 드롭 결함이 발생하는 것을 억제하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
본 발명은 칩 영역과 에지 영역으로 구분된 반도체 기판 상에, 패드 산화막 패턴 및 패드 질화막 패턴을 포함하는 패드 패턴을 형성하여 소자분리영역을 정의하는 단계; 상기 패드 패턴을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물 전면에 희생산화막을 형성하는 단계; 상기 에지 영역의 희생 산화막을 선택적으로 제거하는 단계; 상기 에지 영역의 패드 질화막 패턴을 제거하는 단계; 및 상기 칩 영역의 희생 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 반도체 소자의 제조 방법에서, 상기 희생 산화막은, 500 내지 3000Å의 두께로 형성할 수 있다.
또한, 상기 반도체 소자의 제조 방법에서, 상기 칩 영역의 희생 산화막을 제거하는 단계 및 상기 에지 영역의 희생 산화막을 제거하는 단계에서는, 불산을 포함하는 식각액을 사용할 수 있다.
그리고, 상기 반도체 소자의 제조 방법에서, 상기 에지 영역은, 반도체 기판의 최외각변으로부터 5mm 이내에 있는 영역으로 정의될 수 있다.
또한, 상기 반도체 소자의 제조 방법에서, 상기 에지 영역의 패드 질화막 패턴을 제거하는 단계에서는, 인산을 포함하는 식각액을 사용할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 4a 내지 도 4e를 참고로 하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 4a를 참조하면, 실제 소자가 형성될 칩 영역과 그 외의 에지 영역으로 구분된 반도체 기판(100) 상에 순차 적층된 패드 산화막 패턴(111) 및 패드 질화막 패턴(114)을 포함하는 패드 패턴(110)을 형성한다. 이러한 패드 패턴(110)은 반도체 기판(100) 상에 패드 산화막 및 패드 질화막을 순차 적층하고, 그 위에 소자 분리막이 형성될 영역, 즉, 소자 분리 영역을 개방하는 감광막 패턴을 형성하고 나서, 이러한 감광막 패턴을 이용해 상기 패드 산화막 및 패드 질화막을 패터닝함으로서 형성할 수 있다. 이렇게 형성된 상기 패드 패턴(110)은 소자 분리 영역을 정의한다.
그런데, 상기 패드 패턴(110)은 반도체 기판(100) 상에 실제 소자가 형성될 칩 영역에서는 균일한 크기를 갖도록 형성되는 반면에, 상기 에지 영역에서는 반도체 기판(웨이퍼; 100)의 라운딩진 에지로 인하여 "A"와 같이 불균일한 크기를 갖도록 형성될 수 있다. 이때, 상기 에지 영역은, 실제 소자가 형성될 칩 영역을 최대 한 넓힐 수 있도록 상기 반도체 기판(100)의 최외각변으로부터 5mm 이내에 있는 영역, 더욱 구체적으로 1~5mm 이내에 있는 영역으로 정의될 수 있다.
한편, 도 4b를 참조하면, 상기 패드 패턴(110)을 형성해 소자 분리 영역을 정의한 후에는, 상기 패드 패턴(110)을 마스크로 상기 반도체 기판(100)을 식각하여 트렌치(120)를 형성한다. 이때, 상기 패드 패턴(110)이 에지 영역에서 불균일한 크기로 형성됨에 따라, 이를 마스크로 사용해 형성되는 상기 트렌치(120) 역시 에지 영역에서 불균일한 크기로 형성될 수 있고, 이에 비해, 상기 칩 영역에서는 균일한 크기로 상기 트렌치(120)가 형성된다.
한편, 상기 트렌치(120) 형성 공정시에, 상기 트렌치(120)의 내벽은 식각 공정으로 인해 손상을 입을 수 있으며, 이 때문에, 일반적으로 상기 트렌치(120)가 형성된 결과물을 산화하여 이러한 손상을 보상한다.
또한, 상기 트렌치(120)의 형성을 위한 식각 공정을 진행하면, 반도체 기판(100) 상에 상당량의 식각 불순물이 발생하므로, 상기 산화 공정 전에, 예를 들어, 불산을 포함하는 세정액을 사용해 이러한 식각 불순물을 제거하기 위한 세정 공정을 진행한다. 그런데, 이러한 세정 공정 중에 상기 패드 패턴(110)에 포함된 패드 산화막 패턴(111)의 일부가 제거될 수 있고, 특히, 상기 패드 패턴(110)이 불균일한 크기로 형성된 에지 영역에서는, 상대적으로 작은 크기로 형성된 일부의 패드 패턴(110)에 포함된 패드 산화막 패턴(111)이 전부 제거되어 그 상부의 패드 질화막 패턴(114)이 반도체 기판(100)으로부터 이탈될 수 있다. 이렇게 이탈된 패드 질화막 패턴(114)은 칩 영역으로 흘러들어가 드롭 결함을 유발할 수 있는데, 본 실 시예에서는 다음과 같은 방법으로 이러한 드롭 결함의 발생을 억제하고 나서 상기 세정 및 산화 공정을 포함하는 후속 소자 분리막 형성 공정을 진행한다.
이하, 도 4c 내지 4e를 참조하여 본 실시예에 따라 드롭 결함의 발생을 억제하는 방법을 상세히 설명한다.
먼저, 도 4c를 참조하면, 상기 트렌치(120)가 형성된 결과물 전면에 희생 산화막(130)을 형성한다. 이때, 상기 희생 산화막(130)은 하부에 위치하는 패드 패턴(110)이 완전히 매립되도록 두껍게 증착하는 것이 바람직하며, 예를 들어, 500 내지 3000Å의 두께로 형성할 수 있다.
이러한 희생 산화막(130)은, 반도체 기판(100)의 칩 영역에 형성된 패드 패턴(110)의 손상 없이, 에지 영역에 형성된 패드 패턴(110)의 패드 질화막 패턴(114)을 안전하게 제거하기 위한 보호막으로, 후속 소자 분리막 형성 공정에 있어서는 불필요한 막이다. 따라서, 상기 희생 산화막(130)은, 후속 소자분리막 형성 공정을 진행하기 전에 제거될 필요가 있다. 이러한 희생 산화막(130)의 제거를 위해서는 불산을 포함하는 식각액을 사용할 수 있으며, 이러한 식각액에 대한 식각율이 빠른 산화막, 예를 들어, PSG, BPSG, SOG 등의 산화물을 이용하여 상기 희생 산화막(130)을 형성할 수 있다.
상기 희생 산화막(130)을 형성한 후에는, 이러한 희생 산화막(130) 상에 에지 영역을 선택적으로 개방하고 칩 영역을 차단하는 감광막 패턴(140)을 형성한다.
이어서, 도 4d에 도시된 바와 같이, 상기 감광막 패턴(140)을 식각 마스크로 상기 에지 영역에 위치하는 희생 산화막(130)을 선택적으로 제거하여 그 하부의 패 드 패턴(110), 특히, 패드 패턴(110)에 포함된 패드 질화막 패턴(114)을 노출시킨다.
그리고 나서, 도 4e에 도시된 바와 같이, 상기 감광막 패턴(140)을 제거한 다음, 상기 에지 영역에서 노출된 패드 패턴(110)의 패드 질화막 패턴(114)을, 예를 들어, 인산(H3PO4)을 포함하는 식각액을 사용하여 제거한다. 이러한 인산계 식각액은 질화막과 산화막의 식각 선택비가 약 40:1로 매우 크기 때문에, 이러한 식각액을 사용한 패드 질화막 패턴(114)의 제거 공정 중에 상기 희생 산화막(130)으로 칩 영역을 효과적으로 보호할 수 있다.
상기 에지 영역의 패드 질화막 패턴(114)을 선택적으로 제거한 후에는, 도시하지는 않았으나, 상기 칩 영역의 희생 산화막(130)을 제거한다. 이러한 희생 산화막(130)의 제거 공정은 불산을 포함하는 식각액으로 진행할 수 있다. 이러한 희생 산화막(130)의 제거 공정에서, 에지 영역의 패드 산화막 패턴(111)이 함께 제거될 수도 있다.
상술한 공정을 거치면, 반도체 기판(100)의 에지 영역에 있는 패드 질화막 패턴(114)이 미리 제거되며, 그 이후에 세정 공정 및 산화 공정을 포함하는 추후의 소자 분리막 형성 공정이 진행된다. 그 결과, 상기 에지 영역의 패드 질화막 패턴(114)이 이탈되어 드롭 결함을 발생시킬 우려가 크게 줄어들고, 이에 따라, 드롭 결함에 의핸 소자의 신뢰성 저하를 억제할 수 있다.
상기한 바와 같이, 본 발명은 소자 분리막 형성 공정시에 반도체 기판(웨이퍼)의 에지 영역에서 패드 질화막 패턴이 이탈되어 드롭 결함을 유발하는 것을 억제할 수 있다.
따라서, 소자 분리막 형성 공정의 신뢰성을 향상시킬 수 있고, 더 나아가, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 칩 영역과 에지 영역으로 구분된 반도체 기판 상에, 패드 산화막 패턴 및 패드 질화막 패턴을 포함하는 패드 패턴을 형성하여 소자분리영역을 정의하는 단계;
    상기 패드 패턴을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 결과물 전면에 희생산화막을 형성하는 단계;
    상기 에지 영역의 희생 산화막을 선택적으로 제거하는 단계;
    상기 에지 영역의 패드 질화막 패턴을 제거하는 단계; 및
    상기 칩 영역의 희생 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생 산화막은, 500 내지 3000Å의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 칩 영역의 희생 산화막을 제거하는 단계 및 상기 에지 영역의 희생 산 화막을 제거하는 단계에서는, 불산을 포함하는 식각액을 사용하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 에지 영역은, 반도체 기판의 최외각변으로부터 5mm 이내에 있는 영역으로 정의되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 에지 영역의 패드 질화막을 제거하는 단계에서는, 인산을 포함하는 식각액을 사용하는 반도체 소자의 제조 방법.
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