KR20080088903A - 반도체 소자 및 그의 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 셀 영역의 패턴 밀도에 반하여 EM(Etch Monitoring) 박스의 패턴 밀도가 작고, 셀 패턴과 EM 박스의 CD(Critical Dimensino) 차이가 심해서 식각 공정을 진행할 경우 로딩 이펙트(Loading Effect)가 발생하는 문제를 해결하기 위하여, EM 박스 상부에 셀 패턴과 같이 소정 밀도 및 패턴 크기를 갖는 트렌치를 형성함으로써, 반도체 소자의 형성 공정을 진행하면서 발생할 수 있는 로딩 이펙트(Loading Effect)의 영향을 최소화하는 발명에 관한 것이다.

Description

반도체 소자 및 그의 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 EM(Etch Monitoring) 박스의 위치를 나타낸 평면도.
도 2는 EM(Etch Monitoring) 박스를 나타낸 평면 사진.
도 3은 EM(Etch Monitoring) 박스의 표면에 잔류하는 물질을 나타낸 평면 사진.
도 4 및 도 5는 종래 기술에 따른 반도체 소자의 문제점을 도시한 단면도들.
도 6은 본 발명에 따른 반도체 소자를 도시한 단면도.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 셀 영역의 패턴 밀도에 반하여 EM(Etch Monitoring) 박스의 패턴 밀도가 작고, 셀 패턴과 EM 박스의 CD(Critical Dimensino) 차이가 심해서 식각 공정을 진행할 경우 로딩 이펙트(Loading Effect)가 발생하는 문제를 해결하기 위하여, EM 박스 상부에 셀 패턴 과 같이 소정 밀도 및 패턴 크기를 갖는 트렌치를 형성함으로써, 반도체 소자의 형성 공정을 진행하면서 발생할 수 있는 로딩 이펙트(Loading Effect)의 영향을 최소화하는 발명에 관한 것이다.
반도체 소자의 형성 공정에 있어서 식각 공정을 제어하기 위해서는 반도체 기판의 절단면을 확인하는 것이 바람직하다. 그러나 반도체 소자의 형성 공정마다 반도체 기판을 절단하여 식각 상태를 조사하는 것은 현실적으로 불가능하다. 따라서, 식각 공정을 모니터링 하기 위하여 필드 영역의 외곽 부분인 스크라이브 레인(Scribe Lane) 영역에 식각 모니터링 패턴을 형성한다. 이를 EM(Etch Monitoring) 박스라고 하며 EM 박스는 필드 내의 다이에 형성되는 패턴 형성 공정을 이용하여 형성한다.
도 1은 EM(Etch Monitoring) 박스의 위치를 나타낸 평면도이다.
도 1을 참조하면, 반도체 기판(10)의 필드 영역을 나타낸 것으로 필드 내에 반도체 소자의 실제적인 패턴들이 형성되는 다이 영역(20)이 구비되고, 이들의 외곽 부분인 스크라이브 레인 영역에 EM 박스(30)가 구비된다.
도 2는 EM(Etch Monitoring) 박스를 나타낸 평면 사진이다.
도 2를 참조하면, EM 박스(30)는 모니터링 공정의 용의성을 위하여 100㎛ 정도의 크기로 형성하는 것이 바람직하다. 그러나, 100㎛의 크기는 상기 도 1에서 도시된 다이 영역(20) 내부에 형성되는 셀 패턴의 크기에 반하여 매우 큰 패턴이다. 또한, 셀 영역에 형성되는 패턴들은 다양한 형태로 구비되므로 후속 공정에서 식각 공정이 수행될 경우 셀 패턴이 형성된 영역과 EM 박스가 형성된 영역 사이의 식각 률이 서로 상이해지는 현상인 로딩 이펙트(Loading Effect) 문제가 발생하게 된다. 일반적으로 패턴의 크기가 큰 영역에서 식각 비율이 감소되므로 EM 박스 상부에 식각 잔류물이 남게 될 확률이 높다.
도 3은 EM(Etch Monitoring) 박스의 표면에 잔류하는 물질을 나타낸 평면 사진이다.
도 3을 참조하면, EM 박스(30) 형성한 다음 후속 공정을 진행하면서 EM 박스(30)의 표면에 잔류물(40)들이 발생한 것을 도시한 것이다. 이와 같이 발생한 잔류물(40)들에 의해서 식각 공정 후 EM 박스(30)의 두께 변화를 측정 공정이 불가능하게 되거나, 오류가 발생하는 문제가 있다.
도 4 및 도 5는 종래 기술에 따른 반도체 소자의 문제점을 도시한 단면도들이다.
도 4를 참조하면, 게이트 금속층(50) 게이트 하드마스크층(55) 및 게이트 스페이서(60)를 포함하는 게이트(65) 사이의 영역에 플러그(70)를 형성하는 공정을 도시한 것으로, 상기 도 3에서 설명한 바와 같이 EM 박스의 모니터링 공정이 정상적으로 수행되지 못한 상태에서 플러그(70)를 절연시키기 위한 식각 공정을 진행할 경우 식각 정지 시점이 명확하지 않아 플러그(70)가 정상적으로 절연되지 못한 문제를 도시한 것이다.
도 5를 참조하면, EM 박스의 모니터링 오류에 의하여 플러그(70) 절연을 위한 식각 공정이 과도하게 수행되고, 이로 인하여 게이트 하드마스크층(55)이 손상되고 게이트(65) 불량이 발생한다.
이상에서 설명한 바와 같이, 반도체 기판의 스크라이브 레인 영역에 형성되는 EM 박스는 셀 패턴에 반하여 패턴의 크기가 지나치게 크게 형성되므로 로딩 이펙트의 영향을 많이 받게 된다. 따라서, 후속 공정을 진행하는 것이 불가능해지거나 오류가 발생하여 반도체 소자의 형성 공정이 정상적으로 수행되지 못할 수 있다. 따라서 반도체 소자의 형성 공정 마진이 감소하고 생산 수율이 저하되는 문제가 있다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 EM 박스의 상부에 셀 패턴과 유사한 패턴 크기 및 밀도를 갖는 분할 패턴들을 형성함으로써, 반도체 소자의 형성 공정을 진행하면서 발생할 수 있는 로딩 이펙트의 영향을 최소화 하고, EM 박스의 상부층 두께를 정확하게 측정하여 정확한 데이터를 얻고, 이를 이용하여 후속 공정을 제어함으로써, 정상적인 반도체 소자의 형성 공정을 진행할 수 있도록 하는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는
소정의 하부층 및 상부층의 적층 구조로 EM(Etch Monitoring) 박스를 구성하는 반도체 소자에 있어서,
상기 EM 박스의 상부층은 0.1 ~ 5㎛의 CD(Critical Dimension)를 갖는 트렌치를 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치는 라인, 박스, 원형, 다각형 또는 이들의 조합 중 선택 된 어느 하나로 구비되는 것을 특징으로 하고, 상기 트렌치 사이의 간격은 0.5 ~ 1.0㎛ 인 것을 특징으로 한다.
아울러, 상기 반도체 소자를 형성하기 위한 것으로 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판의 셀 영역에 게이트 전극층 및 하드마스크층의 적층 구조를 갖는 게이트를 형성함과 동시에, 스크라이브 레인 영역에는 상기 게이트와 ㄷ동일한 구조를 갖는 (Etch Monitoring) 박스를 형성하는 단계와,
상기 반도체 기판 전면에 층간절연막을 형성하는 단계와,
상기 셀 영역에는 랜딩 플러그 콘택 영역을 노출시키는 패턴을 정의하고, 상기 EM 박스 형성 영역 상부에는 0.1 ~ 5㎛의 CD(Critical Dimension)를 갖는 스페이스 패턴을 정의하는 마스크를 이용하여 상기 층간절연막을 식각하는 단계 및
상기 식각 공정에 의해 노출된 상기 EM 박스의 하드마스크층 두께를 측정하여 상기 게이트의 하드마스크층 식각 정도를 확인하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 스페이스 패턴은 라인, 박스, 원형, 다각형 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하고, 상기 스페이스 패턴 사이의 간격은 0.5 ~ 1.0㎛ 인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 6을 참조하면, 반도체 기판(100) 상에 하부층(110) 및 상부층(120)의 적층 구조로 구비된 EM 박스(140)가 구비된다.
여기서, 하부층(110) 및 상부층(120)은 게이트, 비트라인, 캐패시터 또는 금속배선 중 선택된 어느 하나를 형성하는 공정에서 사용되는 적층 구조들을 대표하는 것이다. 예를 들면, 게이트 형성 공정에서 사용되는 적층 구조는 게이트 폴리실리콘층, 게이트 금속층 및 하드마스크층으로 구분되는데, 이 경우 게이트 전극이되는 게이트 폴리실리콘층 및 게이트 금속층을 하부층(110) 이라 하고 하드마스크층을 상부층(120)이라 할 수 있다. 이때, 상부층(120)은 소정의 트렌치(130)를 포함하고 있으며, 트렌치(130)의 CD(Critical Dimension)(D1)은 0.1 ~ 0.5㎛ 이고, 트렌치(130)와 인접한 트렌치(130)와의 간격(D2)은 0.5 ~ 1.0㎛ 가 되도록 형성하는 것이 바람직하다.
여기서, 트렌치(130)의 CD 및 간격을 조절하는 것은 셀 영역 식각 공정과 EM 박스에서 이루어지는 식각 정도가 동일하게 유지되도록 하기 위한 것이다. 10 ~ 100㎛의 크기로 형성되는 EM 박스(140)는 미세한 셀 패턴 식각 공정 시 로딩 이펙트의 영향으로 표면에 불순물이 잔류할 수 있으므로 EM 박스(140) 상부층의 모양을 로딩 이펙트의 영향을 최소화할 수 있는 형태로 분할하는 것이다.
아울러, 도 6의 EM 박스를 형성하는 방법 및 그를 이용한 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 7a 내지 도 7f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도 7a (i) 내지 도 7f (i)은 셀 영역을 도시한 단면도들이고 도 7a (ii) 내지 도 7f (ii)은 EM 박스 영역을 도시한 단면도들이다.
도 7a를 참조하면, 반도체 기판(200)의 셀 영역 상에 게이트 폴리실리콘층(210a), 게이트 금속층(220a), 게이트 하드마스크층(230a)의 적층 구조로 구비되고, 상기 적층 구조의 측벽에는 스페이서(240)가 구비되는 게이트(250)를 형성한다. 이때, EM 박스 영역에는 게이트 폴리실리콘층(210a), 게이트 금속층(220a), 게이트 하드마스크층(230a)의 적층 구조로 EM 박스(260)가 형성된다.
도 7b를 참조하면, 랜딩 플러그 콘택홀 형성을 위해서 반도체 기판(100) 전면에 층간절연막(270)을 형성한다. 이때, 층간저연막(270)은 산화막 계열의 무질을 이용하여 형성하는 것이 바람직하다.
도 7c를 참조하면, 층간절연막(270) 상부에 소정의 하드마스크 패턴을 형성한다. 여기서, 셀 영역에는 랜딩 플러그 콘택 영역을 노출시키는 하드마스크 패턴(280a)을 형성하고, EM 박스 형성 영역에는 0.1 ~ 5㎛의 CD(Critical Dimension)를 갖는 스페이스 패턴을 포함하는 하드마스크 패턴(280b)을 형성한다. 이때, 스페이스 패턴은 라인, 박스, 원형, 다각형 또는 이들의 조합 중 선택된 어느 하나로 형성될 수 있으며 스페이스 패턴 사이의 간격(하드마스크 패턴(280b)의 CD)은 0.5 ~ 1.0㎛ 가 되도록 한다. 이와 같이 스페이서 패턴의 CD 또는 피치를 조절하는 것은 후속의 식각 공정에서 발생할 수 있는 로딩 이펙트의 영향을 최소화하기 위한 것이다.
도 7d를 참조하면, 셀 영역 및 EM 박스 영역에 형성된 하드마스크 패턴(280a, 280b)을 이용하여 층간절연막(270)을 식각한다. 이때, 셀 영역에 형성된 게이트(250) 사이의 영역과 EM 박스 영역에 형성된 스페이스 패턴이 식각되는 비율이 동일한 조건으로 유지되므로 층간절연막(270) 제거를 위한 식각 공정을 충분한 마진을 갖고 수행할 수 있게 된다. 이 과정에서 게이트(250)의 하드마스크층(230a) 상부가 일부 식각되고, EM 박스의 하드마스크층(230a)도 소정 깊이 식각되어 스페이스 패턴의 트렌치(290)를 형성하게 된다.
다음에는, 트렌치(290)를 통하여 하드마스크층(230a)의 두께를 측정하고, 측정 데이터를 저장하여 후속의 랜딩 프러그 콘택 형성 공정에서 사용할 수 있도록 한다.
도 7e를 참조하면, 반도체 기판(200) 전면에 플러그 물질(295)을 매립한다.
도 7f를 참조하면, 하드마스크 패턴(280a, 280b)을 제거하고 플러그 물질(295)을 절연시키기 위하여 화학기계적연마(Chemical Mechanical Polishing) 공정을 수행한다. 이때, 도 7d의 단계에서 측정한 하드마스크층(230a)의 두께 정보를 이용하여 CMP 식각 공정을 제어하여, 랜딩 플러그 콘택(295a)이 정상적으로 형성될 수 있도록 한다.
이와 같이, EM 박스의 상부에 소정 크기를 갖는 트렌치를 형성함으로써 셀 영역의 패턴 형성 공정에서 발생하는 로딩 이펙트의 영향을 최소화하고 후속의 반도체 소자의 형성 공정을 안정적으로 제어할 수 있도록 한다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 8을 참조하면, EM 박스(300) 상부에 라인 패턴을 갖는 스페이스 패턴(310)이 형성된 것을 나타낸다. 이때, 스페이스 패턴(310)의 CD가 0.1 ~ 5㎛이 되고, 스페이스 패턴(310) 사이의 간격은 0.5 ~ 1.0㎛ 가 되어야 한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 9를 참조하면, 라인형 스페이스 패턴(310)이 동일한 간격으로 크로스되어 형성된 패턴을 도시한 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 EM 박스의 상부에 소정 패턴을 형성함으로써, 반도체 소자의 형성 공정을 진행하면서 셀 영역에 형성된 패턴들에 의하여 발생할 수 있는 로딩 이펙트의 영향을 최소화 할 수 있다. 따라서, EM 박스의 상부층 두께를 정확하게 측정할 수 있고 정확한 데이터를 이용하여 후속 공정을 제어함으로써, 정상적인 반도체 소자의 형성 공정을 진행할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 EM 박스의 상부에 소정 패턴을 형성함으로써, 반도체 소자의 형성 공정을 진행하면서 셀 영역에 형성된 패턴들에 의하여 발생할 수 있는 로딩 이펙트의 영향을 최소화 할 수 있다. 따라서, EM 박스의 상부층 두께를 정확하게 측정할 수 있고 정확한 데이터를 이용하여 후속 공정을 제어함으로써, 정상적인 반도체 소자의 형성 공정을 진행할 수 있도록 하고, 반도체 소장의 형성 공정 수율을 증가시키고 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 소정의 하부층 및 상부층의 적층 구조로 EM(Etch Monitoring) 박스를 구성하는 반도체 소자에 있어서,
    상기 EM 박스의 상부층은 0.1 ~ 5㎛의 CD(Critical Dimension)를 갖는 트렌치를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 트렌치는 라인, 박스, 원형, 다각형 또는 이들의 조합 중 선택된 어느 하나로 구비되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 트렌치 사이의 간격은 0.5 ~ 1.0㎛ 인 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판의 셀 영역에 게이트 전극층 및 하드마스크층의 적층 구조를 갖는 게이트를 형성함과 동시에, 스크라이브 레인 영역에는 상기 게이트와 ㄷ동일한 구조를 갖는 (Etch Monitoring) 박스를 형성하는 단계;
    상기 반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 셀 영역에는 랜딩 플러그 콘택 영역을 노출시키는 패턴을 정의하고, 상 기 EM 박스 형성 영역 상부에는 0.1 ~ 5㎛의 CD(Critical Dimension)를 갖는 스페이스 패턴을 정의하는 마스크를 이용하여 상기 층간절연막을 식각하는 단계; 및
    상기 식각 공정에 의해 노출된 상기 EM 박스의 하드마스크층 두께를 측정하여 상기 게이트의 하드마스크층 식각 정도를 확인하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 스페이스 패턴은 라인, 박스, 원형, 다각형 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 스페이스 패턴 사이의 간격은 0.5 ~ 1.0㎛ 인 것을 특징으로 하는 반도체 소자의 형성 방법.
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