KR20080050693A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 콘택 플러그가 형성된 기판의 단차에 의해 후속 오픈부 형성시 펀치 및 오픈불량이 발생하는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 콘택홀을 갖는 제1절연층을 형성하는 단계, 상기 콘택홀 내부에 플러그용 도전물질을 형성하는 단계, 상기 도전물질이 형성된 결과물의 전면에 평탄화된 제2절연층을 형성하는 단계, 상기 제2절연층 상에 식각방지막과 제3절연층을 적층하는 단계, 상기 제3절연층, 상기 식각방지막 및 상기 제2절연층을 식각하여 상기 도전물질을 노출시키는 오픈부를 형성하는 단계를 포함하므로써, 플러그를 사용한 전극의 콘택 공정에서, 기판의 단차로 인해 발생되는 펀치 및 오픈불량의 발생을 방지할 수 있는 효과가 있다.
단차, 스토리지 노드 콘택 플러그, SOG

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 콘택 플러그를 사용하는 반도체 소자의 단면도,
도 2a 및 도 2b는 종래 기술에 따른 문제점을 나타내는 TEM사진,
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1절연층
13 : 랜딩 플러그 콘택 14 : 제2절연층
15 : 하드마스크패턴 16 : 스토리지 노드 콘택홀
17 : 도전물질 17A, 17B : 스토리지 노드 콘택 플러그
18 : 식각방지막 19 : 제3절연층
20 : 오픈부
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
잘 알려진 바와 같이, DRAM(Dynamic Random Access Memory)과 같은 고집적 반도체 소자는 콘택마진 확보를 위해 플러그를 사용하고 있다.
도 1은 종래 기술에 따른 콘택 플러그를 사용하는 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 제1절연층(12), 제1절연층(12) 상에 폴리실리콘전극(13), 금속전극(14)과 비트라인하드마스크(15)가 적층된 비트라인패턴(BL)이 형성된다. 그리고, 비트라인패턴(BL) 상에 제2절연층(16)이 형성되고, 제2절연층(16)을 관통하면서 비트라인패턴(BL)사이에 스토리지 노드 콘택홀(17)이 형성되고, 스토리지 노드 콘택홀(17)에 도전물질이 매립되어 스토리지 노드 콘택 플러그(18)가 형성된다. 그리고, 스토리지 노드 콘택 플러그(18)를 포함하는 결과물의 전면에 식각정지막(19)이 형성되고, 식각정지막(19) 상에 스토리지 노드를 위한 오픈부(21)가 형성된 제3절연층(20)이 형성된다.
위와 같이, 종래 기술은 스토리지 노드 콘택 플러그(18)를 형성하기 위해서 오픈부(18)를 매립할때까지 도전물질(19)을 형성한 후 전면식각을 실시함으로써 각 스토리지 노드 콘택 플러그(19A) 간을 분리시킨다.
그러나, 종래 기술은 산화물 재질의 제2절연층(16)과 폴리실리콘물질의 스토리지 노드 콘택 플러그(19A) 간의 식각률(EtchRate)의 차이로 인해 단차(Ｄ)가 발 생한다.
이러한, 스토리지 노드 콘택 플러그(18)와 제2절연층(16) 간의 단차(Ｄ)는 식각방지막(19)의 두께차이를 유발하여 스토리지 노드를 위한 오픈부(21) 형성시 펀치 및 오픈불량과 같은 문제점이 발생한다.
즉, 오픈부(21) 식각시 스토리지 노드 콘택 플러그(18)를 오픈시키기 위해 식각방지막(19)에 충분한 과도 식각을 실시할 경우 스토리지 노드 콘택 플러그(18) 사이의 제2절연층(16) 상부에 형성된 식각방지막(19)이 제거되어 하부 절연층이 손상되어 펀치(Ｐ, Punch)가 발생하는 문제점이 있다(도 2a 참조).
또한, 펀치(Ｐ)가 발생하는 문제점을 감안하여 식각을 진행할 경우 스토리지 노드 콘택 플러그(18) 상에 두껍게 형성된 식각방지막(19)이 완전히 식각되지 않는 등의 오픈불량(Ｎ, Not open)이 유발되어 오픈 마진(Open Margin)이 감소하게 되는 문제점이 있다(도 2b 참조).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 플러그가 형성된 기판의 단차에 의해 후속 오픈부 형성시 펀치 및 오픈불량이 발생하는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자 제조방법은 기판 상부에 콘택홀을 갖는 제1절연 층을 형성하는 단계, 상기 콘택홀 내부에 플러그용 도전물질을 형성하는 단계, 상기 도전물질이 형성된 결과물의 전면에 평탄화된 제2절연층을 형성하는 단계, 상기 제2절연층 상에 식각방지막과 제3절연층을 적층하는 단계, 상기 제3절연층, 상기 식각방지막 및 상기 제2절연층을 식각하여 상기 도전물질을 노출시키는 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 제2절연층은 평탄도가 우수한 물질로 형성하되 SOG(Spin On Glass) 방식으로 증착된 산화막으로 300Å∼400Å의 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 제1절연층(32)을 형성한다. 여기서, 제1절연층(32)은 단층 또는 다층으로 형성하고, 예컨대 산화막으로 형성할 수 있다. 또한, 제1절연층(32)이 형성되기 전에 반도체 기판(31) 상에 게이트패턴 및 랜딩 플러그 콘택(LPC:Landing Plug Contact)이 형성될 수 있다.
이어서, 제1절연층(32) 상에 비트라인패턴(BL)이 형성된다. 여기서, 비트라인패턴(BL)은 폴리실리콘전극(33), 금속전극(34)과 비트라인하드마스크(35)의 적층구조로 형성된다. 특히, 금속전극(34)은 예컨대 텅스텐 또는 텅스텐실리사이드로 형성할 수 있고, 비트라인하드마스크(35)는 예컨대 질화막으로 형성할 수 있다.
이어서, 비트라인패턴(BL) 상에 제2절연층(36)이 형성된다. 여기서, 제2절연층(36)은 단층 또는 다층으로 형성하고, 제1절연층(36)과 동일한 물질 예컨대 산화막으로 형성할 수 있다.
이어서, 제2절연층(36) 상에 하드마스크패턴(37)을 형성한다. 여기서, 하드마스크패턴(37)은 스토리지 노드 콘택홀(SNC Hole:Storage Node Contact Hole) 형성지역을 정의하는 것으로, 제2절연층(37) 상에 하드마스크층을 형성하고, 하드마스크층 상에 감광막을 형성한 후 감광막을 노광 및 현상으로 스토리지 노드 콘택홀 형성지역이 오픈되도록 패터닝하고, 패터닝된 감광막으로 하드마스크층을 식각하여 형성한다. 또한, 하드마스크패턴(37)은 제2절연층(36) 식각시 식각배리어 역할을 할 수 있는 모든 물질 예컨대 질화막(Nitride) 또는 폴리실리콘(Poly Silicon)으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제2절연층(36)을 식각하여 스토리지 노드 콘택홀(38)을 형성한다.
도 3c에 도시된 바와 같이, 스토리지 노드 콘택홀(38)을 매립하도록 도전물질(39)을 형성한다. 여기서, 도전물질(39)은 예컨대 폴리실리콘으로 형성할 수 있다.
이때, 스토리지 노드 콘택홀(38) 내부에 매립되는 도전물질(39)과 제2절연층(36) 상부에 형성되는 도전물질(39) 간에 단차가 형성된다.
도 3d에 도시된 바와 같이, 도전물질(39)을 식각하여 스토리지 노드 콘택 홀(38) 내부에 잔류하는 스토리지 노드 콘택 플러그(SNC Plug:Storage Node Contact Plug)(39A)를 형성한다. 여기서, 도전물질(39)의 식각은 예컨대 패터닝없이 에치백(Etch back)을 사용할 수 있다.
스토리지 노드 콘택 플러그(39A)는 도전물질(39)에 에치백을 실시하여 형성함으로써 도 3c에서 도전물질(39)의 단차가 그대로 전사되어 스토리지 노드 콘택 플러그(39A)에 이웃하는 제2절연층(36)과 단차(Ｄ)를 갖고 형성된다.
도 3e에 도시된 바와 같이, 제2절연층(36)과 스토리지 노드 콘택 플러그(39A) 간에 형성된 단차를 줄이기 위해 제3절연층(40)을 형성한다.
여기서, 제3절연층(40)은 평탄도가 우수한 물질로 형성한다. 예컨대, SOG(Spin On Glass) 방식으로 증착된 산화막을 사용할 수 있으며, 스토리지 노드 콘택 플러그(39A)와 제2절연층(36) 간의 단차를 제거하면서 결과물의 전면에 균일한 두께로 형성하기에 충분한 두께 즉, 300Å∼400Å의 두께로 형성한다.
도 3f에 도시된 바와 같이, 단차를 제거하여 평탄화된 결과물의 제3절연층(40) 상에 식각방지막(41)을 형성한다. 여기서, 식각방지막(41)은 스토리지 노드 식각시 식각선택비를 확보하여 제2절연층(36)의 손실을 방지하기 위한 것으로, 예컨대 질화막으로 형성한다.
단차가 제거되어 평탄화된 결과물 상에 식각방지막(41)이 형성되므로 식각방지막(41)은 균일한 두께를 갖고 형성된다.
이어서, 식각방지막(41) 상에 제4절연층(42)을 형성한다. 여기서, 제4절연층(42)은 스토리지 노드를 위한 오픈부를 제공하기 위한 것으로 제1 및 제2절연 층(32, 36)과 동일한 물질 예컨대 산화막으로 형성할 수 있다.
도 3g에 도시된 바와 같이, 제4절연층(42)을 식각하여 스토리지 노드를 위한 오픈부(43)를 형성한다. 여기서, 오픈부(43)는 소자 구성의 최적화를 위해 스토리지 노드 콘택 플러그(39A)와 정 중앙이 아닌 스토리지 노드 콘택 플러그(39A)의 한쪽에 오버레이(Overlay) 되어 오픈 될 수 있다.
특히, 오픈부(43) 형성을 위한 식각공정 진행시 식각방지막(40)이 균일한 두께로 형성되었기 때문에 펀치 및 오픈불량의 발생을 방지할 수 있다. 또한, 식각방지막(40) 하부의 제3절연층(40) 또한 다른 절연층과 동일한 산화막계열이기 때문에 식각에 지장을 주지 않는다.
후속 공정으로 오픈부(43)를 포함하는 결과물의 전면에 도전층을 형성하고 분리(Isolation) 공정을 실시하여 스토리지 노드(SN:Storage Node)를 형성한다.
상기한 본 발명은 스토리지 노드 콘택 플러그(39A)를 포함하는 결과물의 전면에 평탄도가 우수한 물질로 제3절연층(40)을 추가로 형성함으로써 스토리지 노드 콘택 플러그(39A)와 제2절연층(36) 간의 단차를 제거하여 후속 오픈부(43) 형성시 펀치 및 오픈 불량의 발생을 방지할 수 있는 장점이 있다.
한편, 상술한 실시예는 스토리지 노드 콘택 플러그 형성시 단차 개선에 대해 설명하였으나, 본 발명은 스토리지 노드 콘택 플러그와 유사한 반도체 소자 제조공정시의 모든 콘택 플러그 형성공정에서의 단차 개선에 적용이 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기 술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 플러그를 사용한 전극의 콘택 공정에서, 기판의 단차로 인해 발생되는 펀치 및 오픈불량의 발생을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 기판 상부에 콘택홀을 갖는 제1절연층을 형성하는 단계;
    상기 콘택홀 내부에 플러그용 도전물질을 형성하는 단계;
    상기 도전물질이 형성된 결과물의 전면에 평탄화된 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 식각방지막과 제3절연층을 적층하는 단계; 및
    상기 제3절연층, 상기 식각방지막 및 상기 제2절연층을 식각하여 상기 도전물질을 노출시키는 오픈부를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제2절연층은 평탄도가 우수한 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 평탄도가 우수한 물질은 SOG(Spin On Glass) 방식으로 증착된 산화막인 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 산화막은 300Å∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서,
    상기 도전물질은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 플러그용 도전물질을 형성하는 단계는,
    상기 콘택홀이 형성된 결과물 상에 도전물질을 형성하는 단계; 및
    상기 도전물질을 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 식각방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
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