KR20080049664A - 소스 드라이버, 전기 광학 장치 및 전자 기기 - Google Patents

소스 드라이버, 전기 광학 장치 및 전자 기기 Download PDF

Info

Publication number
KR20080049664A
KR20080049664A KR1020070122806A KR20070122806A KR20080049664A KR 20080049664 A KR20080049664 A KR 20080049664A KR 1020070122806 A KR1020070122806 A KR 1020070122806A KR 20070122806 A KR20070122806 A KR 20070122806A KR 20080049664 A KR20080049664 A KR 20080049664A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
output
gray
operational amplifier
Prior art date
Application number
KR1020070122806A
Other languages
English (en)
Other versions
KR100943774B1 (ko
Inventor
가쯔히꼬 마끼
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20080049664A publication Critical patent/KR20080049664A/ko
Application granted granted Critical
Publication of KR100943774B1 publication Critical patent/KR100943774B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

회로 규모가 작고, Rail-to-Rail 동작에 의해 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버, 전기 광학 장치 및 전자 기기를 제공한다. 전기 광학 장치의 소스선을 구동하기 위한 소스 드라이버는, 계조 데이터에 대응하고, 제1 및 제2 계조 전압의 각 계조 전압을 출력하는 계조 전압 생성 회로와, 제1 및 제2 계조 전압에 기초하여 소스선을 구동하는 소스선 구동 회로를 포함한다. 소스선 구동 회로가, 제1 계조 전압과 제2 계조 전압 사이의 출력 계조 전압을 상기 소스선에 출력하는 플립어라운드형 샘플 홀드 회로를 포함한다.
액정 장치, 표시 드라이버, 전원 회로, 게이트 드라이버, LCD 패널, 표시 컨트롤러, 소스 드라이버

Description

소스 드라이버, 전기 광학 장치 및 전자 기기{SOURCE DRIVER, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC INSTRUMENT}
본 발명은, 소스 드라이버, 전기 광학 장치 및 전자 기기 등에 관한 것이다.
종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 패널(전기 광학 장치)로서, 단순 매트릭스 방식의 액정 패널과, 박막 트랜지스터(Thin Film Transistor: 이하, TFT라고 약칭함) 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 액정 패널이 알려져 있다.
단순 매트릭스 방식은, 액티브 매트릭스 방식에 비하여 저소비 전력화가 용이하다고 하는 이점이 있는 반면, 다색화나 동화상 표시가 어렵다고 하는 불리점이 있다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 알맞다고 하는 이점이 있는 반면, 저소비 전력화가 어렵다고 하는 불리점이 있다.
그리고, 최근, 휴대 전화기 등의 휴대형 전자 기기에서는, 고품질의 화상의 제공을 위해, 다색화, 동화상 표시에 대한 요망이 강해지고 있다. 이 때문에, 지금까지 이용되어 온 단순 매트릭스 방식의 액정 패널 대신에, 액티브 매트릭스 방식의 액정 패널이 이용되어 왔다. 액티브 매트릭스 방식의 액정 패널에서는, 게이 트선에 의해 선택된 화소에, 소스선에 공급된 신호가 기입됨으로써, 화소의 투과율을 변화시킨다.
최근, 액정 패널의 화면 사이즈의 확대나 화소수의 증가에 의해, 액정 패널의 소스선의 개수가 증대하는 한편, 각 소스선에 부여하는 전압의 고정밀도화가 요구되고 있다. 또한, 액정 패널을 탑재하는 배터리 구동의 전자 기기의 경량화 및 소형화의 요구에 의해, 액정 패널의 소스선을 구동하는 소스 드라이버의 저소비 전력화나 그 소스 드라이버의 칩 사이즈의 축소화도 요구되고 있다. 그 때문에, 소스 드라이버는, 간소한 구성이면서, 또한 고기능의 것이 기대된다.
예를 들면, 특허 문헌 1 및 특허 문헌 2에는, 소스 드라이버의 소스선을 구동하는 출력 회로의 Rail-to-Rail 동작을 가능하게 하는 한편, 고정밀도로 소스선에 전압을 공급할 수 있는 구성이 개시되어 있다.
특허 문헌 1: 일본 특개2005-175811호 공보
특허 문헌 2: 일본 특개2005-175812호 공보
그러나, 특허 문헌 1 및 특허 문헌 2에 개시된 기술에서는, 각 출력 회로가 보조 회로를 탑재함으로써 구동 능력을 제어하여 Rail-to-Rail 동작을 실현시킨다. 그 때문에, 보조 회로를 부가 회로로서 탑재할 필요가 있어, 소스 드라이버의 회로 규모가 커진다고 하는 문제가 있었다. 또한, 소스선에 부여하는 전압의 변동을 억제하기 위해서 트랜지스터의 사이즈를 크게 하지 않을 수 없었다.
또한, 소스선에 고정밀도로 전압을 공급하기 위해서는, 계조 데이터에 대응하여 계조 전압을 생성하는 DAC로부터의 전압을 그대로 소스선에 공급할 필요가 있었다. 이 때문에, 계조수가 증가하면, 계조 전압 신호선의 개수도 늘릴 필요가 있어, 칩 사이즈가 커진다고 하는 문제가 있었다.
또한, 일반적인 연산 증폭기에서는, 출력 전압의 변동을 고려할 필요가 있다. 그 때문에, 연산 증폭기를 구성하는 트랜지스터의 사이즈를 크게 하여, 출력 전압의 변동을 억제할 필요가 있었다.
본 발명의 일 양태는, 회로 규모가 작고, Rail-to-Rail 동작에 의해 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버, 전기 광학 장치 및 전자 기기를 제공한다.
또한 본 발명의 다른 양태는, 회로 규모가 작고, 출력 전압의 변동을 억제하면서 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버, 전기 광학 장치 및 전자 기기를 제공한다.
또한 본 발명의 다른 양태는, 계조수가 증가한 경우에도 적은 계조 전압 신호선의 개수이면서, 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버, 전기 광학 장치 및 전자 기기를 제공한다.
상기 과제를 해결하기 위하여 본 발명은, 전기 광학 장치의 소스선을 구동하기 위한 소스 드라이버로서, 계조 데이터에 대응하고, 제1 및 제2 계조 전압의 각 계조 전압을 출력하는 계조 전압 생성 회로와, 상기 제1 및 제2 계조 전압에 기초 하여 상기 소스선을 구동하는 소스선 구동 회로를 포함하고, 상기 소스선 구동 회로가, 상기 제1 계조 전압과 상기 제2 계조 전압 사이의 출력 계조 전압을 상기 소스선에 출력하는 플립어라운드형 샘플 홀드 회로를 포함하는 소스 드라이버에 관계된다.
여기에서, 소스 드라이버는, 출력 계조 전압으로서, 제1 계조 전압과 동전위의 전압을 출력하여도 되고, 제2 계조 전압과 동전위의 전압을 출력하여도 된다.
본 발명에 따르면, 플립어라운드형 샘플 홀드 회로에 의해, 제1 및 제2 계조 전압 사이의 출력 계조 전압을 생성하도록 하였기 때문에, 매우 간소한 구성으로, 복수의 계조 전압을 출력 회로에서 생성할 수 있게 된다. 이 결과, 발생할 계조 전압의 종류를 대폭 삭감할 수 있다. 이에 의해, 계조 전압 신호선의 개수를 삭감할 수 있고, 또한 계조 전압 생성 회로의 회로 규모도 대폭 삭감할 수 있다. 계조 전압 생성 회로는, 일반적으로 고전압이 공급되기 때문에 트랜지스터 사이즈를 크게 할 필요가 있어, 계조 전압 생성 회로의 회로 규모의 삭감은 소스 드라이버의 칩 사이즈의 축소화에 크게 기여할 수 있다.
또한，플립어라운드형 샘플링 홀드 회로에 따르면, 보조 회로 등을 부가하지 않고 Rail-to-Rail 동작이 가능하게 되면서, 변동을 억제하기 때문에 트랜지스터의 사이즈를 크게 할 필요가 없어진다. 그 때문에, 소스 드라이버의 칩 사이즈의 축소에 기여할 수 있다.
또한, 본 발명에 따르면, 소스선에 부여하는 계조 전압을 설정하기 위하여 계조 전압 생성 회로에서 생성한 계조 전압을 소스선에 출력할 필요가 없어져, 계 조 전압 생성 회로의 구성을 소형화할 수 있다. 또한 본 발명에 따르면, 출력 회로만으로 계조 전압을 고정밀도로 생성할 수 있게 된다. 이 결과, 계조 전압 생성 회로의 구성을 간소화할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 플립어라운드형 샘플 홀드 회로가, 연산 증폭 회로와, 상기 연산 증폭 회로의 입력에 그 일단이 접속된 복수의 용량 소자를 포함하고, 샘플링 기간에서, 상기 연산 증폭 회로의 출력과 상기 소스선을 전기적으로 차단한 상태에서, 상기 연산 증폭 회로의 입력 및 출력을 전기적으로 접속하여, 상기 복수의 용량 소자의 각 용량 소자에 상기 제1 또는 제2 계조 전압에 대응한 전하를 축적하고, 상기 샘플링 기간 후의 홀드 기간에서, 상기 연산 증폭 회로의 입력 및 출력을 전기적으로 차단하고, 상기 복수의 용량 소자에 축적된 전하를 상기 연산 증폭 회로의 출력에 공급함으로써 얻어지는 상기 연산 증폭 회로의 출력 전압을 상기 소스선에 출력할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 플립어라운드형 샘플 홀드 회로가, 비반전 입력 단자에 주어진 전압이 공급되는 연산 증폭 회로와, 상기 연산 증폭 회로의 반전 입력 단자와 상기 연산 증폭 회로의 출력 사이에 삽입된 귀환 스위치와, 일단이 상기 반전 입력 단자에 접속되는 제1 내지 제j(j는 2 이상의 정수)의 용량 소자와, 제p(1≤p≤j, p는 정수)의 플립어라운드용 스위치가 상기 제p 용량 소자의 타단과 상기 연산 증폭 회로의 출력 사이에 삽입된 제1 내지 제j 플립어라운드용 스위치와, 제p 입력 스위치의 일단이 제p 용량 소자의 타단에 접속되는 제1 내지 제j 입력 스위치와, 상기 연산 증폭 회로의 출력과 상기 소스선 사이에 삽입된 출력 스위치를 포함하고, 상기 제1 내지 제j 입력 스위치의 각 입력 스위치의 타단에는, 상기 제1 또는 제2 계조 전압이 공급되고, 샘플링 기간에, 상기 제1내지 제j 플립어라운드용 스위치를 오프, 상기 귀환 스위치를 온, 상기 출력 스위치를 오프한 상태에서, 상기 제1 내지 제j 용량 소자의 타단에 상기 제1 및 제2 계조 전압 중 어느 하나를 공급하고, 상기 샘플링 기간 후의 홀드 기간에, 상기 제1내지 제j 플립어라운드용 스위치를 온, 상기 귀환 스위치를 오프, 상기 출력 스위치를 온함으로써 얻어지는 상기 제1 계조 전압과 상기 제2 계조 전압 사이의 출력 계조 전압을, 상기 소스선에 출력할 수 있다.
상기 중 어느 하나의 발명에 따르면, 복수의 용량 소자에 축적한 전하를 연산 증폭 회로의 출력측에 이동시키는 구성이기 때문에, 연산 증폭 회로가 갖는 입력 오프셋 전압의 영향을 받지 않고, 출력 계조 전압을 고정밀도로 생성할 수 있게 된다. 또한 본 발명에 따르면, 제1 및 제2 계조 전압을, 간소한 구성으로 제1 내지 제j 용량 소자에 공급시킬 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 출력 계조 전압이, 상기 소스선에 출력되는 전압의 최저 전위 전압보다 그 소스선에 출력되는 전압의 최고전위 전압에 가까울 때에는, 상기 계조 전압 생성 회로가, 상기 제1 및 제2 계조 전압을 전위가 높은 순으로 출력하고, 상기 출력 계조 전압이, 상기 최고 전위 전압보다 상기 최저 전위 전압에 가까울 때에는, 상기 계조 전압 생성 회로가, 상기 제1 및 제2 계조 전압을 전위가 낮은 순으로 출력할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 출력 계조 전압이 상기 최 저 전위 전압보다 상기 최고 전위 전압에 가까울 때에는, 상기 제1 및 제2 계조 전압 중, 고전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급된 상태에서, 저전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급되도록, 상기 제1 내지 제j 입력 스위치의 스위치 제어를 행할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 출력 계조 전압이 상기 최고 전위 전압보다 상기 최저 전위 전압에 가까울 때에는, 상기 제1 및 제2 계조 전압 중, 저전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량소자에 공급된 상태에서, 고전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급되도록, 상기 제1 내지 제j 입력 스위치의 스위치 제어를 행할 수 있다.
상기 중 어느 하나의 발명에 따르면, 제1 내지 제j 플립어라운드용 스위치의 리크의 발생을 억제할 수 있게 되기 때문에, 출력 계조 전압의 전압 레벨이 변동하는 사태를 회피할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 제1 내지 제j 용량 소자의 각 용량 소자의 용량값이 동일하여도 된다.
본 발명에 따르면, 정밀도 좋게, 또한 용이하게, 제1 및 제2 계조 전압 사이의 출력 계조 전압을 생성할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 일단에 주어진 전압이 공급되고, 타단에 상기 연산 증폭 회로의 반전 입력 단자가 접속되는 보조 용량 소자를 포함 할 수 있다.
본 발명에 따르면, 연산 증폭 회로의 반전 입력 단자의 전압 변동을 억제하여, 출력 계조 전압의 더 한층의 안정화를 실현할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 보조 용량 소자가, 용량 소자 형성 영역 내에 형성되는 더미용의 용량 소자와 겸용되어도 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 전기 광학 장치의 각 소스선을 구동하는 각 소스 드라이버 블록이, 상기 계조 전압 생성 회로 및 상기 소스선 구동 회로를 포함하는 복수의 소스 드라이버 블록을 포함하고, 각 소스 드라이버 블록이, 상기 복수의 소스 드라이버 블록의 배열 방향과 교차하는 방향으로, 상기 제1 내지 제j 용량 소자 및 상기 보조 용량 소자가 형성되는 용량 소자 형성 영역을 가지며, 상기 보조 용량 소자가, 상기 용량 소자 형성 영역의 경계 중, 상기배열 방향과 교차하는 방향이고 대향하는 경계를 따라서 형성되어 있어도 된다.
본 발명에 따르면, 제1 내지 제j 용량 소자의 용량값을 정밀도 좋게 형성할 수 있는 한편, 레이아웃 면적을 소용없게 하지 않고, 보조 용량 소자를 형성할 수 있게 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 연산 증폭 회로는, 상기 샘플링 기간에 A급 증폭 동작을 행하고, 상기 홀드 기간에 AB급 증폭 동작을 행할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 연산 증폭 회로는, 상기 연산 증폭 회로의 입력과 그 연산 증폭 회로의 출력과의 차분값을 증폭하는 연산 증 폭기와, 제1 전원측에 설치되고 상기 연산 증폭기의 출력 노드의 전압에 기초하여 그 게이트 전극이 제어되는 제1 도전형의 제1 구동 트랜지스터와, 상기 제1 구동 트랜지스터와 직렬로 제2 전원측에 설치되는 제2 도전형의 제2 구동 트랜지스터와, 상기 제1 구동 트랜지스터의 게이트 전극과 상기 제2 구동 트랜지스터의 게이트 전극을 용량 결합하기 위한 캐패시터와, 상기 샘플링 기간에서 상기 제2 구동 트랜지스터의 게이트 전극에 전하를 공급하고, 상기 홀드 기간에서 상기 제2 구동 트랜지스터의 게이트 전극에의 전하의 공급을 정지하는 전하 공급 회로를 포함할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 전하 공급 회로가, 전류 발생 회로와, 상기 전류 발생 회로와 상기 캐패시터의 일단 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 삽입된 스위치 회로를 포함하고, 상기 스위치 회로가, 상기 샘플링 기간에 온, 상기 홀드 기간에 오프로 되도록 스위치 제어되어도 된다.
또한 본 발명에 따른 소스 드라이버에서는, 상기 전류 발생 회로가, 그 드레인에 전류가 공급되어 다이오드 접속된 전류원 트랜지스터를 포함하고, 상기 스위치 회로가, 상기 전류원 트랜지스터의 게이트 전극과, 상기 캐패시터의 일단 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 삽입되어도 된다.
여기에서, 일반적인 플립어라운드형 샘플링 홀드 회로에서는, 샘플링 기간이어도 홀드 기간이어도, 출력 부하가 변화되지 않는다. 이에 대하여, 상기 중 어느 하나의 발명에 따른 소스 드라이버에서는, 홀드 기간에 전기 광학 장치의 소스선의 부하를 구동할 필요가 있다. 그 때문에, 상기 중 어느 하나의 발명에 따르면, 플 립어라운드형 샘플링 홀드 회로가, 샘플링 기간에서는 저부하의 출력을 구동하고, 홀드 기간에서는 고부하의 출력을 구동하기 때문에, 소스 드라이버에 최적의 소스선 구동 회로를 구비시킬 수 있게 된다. 그리고, 플립어라운드형 샘플링 홀드 회로의 기능에 영향을 주지 않고, 플립어라운드형 샘플링 홀드 회로의 회로 규모를 대폭 작게 할 수 있다.
또한 본 발명은, 복수의 주사선과, 복수의 소스선과, 각 화소가 상기 복수의 주사선의 각 주사선 및 상기 복수의 소스선의 각 소스선에 의해 특정되는 복수의 화소와, 상기 복수의 소스선을 구동하기 위한 상기 중 어느 하나에 기재된 소스 드라이버를 포함하는 전기 광학 장치에 관계된다.
본 발명에 따르면, 회로 규모가 작고, Rail-to-Rail 동작에 의해 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버를 포함하는 전기 광학 장치를 제공할 수 있다. 또한, 본 발명에 따르면, 회로 규모가 작고, 입력 오프셋 전압을 캔슬하면서 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버를 포함하는 전기 광학 장치를 제공할 수 있다. 또한 본 발명에 따르면, 계조수가 증가한 경우이어도 적은 계조 전압 신호선의 개수이면서, 고정밀도로 소스선에 전압을 공급할 수 있는 소스 드라이버를 포함하는 전기 광학 장치를 제공할 수 있다.
또한 본 발명은, 상기 중 어느 하나에 기재된 소스 드라이버를 포함하는 전자 기기에 관계된다.
또한 본 발명은, 상기에 기재된 전기 광학 장치를 포함하는 전자 기기에 관계된다.
상기 중 어느 하나의 발명에 따르면, 소스선에 고정밀도로 계조 전압을 설정할 수 있으면서, 경량화 및 소형화된 전자 기기를 제공할 수 있다.
본 발명에 따르면, 회로 규모가 작고, 출력 전압의 변동을 억제하면서 고정밀도로 소스선에 전압을 공급할 수 있는 효과를 갖는다.
이하, 본 발명의 실시 형태에 대해서 도면을 이용하여 상세히 설명한다. 또한，이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 모두가 본 발명의 필수 구성 요건이라고는 할 수 없다.
1. 액정 장치
도 1에, 본 실시 형태에서의 액티브 매트릭스형의 액정 장치의 구성의 개요를 도시한다. 여기에서는, 액티브 매트릭스형의 액정 장치에 대해서 설명하지만, 다른 액정 장치에 대해서도, 본 실시 형태에서의 표시 드라이버를 적용할 수 있다.
액정 장치(10)는, 액정 표시(Liquid Crystal Display: LCD) 패널(광의로는 표시 패널, 더욱 광의로는 전기 광학 장치)(20)을 포함한다. LCD 패널(20)은, 아몰퍼스 실리콘 액정 패널로서, 예를 들면 글래스 기판 상에 형성된다. 이 글래스 기판 상에는, Y방향으로 복수 배열되고 각각 X방향으로 신장하는 게이트선(주사선) GL1 내지 GLM(M은 2 이상의 정수)과, X방향으로 복수 배열되고 각각 Y방향으로 신장하는 소스선(데이터 선) SL1 내지 SLN(N은 2 이상의 정수)이 배치되어 있다. 또 한, 게이트선 GLm(1≤m≤M, m은 정수, 이하 마찬가지임)과 소스선 SLn(1≤n≤N, n은 정수, 이하 마찬가지임)의 교차 위치에 대응하여, 화소 영역(화소)이 설정되고, 상기 화소 영역에 박막 트랜지스터(Thin Film Transistor: 이하, TFT라고 약칭함)(22mn)가 배치되어 있다.
TFT(22mn)의 게이트는, 게이트선 GLn에 접속되어 있다. TFT(22mn)의 소스는, 소스선 SLn에 접속되어 있다. TFT(22mn)의 드레인은, 화소 전극(26mn)에 접속되어 있다. 화소 전극(26mn)과, 이에 대향하는 대향 전극(28mn) 사이에 액정(광의로는 전기 광학 소자)이 봉입되어, 액정 용량(광의로는 액정 소자)(24mn)이 형성된다. 화소 전극(26mn)과 대향 전극(28mn) 사이의 인가 전압에 따라서 화소의 투과율이 변화되게 되어 있다. 대향 전극(28mn)에는, 대향 전극 전압 Vcom이 공급된다.
이와 같은 LCD 패널(20)은, 예를 들면 화소 전극 및 TFT가 형성된 제1 기판과, 대향 전극이 형성된 제2 기판을 접합하고, 양 기판의 사이에 전기 광학 재료로서의 액정을 봉입시킴으로써 형성된다.
따라서, LCD 패널(20)은, 스위치 소자로서의 TFT를 통해서 소스선과 접속되는 화소 전극을 갖는다고 할 수 있다. 또한 LCD 패널(20)은, 복수의 소스선과, 복수의 스위치 소자와, 각 화소 전극이 각 소스선과 각 스위치 소자를 통해서 접속되는 복수의 화소 전극을 갖는다고 할 수 있다.
액정 장치(10)는, LCD 패널(20)을 구동하는 표시 드라이버(광의로는 구동 회로)(90)를 포함한다. 표시 드라이버(90)는, 소스 드라이버(30)를 포함한다. 소스 드라이버(30)는, 각 소스선에 대응한 계조 데이터에 기초하여, LCD 패널(20)의 소스선 SL1 내지 SLN의 각 소스선을 구동한다. 표시 드라이버(90)는, 게이트 드라이버(광의로는 주사 드라이버)(32)를 포함할 수 있다. 게이트 드라이버(32)는, 1수직 주사 기간 내에, LCD 패널(20)의 게이트선 GL1 내지 GLM을 주사한다. 표시 드라이버(90)는, 소스 드라이버(30) 및 게이트 드라이버(32) 중 적어도 한쪽이 생략된 구성이어도 된다.
액정 장치(10)는, 전원 회로(94)를 포함할 수 있다. 전원 회로(94)는, 소스선의 구동에 필요한 전압을 생성하고, 이들을 소스 드라이버(30)에 대하여 공급한다. 전원 회로(94)는, 예를 들면 소스 드라이버(30)의 소스선의 구동에 필요한 전원 전압 VDDH, VSSH나, 소스 드라이버(30)의 로직부의 전압을 생성한다.
또한 전원 회로(94)는, 게이트선의 주사에 필요한 전압을 생성하고, 이것을 게이트 드라이버(32)에 대하여 공급한다.
또한 전원 회로(94)는, 대향 전극 전압 Vcom을 생성한다. 전원 회로(94)는, 소스 드라이버(30)에 의해 생성된 극성 반전 신호 POL의 타이밍에 맞추어, 고전위측 전압 VCOMH와 저전위측 전압 VCOML을 주기적으로 반복하는 대향 전극 전압 Vcom을, LCD 패널(20)의 대향 전극에 출력한다.
액정 장치(10)는, 표시 컨트롤러(38)를 포함할 수 있다. 표시 컨트롤러(38)는, 도시하지 않은 중앙 처리 장치(Central Processing Unit: 이하, CPU라고 약칭함) 등의 호스트에 의해 설정된 내용에 따라서, 소스 드라이버(30), 게이트 드라이버(32), 전원 회로(94)를 제어한다. 예를 들면, 표시 컨트롤러(38)는, 소스 드라 이버(30) 및 게이트 드라이버(32)에 대하여, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행한다.
또한 도 1에서는, 액정 장치(10)에 전원 회로(94) 또는 표시 컨트롤러(38) 를 포함하여 구성하도록 하고 있지만, 이들 중 적어도 하나를 액정 장치(10)의 외부에 설치하여 구성하도록 하여도 된다. 혹은, 액정 장치(10)에, 호스트를 포함시키도록 구성하는 것도 가능하다.
또한, 소스 드라이버(30)는, 게이트 드라이버(32) 및 전원 회로(94) 중 적어도 하나를 내장하여도 된다.
또한, 소스 드라이버(30), 게이트 드라이버(32), 표시 컨트롤러(38) 및 전원 회로(94)의 일부 또는 전부를 LCD 패널(20) 위에 형성하여도 된다. 예를 들면 도 2에서는，LCD 패널(20) 위에, 표시 드라이버(90)(소스 드라이버(30) 및 게이트 드라이버(32))가 형성되어 있다. 이와 같이 LCD 패널(20)은, 복수의 소스선과, 복수의 게이트선과, 각 스위치 소자가 복수의 게이트선의 각 게이트선 및 복수의 소스선의 각 소스선에 접속된 복수의 스위치 소자와, 복수의 소스선을 구동하는 소스 드라이버를 포함하도록 구성할 수 있다. LCD 패널(20)의 화소 형성 영역(80)에, 복수의 화소가 형성되어 있다.
도 3에, 도 1 또는 도 2의 게이트 드라이버(32)의 구성예를 도시한다.
게이트 드라이버(32)는, 시프트 레지스터(40), 레벨 시프터(42), 출력 버퍼(44)를 포함한다.
시프트 레지스터(40)는, 각 플립플롭이 각 게이트선에 대응하여 설치되고, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(40)는, 클럭 신호 CPV에 동기하여 스타트 펄스 신호 STV를 플립플롭에 유지하면, 순차적으로 클럭 신호 CPV에 동기하여 인접하는 플립플롭에 스타트 펄스 신호 STV를 시프트한다. 여기에서 입력되는 클럭 신호 CPV는 수평 동기 신호이며, 스타트 펄스 신호 STV는 수직 동기 신호이다.
레벨 시프터(42)는, 시프트 레지스터(40)로부터의 전압의 레벨을, LCD 패널(20)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압의 레벨로 시프트한다. 이 전압 레벨로서는, 예를 들면 20V 내지 50V의 높은 전압 레벨이 필요하게 된다.
출력 버퍼(44)는, 레벨 시프터(42)에 의해 시프트된 주사 전압을 버퍼링하여 게이트선에 출력하여, 게이트선을 구동한다. 펄스 형상의 주사 전압의 고전위측은 선택 전압이며, 주사 전압의 저전위측은 비선택 전압이다.
또한, 게이트 드라이버(32)는, 도 3과 같이 시프트 레지스터를 이용하여 게이트선을 주사하지 않고, 어드레스 디코더에 의한 디코드 결과에 대응한 게이트선을 선택함으로써 복수의 게이트선을 주사하도록 하여도 된다.
도 4에, 도 1 또는 도 2의 소스 드라이버(30)의 구성예의 블록도를 도시한다.
소스 드라이버(30)는, I/O 버퍼(50), 표시 메모리(52), 라인 래치(54), 계조 전압 발생 회로(58), DAC(Digital/Analog Converter)(광의로는 계조 전압 생성 회로)(60), 소스선 구동 회로(62)를 포함한다.
소스 드라이버(30)에는, 예를 들면 표시 컨트롤러(38)로부터 계조 데이터 D 가 입력된다. 이 계조 데이터 D는, 도트 클럭 신호 DCLK에 동기하여 입력되고, I/O 버퍼(50)에서 버퍼링된다. 도트 클럭 신호 DCLK는, 표시 컨트롤러(38)로부터 공급된다.
I/O 버퍼(50)는, 표시 컨트롤러(38) 또는 도시하지 않은 호스트에 의해 액세스된다. I/O 버퍼(50)에 버퍼링된 계조 데이터는, 표시 메모리(52)에 기입된다. 또한, 표시 메모리(52)로부터 읽어내어진 계조 데이터는, I/O 버퍼(50)에서 버퍼링된 후에, 표시 컨트롤러(38) 등에 대하여 출력되게 되어 있다.
표시 메모리(52)는, 각 메모리 셀이 각 소스선에 접속되는 각 출력선에 대응하여 설치된 복수의 메모리 셀을 포함한다. 각 메모리 셀은, 로우 어드레스 및 컬럼 어드레스에 의해 특정된다. 또한 1주사 라인분의 각 메모리 셀은, 라인 어드레스에 의해 특정된다.
어드레스 제어 회로(66)는, 표시 메모리(52) 내의 메모리 셀을 특정하기 위한 로우 어드레스, 컬럼 어드레스 및 라인 어드레스를 생성한다. 어드레스 제어 회로(66)는, 계조 데이터를 표시 메모리(52)에 기입할 때에는, 로우 어드레스 및 컬럼 어드레스를 생성한다. 즉, I/O 버퍼(50)에 버퍼링된 계조 데이터가, 로우 어드레스 및 컬럼 어드레스에 의해 특정되는 표시 메모리(52)의 메모리 셀에 기입된다.
로우 어드레스 디코더(68)는, 로우 어드레스를 디코드하고, 그 로우 어드레스에 대응한 표시 메모리(52)의 메모리 셀을 선택한다. 컬럼 어드레스 디코더(70)는, 컬럼 어드레스를 디코드하고, 그 컬럼 어드레스에 대응한 표시 메모리(52)의 메모리 셀을 선택한다.
계조 데이터를 표시 메모리(52)로부터 읽어내어 라인 래치(54)에 출력할 때에는, 어드레스 제어 회로(66)는, 라인 어드레스를 생성한다. 즉, 라인 어드레스 디코더(72)는, 라인 어드레스를 디코드하고, 그 라인 어드레스에 대응한 표시 메모리(52)의 메모리 셀을 선택한다. 그리고, 라인 어드레스에 의해 특정되는 메모리 셀로부터 읽어내어진 1수평 주사분의 계조 데이터가 라인 래치(54)에 출력된다.
어드레스 제어 회로(66)는, 계조 데이터를 표시 메모리(52)로부터 읽어내어 I/O 버퍼(50)에 출력할 때에는, 로우 어드레스 및 컬럼 어드레스를 생성한다. 즉, 로우 어드레스 및 컬럼 어드레스에 의해 특정되는 표시 메모리(52)의 메모리 셀에 유지된 계조 데이터가 I/O 버퍼(50)에 읽어내어진다. I/O 버퍼(50)에 읽어내어진 계조 데이터는, 표시 컨트롤러(38) 또는 도시하지 않은 호스트에 의해 취출된다.
따라서, 도 4에서, 로우 어드레스 디코더(68), 컬럼 어드레스 디코더(70) 및 어드레스 제어 회로(66)가 표시 메모리(52)에의 계조 데이터의 기입 제어를 행하는 기입 제어 회로로서 기능한다. 한편, 도 4에서, 라인 어드레스 디코더(72), 컬럼 어드레스 디코더(70) 및 어드레스 제어 회로(66)가 표시 메모리(52)로부터의 계조 데이터의 판독 제어를 행하는 판독 제어 회로로서 기능한다.
라인 래치(54)는, 표시 메모리(52)로부터 읽어내어진 1수평 주사분의 계조 데이터를, 1수평 주사 기간을 규정하는 래치 펄스 LP의 변화 타이밍에서 래치한다. 라인 래치(54)는, 각 레지스터가 1도트분의 계조 데이터를 유지하는 복수의 레지스터를 포함한다. 라인 래치(54)의 복수의 레지스터의 각 레지스터에는, 표시 메모 리(52)로부터 읽어내어진 1도트분의 계조 데이터가 받아들여진다.
계조 전압 발생 회로(58)는, 각 계조 전압(기준 전압)이 각 계조 데이터에 대응하는 복수의 계조 전압을 생성한다. 보다 구체적으로는, 계조 전압 발생 회로(58)는, 고전위측 전원 전압 VDDH와 저전위측 전원 전압 VSSH에 기초하여, 각 계조 전압이 각 계조 데이터에 대응하는 복수의 계조 전압을 생성한다.
DAC(60)는, 라인 래치(54)로부터의 1수평 주사분의 계조 데이터에 대응한 계조 전압을, 소스 출력마다 생성한다. 보다 구체적으로는，DAC(58)는, 계조 전압 발생 회로(58)에 의해 생성된 복수의 계조 전압 중에서, 라인 래치(54)로부터의 1라인분의 계조 데이터 중, 각 소스선에 대응한 계조 데이터에 대응한 계조 전압을 선택하고, 선택한 계조 전압을 출력한다. 이와 같은 DAC(60)는, 소스 출력마다 설치된 전압 선택 회로 DEC1 내지 DECN을 포함한다. 각 전압 선택 회로는, 계조 전압 발생 회로(58)로부터의 복수의 계조 전압 중에서, 각 계조 데이터에 대응한 1개의 계조 전압을 출력한다.
소스선 구동 회로(62)는, 출력 회로 OP1 내지 OPN을 포함한다. 출력 회로 OP1 내지 OPN의 각 출력 회로는, 연산 증폭 회로를 포함하고，DAC(60)의 각 전압 선택 회로로부터의 출력 계조 전압을 이용하여 임피던스 변환을 행하여, 소스선을 구동한다.
2. 소스 드라이버의 구성예
본 실시 형태에서는, 소스 출력마다 설치된 소스 드라이버 블록의 회로 규모 를 작게 하기 위해서, 소스선 구동 회로(62)의 각 출력 회로에는 플립어라운드형 샘플 홀드 회로가 설치된다. 그리고, 해당 플립어라운드형 샘플 홀드 회로에 의해 소스선에 전압이 공급된다. 보다 구체적으로는，DAC(60)에 의해 출력된 제1 및 제2 계조 전압을 받아, 플립어라운드형 샘플 홀드 회로가, 제1 계조 전압과 제2 계조 전압 사이의 출력 계조 전압을 소스선에 출력한다.
여기에서, 이와 같은 플립어라운드형 샘플 홀드 회로를 포함하는 소스선 구동 회로(62)의 출력 회로에 대해서 설명한다.
도 5에, 소스선 구동 회로(62)의 출력 회로 OP1의 구성예의 회로도를 도시한다.
도 5에서는 출력 회로 OP1의 구성을 도시하지만, 다른 출력 회로 OP2 내지 OPN도 출력 회로 0P1과 마찬가지의 구성을 가지고 있다. 또한, 도 5에서는 제1 및 제2 계조 전압의 사이의 2종류의 출력 계조 전압을 생성하는 예를 도시하지만, 출력 계조 전압의 종류에 본 발명이 한정되는 것은 아니다.
도 5에서는，DAC(60)로부터 제1 및 제2 계조 전압이 입력 전압 Vin으로서 공급되고, 출력 계조 전압 Vout이 소스선에 공급되게 되어 있다.
출력 회로에서 생성되는 출력 계조 전압의 종류를 복수로 함으로써, 계조 전압 발생 회로(58)가 생성하는 계조 전압의 종류를 삭감할 수 있다. 그 때문에, 계조 전압 신호선의 개수를 대폭 삭감할 수 있고, 또한 DAC(60)의 회로 규모도 대폭 삭감할 수 있게 된다. 예를 들면, 소스 드라이버(30)가 6비트의 계조 데이터에 기 초하여 소스선을 구동하는 경우에, 본래이면 계조 전압 발생 회로는 64(=26)종류의 계조 전압을 생성할 필요가 있다. 그런데, 도 5에 도시하는 소스선 구동 회로(62)의 각 출력 회로가 2종류의 계조 전압을 발생시킬 수 있기 때문에, 계조 전압 발생 회로(58)는 32종류의 계조 전압을 생성할 수 있으면 된다. 그 때문에, 계조 전압 신호선의 개수도 예를 들면 32개로 충분하여, 계조 전압 신호선의 배선 영역을 반으로 할 수 있게 된다. 또한, 실제로는, 본 실시 형태에서는, 출력 회로가 제1 및 제2 계조 전압을 분할한 전압을 생성하기 때문에, 계조 전압 신호선은 33개가 필요하게 된다.
이와 같은 출력 회로는, 플립어라운드형 샘플 홀드 회로를 포함한다. 플립어라운드형 샘플 홀드 회로의 동작은, 1수평 주사 기간(1H)의 전반에 설정된 샘플링 기간과 후반에 설정된 홀드 기간에서 서로 다르다. 즉, 플립어라운드형 샘플 홀드 회로는, 샘플링 기간에 축적한 전하를, 홀드 기간에서, 그 출력측에 공급하게 되어 있다.
이와 같은 출력 회로는, 연산 증폭 회로와, 연산 증폭 회로의 입력에 일단이 접속된 복수의 용량 소자를 포함한다. 그리고, 출력 회로는, 샘플링 기간에서, 연산 증폭 회로의 출력과 소스선을 전기적으로 차단한 상태에서, 연산 증폭 회로의 입력 및 출력을 전기적으로 접속하여, 복수의 용량 소자의 각 용량 소자에 제1 또는 제2 계조 전압에 대응한 전하를 축적한다. 즉, 샘플링 기간에서는, 소스선의 전압을 변동시키지 않도록, 연산 증폭 회로의 출력과 소스선이 전기적으로 차단된 다. 그리고, 복수의 용량 소자의 일단에 제1 및 제2 계조 전압 중 어느 하나의 전압에 대응한 전하가 축적됨과 함께, 연산 증폭 회로의 출력단의 구동부에 의해, 복수의 용량 소자의 타단에 전하가 공급된다.
다음으로, 그 후의 홀드 기간에서, 출력 회로는, 연산 증폭 회로의 입력 및 출력을 전기적으로 차단하고, 복수의 용량 소자에 축적된 전하를 연산 증폭 회로의 출력에 공급한다. 이때, 연산 증폭 회로의 출력과 소스선이 전기적으로 접속된다. 즉, 홀드 기간에서는, 소스선에 출력 계조 전압을 공급하기 위해서, 연산 증폭 회로의 출력과 소스선이 전기적으로 접속된다. 그리고, 연산 증폭 회로의 입력과 출력을 전기적으로 차단하고, 복수의 용량 소자에 축적된 전하를 연산 증폭 회로의 출력에 공급한다. 이렇게 함으로써, 그 입력 전압을 출력 전압과 동일하게 하려고 하는 연산 증폭 회로의 입력측의 이미지너리 쇼트 기능에 의해, 연산 증폭 회로의 구동부의 전하의 충방전이 행하여져, 출력 계조 전압을 변화시킬 수 있다.
보다 구체적으로는, 출력 회로 OP1은, 연산 증폭 회로 OPC1과, 제1 내지 제j(j는 2 이상의 정수)의 용량 소자 C1 내지 Cj와, 제1 내지 제j 플립어라운드용 스위치 S3-1 내지 S3-j와, 출력 스위치 S4를 포함할 수 있다. 연산 증폭 회로 OPC1의 비반전 입력 단자에 아날로그 그라운드 AGND(주어진 전압)가 공급된다. 연산 증폭 회로 OPC1의 고전위측 전원 전압을 VDD, 저전위측 전원 전압을 VSS로 하면, 아날로그 그라운드 AGND는 (VDD+VSS)/2로 할 수 있다. 제1 내지 제j 용량 소자 C1 내지 Cj의 일단에는, 연산 증폭 회로 OPC1의 반전 입력 단자에 접속된다. 제1 내지 제j 용량 소자 C1 내지 Cj의 용량값은, 동일하다. 제p(1≤p≤j, p는 정수)의 플립어라운드용 스위치 S3-p는, 제p 용량 소자 Cp의 타단과 연산 증폭 회로 OPC1의 출력 사이에 삽입된다. 출력 스위치 S4는, 연산 증폭 회로 OPC1의 출력과 소스선 SL1과 전기적으로 접속되는 출력선 사이에 삽입된다. 제1 내지 제j 용량 소자 C1 내지 Cj에, 제1 및 제2 계조 전압을 공급함으로써, 출력 회로 OP1은, 제1 및 제2 계조 전압 사이의 2(j-1)종류의 출력 계조 전압을 발생시킬 수 있다.
또한, 출력 회로 OP1은, 또한, 제1 내지 제j 입력 스위치를 포함할 수 있다. 제p(1≤p≤j, p는 정수)의 입력 스위치의 일단이, 제p 용량 소자 Cp의 타단에 접속된다. 그리고, 제1 내지 제j 입력 스위치의 각 입력 스위치의 타단에는, 시분할로 제1 또는 제2 계조 전압이 공급된다.
다음으로，보다 구체적인 구성 및 동작에 대해서, 도 5의 경우를 예로 설명한다. 도 5는 j가 2인 경우를 나타낸다. 제1 입력 스위치 S0은, 스위치 제어 신호 SC0에 의해 스위치 제어(온 오프 제어)된다. 제2 입력 스위치 S1은, 스위치 제어 신호 SC1에 의해 스위치 제어된다. 귀환 스위치 S2는, 스위치 제어 신호 SC2에 의해 스위치 제어된다. 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2는, 스위치 제어 신호 SC3에 의해 스위치 제어된다. 출력 스위치 S4는, 스위치 제어 신호 SC4에 의해 스위치 제어된다. 이와 같은 스위치 제어 신호 SC0 내지 SC4는, 도시하지 않은 출력 회로 0P1의 제어 회로에서 생성된다.
도 6에, 도 5의 출력 회로 OP1의 제1 동작예의 설명도를 도시한다.
샘플링 기간에서는, 제1 계조 전압 Vin1 및 제2 계조 전압 Vin2가 시분할로 공급된다. 제1 계조 전압 Vin1이 공급되는 기간에서는, 제1 입력 스위치 S0이 온으로 되고, 그 이후의 샘플링 기간과 홀드 기간에서는 오프로 되도록 스위치 제어된다. 또한, 제2 입력 스위치 S1은, 적어도 제2 계조 전압 Vin2가 공급되는 기간에서 온으로 되도록 스위치 제어된다. 또한, 제2 입력 스위치 S1은, 샘플링 기간에서 온, 홀드 기간에서 오프로 되도록 스위치 제어된다.
귀환 스위치 S2는, 샘플링 기간에서 온, 홀드 기간에서 오프로 되도록 스위치 제어된다. 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2는, 샘플링 기간에서 오프, 홀드 기간에서 온으로 되도록 스위치 제어된다. 출력 스위치 S4는, 샘플링 기간에서 오프, 홀드 기간에서 온으로 되도록 스위치 제어된다.
즉, 샘플링 기간에, 제1 내지 제j 플립어라운드용 스위치를 오프, 귀환 스위치 S2를 온, 출력 스위치 S4를 오프한 상태에서, 제1 및 제2 용량 소자 C1, C2의 타단에 제1 및 제2 계조 전압 Vin1, Vin2 중 어느 하나가 공급된다. 그리고, 샘플링 기간 후의 홀드 기간에, 제1 내지 제j 플립어라운드용 스위치를 온, 귀환 스위치 S2를 오프, 출력 스위치 S4를 온함으로써, 제1 계조 전압 Vin1과 상기 제2 계조 전압 Vin2 사이의 출력 계조 전압 Vout이 소스선에 출력된다.
보다 구체적으로는, 도 6에서, 샘플링 기간에서는, 제1 입력 스위치 S0을 통해서 제1 용량 소자 C1의 일단에, 제1 계조 전압 Vin1에 대응한 전하가 축적된다. 또한, 제2 입력 스위치 S1을 통해서 제2 용량 소자 C2의 일단에, 제2 계조 전압 Vin2에 대응한 전하가 축적된다. 이 기간에서는, 귀환 스위치 S2가 온으로 되기 때문에, 연산 증폭 회로 OPC1의 버츄얼 쇼트 기능에 의해, 연산 증폭 회로 OPC1의 반전 입력 단자의 노드 NEG의 전압과 연산 증폭 회로 OPC1의 출력 전압이 아날로그 그라운드 AGND로 된다.
따라서, 샘플링 기간에서는, 노드 NEG에는 다음 식으로 나타내는 전하 Qs가 축적된다. 이때, 출력 스위치 S4가 오프이기 때문에, 소스선 SL1의 전압은 변동하지 않는다.
Figure 112007086153565-PAT00001
여기서, Vin1은 제1 계조 전압, Vin2는 제2 계조 전압, 제1 및 제2 용량 소자 C1, C2의 각 용량 소자의 용량값을 C로 하고 있다.
다음으로, 홀드 기간에서는, 제1 및 제2 입력 스위치 S0, S1, 귀환 스위치 S2가 오프, 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2가 온으로 된다. 이 결과, 제1 및 제2 용량 소자 C1, C2에 축적된 전하에 대응한 전압이, 연산 증폭 회로 OPC1의 출력 계조 전압으로서 출력된다. 이 경우, 제1 및 제2 용량 소자 C1, C2의 일단이 단락되기 때문에, 출력 계조 전압 Vout은, 다음 식으로 나타내어진다.
Figure 112007086153565-PAT00002
도 7에, 도 5의 출력 회로 OP1의 제2 동작예의 설명도를 도시한다.
도 6에서는 제1 및 제2 계조 전압 중 전위가 높은 순으로 제1 및 제2 용량 소자에 공급하고 있었지만, 도 7에서는 제1 및 제2 계조 전압 중 전위가 낮은 순으로 제1 및 제2 용량 소자에 공급하고 있다.
이 경우에서도, 도 6과 마찬가지로, 제1 및 제2 입력 스위치 S0, S1, 귀환 스위치 S2, 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2, 출력 스위치 S4의 스위치 제어가 행해진다. 그리고, 수학식 2로 나타내어지는 출력 계조 전압 Vout이, 홀드 기간에 출력된다.
도 8에, 도 5의 출력 회로 OP1의 제3 동작예의 설명도를 도시한다.
도 6 및 도 7에서는, 출력 계조 전압 Vout이 제1 계조 전압 Vin1과 제2 계조 전압 Vin2 사이의 전압으로서 출력하는 예를 도시하였지만, 본 발명은 이것에 한정되는 것은 아니다. 제1 및 제2 계조 전압 Vin1, Vin2를 동전위의 전압으로 함으로써, 출력 계조 전압 Vout도 또한, 제1 및 제2 계조 전압 Vin1, Vin2와 동전위의 전압으로 할 수 있다.
이 경우에서도, 도 6과 마찬가지로, 제1 및 제2 입력 스위치 S0, S1, 귀환 스위치 S2, 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2, 출력 스위치 S4의 스위치 제어가 행해진다. 이 결과, 수학식 2로부터, 출력 계조 전압 Vout은, 제1 및 제2 계조 전압 Vin1, Vin2와 동전위의 전압으로 되고, 이 출력 계조 전압 Vout이 홀드 기간에 출력된다.
이상 설명한 바와 같은 플립어라운드형 샘플링 홀드 회로를 이용하여 소스선을 구동하도록 하였기 때문에, 매우 간소한 구성으로, 복수의 계조 전압을 출력 회로에서 생성할 수 있게 된다. 이 결과, 계조 전압 발생 회로(58)가 발생할 계조 전압의 종류를 대폭 삭감할 수 있다. 이에 의해, 계조 전압 신호선의 개수를 삭감할 수 있고, 또한 DAC(60)의 회로 규모도 대폭 삭감할 수 있다. DAC(60)는, 일반적으로 고전압이 공급되기 때문에 트랜지스터 사이즈를 크게 할 필요가 있어, DAC(60)의 회로 규모의 삭감은 소스 드라이버(30)의 칩 사이즈의 축소화에 크게 기여할 수 있다.
또한, 상기의 플립어라운드형 샘플링 홀드 회로에 따르면, 보조 회로 등을 부가하지 않고 Rail-to-Rail 동작이 가능하게 되면서, 변동을 억제하기 때문에 트랜지스터의 사이즈를 크게 할 필요가 없어진다. 그 때문에, 소스 드라이버(30)의 칩 사이즈의 축소에 기여할 수 있다.
또한, 상기의 플립어라운드형 샘플링 홀드 회로는, 제1 및 제2 용량 소자 C1, C2에 축적한 전하를 연산 증폭 회로 OPC1의 출력측에 이동시키는 구성이기 때문에, 연산 증폭 회로 OPC1이 갖는 입력 오프셋 전압의 영향을 받지 않고, 출력 계조 전압 Vout을 고정밀도로 생성할 수 있게 된다.
또한, 상기의 플립어라운드형 샘플링 홀드 회로에서는, 소스선에 부여하는 계조 전압을 고정밀도로 설정하기 때문에 DAC(60)에서 생성한 계조 전압을 소스선에 출력할 필요가 없어져, 출력 회로만으로 계조 전압을 고정밀도로 생성할 수 있 다. 이 때문에, DAC(60)에서 고정밀도로 계조 전압을 생성할 필요가 없어져, DAC(60)의 구성을 간소화하여 DAC(60)의 회로 규모를 삭감할 수 있게 된다.
2. 1 비교예
그런데, 본 실시 형태와 같은 구성을 갖는 플립어라운드형 샘플 홀드 회로에서는, 샘플링 기간에서의 제1 내지 제j 입력 스위치의 스위치 제어의 순서와, 각 입력 스위치에 입력되는 계조 전압의 레벨을, 아래와 같이 하는 것이 바람직하다. 즉, 출력 계조 전압 Vout이, 소스선에 출력되는 전압의 최저 전위 전압보다 그 소스선에 출력되는 전압의 최고 전위 전압에 가까울 때에는, DAC(60)(계조 전압 생성 회로)가, 도 6에 도시하는 바와 같이 제1 및 제2 계조 전압을 전위가 높은 순으로 출력하는 것이 바람직하다. 여기에서, 예를 들면 64종류의 계조 전압 V0 내지V63 중, 최저 전위 전압을 V0으로 하면 최고 전위 전압은 V63으로 되고, 최저 전위 전압을 V63으로 하면 최고 전위 전압이 V0으로 된다.
또한, 출력 계조 전압 Vout이, 최고 전위 전압보다 최저 전위 전압에 가까울 때에는, DAC(60)(계조 전압 생성 회로)가, 제1 및 제2 계조 전압을 전위가 낮은 순으로 출력하는 것이 바람직하다.
따라서, 제1 내지 제j 입력 스위치의 각 입력 스위치의 타단에 제1 또는 제2 계조 전압이 공급되는 경우에, 출력 계조 전압 Vout이 최저 전위 전압보다 최고 전위 전압에 가까울 때에는, 제1 및 제2 계조 전압 중, 고전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급된 상태에서, 저전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소 자에 공급되도록, 제1 내지 제j 입력 스위치의 스위치 제어를 행하는 것이 바람직하다.
또한, 제1 내지 제j 입력 스위치의 각 입력 스위치의 타단에 제1 또는 제2 계조 전압이 공급되는 경우에, 출력 계조 전압 Vout이 최고 전위 전압보다 최저 전위 전압에 가까울 때에는, 제1 및 제2 계조 전압 중, 저전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급된 상태에서, 고전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급되도록, 제1 내지 제j 입력 스위치의 스위치 제어를 행하는 것이 바람직하다.
여기에서는, 상기의 이유를, 본 실시 형태의 비교예와의 대비를 하면서 설명한다.
도 9에, 본 실시 형태의 비교예에서의 출력 회로 OP1의 동작예의 설명도를 도시한다.
도 9에서, 도 6 내지 도 8과 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다. 본 비교예에서는, 샘플링 기간의 전반에서, 제1 입력 스위치 S0을 온, 제2 입력 스위치 S1을 오프한 상태에서, 제1 계조 전압 Vin1이 제1 용량 소자 C1의 일단에 공급된다. 그리고, 이 샘플링 기간의 후반에서는, 제1 입력 스위치 S0이 오프, 제2 입력 스위치가 온한 상태에서, 제2 계조 전압 Vin2가 제2 용량 소자 C2의 일단에 공급된다. 본 비교예에서는, 제1 계조 전압 Vin1의 전위는, 제2 계조 전압 Vin2의 전위보다도 저전위이다.
도 10에, 본 비교예에서의 동작 설명도를 도시한다.
도 10에서 도 5와 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다. 도 10에서는, 샘플링 기간에서, 제1 입력 스위치 S0이 오프, 제2 입력 스위치 S1이 온인 상태를 도시하고 있다.
예를 들면, 제1 입력 스위치 S0이 온, 제2 입력 스위치 S1이 오프인 상태에서, 제1 용량 소자 C1에, 도 9의 제1 계조 전압 Vin1이 공급된 것으로 한다(SQ1). 이 때, 제1 용량 소자 C1에는, 제1 계조 전압 Vin1에 대응한 전하가 축적된다. 다음으로, 도 10에 도시하는 바와 같이, 제1 입력 스위치 S0이 오프, 제2 입력 스위치 S1이 온인 상태에서, 제2 용량 소자 C2에, 도 9의 제2 계조 전압 Vin2(Vin1<Vin2)가 공급된 것으로 한다(SQ2). 이때 제2 용량 소자 C2에는, 제2 계조 전압 Vin2에 대응한 전하가 축적된다.
여기에서, 제2 계조 전압 Vin2의 인가에 수반하여 제1 계조 전압 Vin1에 대응한 전하가 축적되어 있었던 노드 NEG(제2 용량 소자 C2의 타단)의 전압 레벨이 변동한다. 제1 용량 소자 C1의 타단과 제2 용량 소자 C2의 타단은 전기적으로 접속되기 때문에, 노드 NEG의 전압 레벨의 변동은, 용량 결합된 제1 용량 소자 C1의 일단의 전압 레벨의 변동으로서 전달되기 때문이다(SQ3).
이 경우, 노드 NEG의 전압 변동은, 제1 용량 소자 C1을 통해서, 제1 플립어라운드용 스위치 S3-1의 일단의 전압 레벨의 변동으로서 전달되고, 그 전압 레벨이 전원 전압 VDD보다 고전위로 되는 경우가 있다(SQ4). 이것은, 스위치를 구성하는 P형 MOS 트랜지스터의 소스(드레인)와 그 트랜지스터가 형성되는 기판 사이의 다이오드 접속 부분이 순방향으로 되기 때문에 리크가 발생하는 것을 의미한다. 따라서, 홀드 기간에 출력할 출력 계조 전압 Vout의 전압 레벨이 변동하게 된다.
따라서, 본 실시 형태에서는, 예를 들면 제2 용량 소자 C2에도, 처음부터 고전위측의 제1 계조 전압 Vin1을 공급한 후에, 다시 저전위측의 제2 계조 전압 Vin2가 제2 용량 소자 C2에 공급되도록 스위치 제어된다. 이렇게 함으로써, 제2 용량 소자 C2의 전압 레벨의 변동이, 노드 NEG에 전달되는 사태를 회피할 수 있다.
즉, 출력 계조 전압 Vout이 최저 전위 전압보다 최고 전위 전압에 가까울 때에는, 제1 및 제2 계조 전압 중, 고전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급된 상태에서, 저전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급되도록, 제1 내지 제j 입력 스위치의 스위치 제어를 행한다.
또한, 도 9 및 도 10에서는, 출력 계조 전압 Vout이 최저 전위 전압보다 최고 전위 전압에 가까운 경우에 대해서 설명했지만, 출력 계조 전압 Vout이 최고 전위 전압보다 최저 전위 전압에 가까운 경우에 대해서도 마찬가지로, 입력 스위치의 리크가 발생한다. 그 때문에, 출력 계조 전압 Vout이 최고 전위 전압보다 최저 전위 전압에 가까울 때에는, 제1 및 제2 계조 전압 중, 저전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급된 상태에서, 고전위측의 계조 전압이 제1 내지 제j 용량 소자 C1 내지 Cj 중 어느 하나의 용량 소자에 공급되도록, 제1 내지 제j 입력 스위치의 스위치 제어를 행하는 것이 바람직 하다.
여기에서, 출력 계조 전압 Vout이 계조 전압의 최고 전위 전압에 가까운지, 최저 전위 전압에 가까운지를, 간소한 구성으로 판정하기 위해, 계조 데이터의 최상위 비트에 기초하여 판정하여도 된다.
도 11에, 본 실시 형태에서의 계조 전압의 출력 순서의 설명도를 도시한다.
예를 들면 계조 데이터의 최상위 비트가 「0」에 대응한 계조 전압이, 최상위 비트가 「1」에 대응한 계조 전압보다 고전위측인 것으로 한다. 이때, 계조 데이터의 최상위 비트가 「0」일 때, 제1 및 제2 계조 전압 중 고전위측의 계조 전압을 제1 용량 소자 C1에 공급한 후, 저전위측의 계조 전압을 제2 용량 소자 C2에 공급한다. 또한, 계조 데이터의 최상위 비트가 「1」일 때, 제1 및 제2 계조 전압 중 저전위측의 계조 전압을 제1 용량 소자 C1에 공급한 후, 고전위측의 계조 전압을 제2 용량 소자 C2에 공급한다. 이렇게 함으로써, 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2에 리크가 발생하지 않고, 출력 계조 전압 Vout이, 목적으로 하는 전압을 생성할 수 없게 되는 사태를 회피할 수 있게 된다.
2. 2 소스 드라이버의 주요부의 구성
다음으로, 본 실시 형태에서의 소스 드라이버(30)의 주요부의 구성예에 대해서 설명한다.
도 12에, 본 실시 형태에서의 소스 드라이버(30)의 소스 드라이버 블록의 구성예의 블록도를 도시한다. 도 12에서, 도 4와 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다. 또한，이하에서는, 계조 데이터가 6비트인 것으로 한다.
도 12에서는, 소스선 SL1을 구동하는 소스 드라이버 블록의 구성만을 도시한다. 소스선 SL1을 구동하기 위한 소스 드라이버 블록은, 가산 회로(801), 가산 제어 로직(821), 전압 선택 회로 DEC1, 출력 회로 OP1을 포함한다.
본 실시 형태에서는, 제1 및 제2 계조 전압을 시분할로 출력 회로 OP1에 공급하기 위해서, 표시 메모리(52)로부터 계조 데이터 D[5:0]을 출력하고, 그 계조 데이터와 그 계조 데이터를 인크리먼트한 데이터를 전압 선택 회로 DEC1에 공급한다. 이때, 가산 회로(801)는, 가산 제어 로직(821)으로부터의 가산 제어 신호 ADD_BIT에 기초하여 제어되고, 계조 데이터를 인크리먼트한 데이터를 출력하거나, 계조 데이터를 그대로 출력하거나 할 수 있게 되어 있다.
보다 구체적으로는, 계조 데이터 D[5:0]의 상위 5비트의 데이터 D[5:1]가 가산 회로(801)에 입력된다. 또한, 계조 데이터 D[5:0] 중 최상위 비트 D[5]의 데이터와 최하위 비트 D[0]의 데이터가 가산 제어 로직(821)에 입력된다. 가산 제어 로직(821)에는, 도시하지 않은 제어 회로에서 생성된 가산 타이밍 신호 AD1, AD2가 입력되어, 계조 데이터 D[5], D[0]의 데이터 및 가산 타이밍 신호 AD1, AD2에 기초하여 가산 제어 신호 ADD_BIT가 생성된다.
도 13에, 도 12의 가산 타이밍 신호 AD1, AD2의 설명도를 도시한다.
가산 타이밍 신호 AD1이 H레벨인 기간은, 출력 회로 OP1의 제1 용량 소자 C1에 계조 전압이 공급되는 제1 입력 스위치 S0의 온 기간에 대응하고 있다. 가산 타이밍 신호 AD2가 H레벨인 기간은, 출력 회로 OP1의 제2 용량 소자 C2에 계조 전압이 공급되는 제2 입력 스위치 S1의 온 기간에 대응하고 있다.
도 14에, 도 12의 가산 제어 로직(821)의 동작 설명도를 도시한다.
도 14에서는, 계조 데이터 [5:0]이 「000000」일 때 계조 전압이 최고 전위로 되고, 계조 데이터가 [5:0]이 「111111」일 때 계조 전압이 최저 전위로 되는 것으로 한다.
가산 제어 로직(821)은, 계조 데이터의 최상위 비트 D[5]의 데이터가 「0」일 때, 가산 타이밍 신호 AD2의 타이밍에서 가산 회로(801)의 가산 제어를 행한다. 이때, 계조 데이터의 최하위 비트 D[0]의 데이터가 「0」일 때, 가산 회로(801)는, 계조 데이터 D[5:1]의 데이터를 그대로 전압 선택 회로 DEC1에 출력한다. 또한, 계조 데이터의 최하위 비트 D[0]의 데이터가 「1」일 때, 가산 회로(801)는, 계조 데이터 D[5:1]를 인크리먼트한 데이터(계조 데이터 D[5:1]에 「1」을 가산한 데이터)를 전압 선택 회로 DEC1에 출력한다.
또한 가산 제어 로직(821)은, 계조 데이터의 최상위 비트 D[5]의 데이터가 「1」일 때, 가산 타이밍 신호 AD1의 타이밍에서 가산 회로(801)의 가산 제어를 행 한다. 이때, 계조 데이터의 최하위 비트 D[0]의 데이터가 「0」일 때, 가산 회로(801)는, 계조 데이터 D[5:1]의 데이터를 그대로 전압 선택 회로 DEC1에 출력한다. 또한, 계조 데이터의 최하위 비트 D[0]의 데이터가 「1」일 때, 가산 회로(801)는, 계조 데이터 D[5:1]를 인크리먼트한 데이터를 전압 선택 회로 DEC1에 출력한다.
도 12에서, 이와 같이 가산 제어 로직(821)에 의해 제어되는 가산 회로(801)의 출력이, 계조 데이터로서 전압 선택 회로 DEC1에 입력된다. 전압 선택 회로 DEC1은, 가산 회로(801)로부터의 계조 데이터에 기초하여, 계조 전압 발생 회로(58)에 의해 생성된 계조 전압 V0 내지 V32 중 어느 하나를 출력 회로 OP1에 출력한다. 이 출력 회로 OP1은, 도 5의 구성을 가지고 있다.
2. 3 보조 용량 소자
본 실시 형태에서는, 도 5에 도시하는 바와 같이 노드 NEG에, 보조 용량 소자 CCS를 접속하는 것이 바람직하다. 이 보조 용량 소자 CCS는, 일단에 예를 들면 접지 전원 전압 VSS 또는 아날로그 그라운드 AGND가 공급되고, 타단에 노드 NEG가 접속된다. 이렇게 함으로써, 연산 증폭 회로 OPC1의 반전 입력 단자의 전압 변동을 억제하여, 출력 계조 전압 Vout의 더 한층의 안정화를 실현할 수 있게 된다.
또한, 보조 용량 소자 CCS는, 전위 변동을 억제하는 것을 목적으로 하고 있기 때문에, 제1 및 제2 용량 소자 C1, C2와 비교하여, 용량값이 정밀도 좋게 형성 되어 있을 필요가 없다. 그 때문에, 보조 용량 소자 CCS, 제1 및 제2 용량 소자 C1, C2가 형성되는 용량 소자 형성 영역에서, 보조 용량 소자 CCS는, 제1 및 제2 용량 소자 C1, C2와 비교하여, 에칭 등의 용량 소자를 형성할 때에 제어가 곤란한 영역에 형성되어 있는 것이 바람직하다. 따라서, 보조 용량 소자 CCS가, 소스 드라이버 내의 용량 소자 형성 영역 내에 형성되는 더미용의 용량 소자와 겸용되는 것이 바람직하다.
도 15의 (A), 도 15의 (B)에, 보조 용량 소자 CCS의 설명도를 도시한다.
도 15의 (A)는, 소스 드라이버(30)의 레이아웃 이미지를 도시한다. 소스 드라이버(30)에서는, 소스선에의 출력 패드의 배열 방향으로, 소스 드라이버 블록 SB1 내지 SBN이 배열된다. 각 소스 드라이버 블록은, 계조 전압 생성 회로, 전압 선택 회로 및 소스선 구동 회로를 포함하고, 각 소스 드라이버 블록의 레이아웃 배치는 마찬가지이다.
도 15의 (B)는, 소스 드라이버 블록 SBn의 용량 소자 형성 영역의 이미지를 도시한다. 소스 드라이버 블록 SBn은, 소스 드라이버 블록 SB1 내지 SBN의 배열 방향(출력 패드의 배열 방향)과 수직한 방향(교차하는 방향)으로, 제1 용량 소자 C1, 제2 용량 소자 C2 및 보조 용량 소자 CCS가 형성되는 용량 소자 형성 영역 CEA를 갖는다. 이때, 보조 용량 소자 CCS는, 용량 소자 형성 영역 CEA의 경계 중, 상기의 배열 방향과 수직한 방향(교차하는 방향)으로, 대향하는 2개의 경계부 중 어느 하나의 경계부를 따라 형성되어 있는 것이 바람직하다. 일반적으로는, 이 경계부에는, 용량 소자 형성 영역 내의 더미용의 용량 소자가 형성된다. 도 15의 (B) 에서는，소스 드라이버 블록 SB1 내지 SBN의 배열 방향을 DR1로 하면, 배열 방향 DR1과 수직한 방향 DR2로서 대향하는 소스 드라이버 블록 SBn의 경계부를 구성하는 두 변 중 한 변 EDn을 따라서, 보조 용량 소자 CCS가 형성되어 있다.
이렇게 함으로써, 제1 및 제2 용량 소자 CS1, CS2의 엣지(끝부)는, 해당 소스 드라이버 블록의 보조 용량 소자 CCS의 엣지나, 인접하는 소스 드라이버 블록의 제1 또는 제2 용량 소자 C1, C2의 엣지와 인접하고 있다. 그 때문에, 각 엣지 사이의 간극 Δd1 내지 Δd4를, 거의 동일한 에칭 속도로 형성할 수 있기 때문에, 고정밀도로, 제1 및 제2 용량 소자 C1, C2를 형성할 수 있다. 이에 대하여, 보조 용량 소자 CCS의 엣지는, 다른 용량 소자의 엣지와 인접하지 않는다. 따라서, 보조 용량 소자 CCS의 엣지에 관해서는, 예를 들면 출력 패드 배치 영역측으로부터의 에칭 속도가, 제1 또는 제2 용량 소자 C1, C2측으로부터의 에칭 속도와 서로 다르기 때문에, 제1 및 제2 용량 소자 C1, C2와 비교하여 정밀도 좋게 용량 소자를 형성할 수 없다.
도 15의 (B)와 같이 각 용량 소자를 형성함으로써, 제1 및 제2 용량 소자 C1, C2의 용량값을 정밀도 좋게 형성할 수 있는 한편, 레이아웃 면적을 소용없게 하지 않고, 보조 용량 소자 CCS를 형성할 수 있게 된다.
2. 4 연산 증폭 회로
본 실시 형태에서의 플립어라운드형 샘플링 홀드 회로의 회로 규모는, 작은 것이 바람직하다. 따라서, 본 실시 형태에서의 플립어라운드형 샘플링 홀드 회로는, 샘플링 기간과 홀드 기간에서 이산적인 동작을 행하는 점에 주목하고, 플립어 라운드형 샘플링 홀드 회로에 적용되는 연산 증폭 회로는, 이하에 설명하는 구성을 채용하는 것이 바람직하다.
본 실시 형태에서의 플립어라운드형 샘플링 홀드 회로는, 샘플링 기간에서는 출력 스위치 S4를 오프하여 저부하의 출력을 구동하고, 홀드 기간에서는 출력 스위치 S4를 온하여 고부하의 출력을 구동한다. 그 때문에, 본 실시 형태에서의 플립어라운드형 샘플링 홀드 회로의 연산 증폭 회로는, 샘플링 기간에서 A급 증폭 동작을 행하고, 홀드 기간에서 AB급 증폭 동작을 행하여도 된다. 따라서, 본 실시 형태에서는, 연산 증폭 회로 OPC1 내지 OPCN으로서, 이하의 구성을 채용할 수 있다.
도 16에, 도 5의 연산 증폭 회로 OPC1의 구성예의 회로도를 도시한다.
도 16에서는, 연산 증폭 회로 OPC1의 구성예를 도시하지만, 다른 연산 증폭 회로 OPC2 내지 OPCN도 마찬가지의 구성을 가지고 있다.
연산 증폭 회로 OPC1은, 차동 증폭기(110)(광의로는 연산 증폭기)와, 출력부(120)와, 캐패시터 CCP와, 전하 공급 회로(130)를 포함한다. 차동 증폭기(110)는, 입력 전압 VIN과 출력 전압 VOUT의 차분값을 증폭한다. 출력부(120)는, 아날로그 전원 전압 AVDD를 공급하는 제1 전원측에 설치되고 차동 증폭기(110)의 출력 노드 NDD의 전압에 기초하여 그 게이트 전극이 제어되는 P형 구동 트랜지스터(제1 도전형의 제1 구동 트랜지스터) PTR1과, P형 구동 트랜지스터 PTR1과 직렬로 아날로그 그라운드 AGND를 공급하는 제2 전원측에 설치되는 N형 구동 트랜지스터(제2 도전형의 제2 구동 트랜지스터) NTR1을 포함한다. 캐패시터 CCP는, P형 구동 트랜지스터 PTR1의 게이트 전극과 N형 구동 트랜지스터 NTR1의 게이트 전극을 용량 결합하도록 설치된다.
전하 공급 회로(130)는, 샘플링 기간에서 N형 구동 트랜지스터 NTR1의 게이트 전극에 전하를 공급하고, 홀드 기간에서 N형 구동 트랜지스터 NTR1의 게이트 전극에의 전하의 공급을 정지한다. 이렇게 함으로써, 샘플링 기간에서는, 차동 증폭기(110)의 출력 노드 NDD의 전압에 기초하여, P구동 트랜지스터 PTR1 및 N구동 트랜지스터 NTR1을 동작시켜서, 연산 증폭 회로(100)의 출력 전압 VOUT을 고전위측으로도 저전위측으로도 변화시킬 수 있다. 또한, 홀드 기간에서는，P형 구동 트랜지스터 PTR1의 게이트 전극의 전압에 의존하여, 출력 전압 VOUT을 출력한다. 그 때문에, 샘플링 기간에서는 A급 증폭 동작을 행하고, 홀드 기간에서는 AB급 증폭 동작을 행하는 연산 증폭 회로 OPC1의 구성을 간소화할 수 있다.
도 17에, 도 16의 연산 증폭 회로 OPC1의 구성예의 회로도를 도시한다.
단, 도 17에서 도 16과 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다.
차동 증폭기(110)는, 커런트 미러 회로 CM1과, 차동쌍 DIF1과, 전류원 CS1을 포함한다. 커런트 미러 회로 CM1은, 그 소스에 아날로그 전원 전압 AVDD가 공급되는 P형 트랜지스터 PTR10, PTR11을 포함한다. P형 트랜지스터 PTR10의 게이트 전극과 P형 트랜지스터 PTR11의 게이트 전극이 접속된다. P형 트랜지스터 PTR11은, 그 게이트 전극과 드레인이 접속되어 있다.
차동쌍 DIF1은, N형 트랜지스터 NTR10, NTR11을 포함한다. N형 트랜지스터 NTR10의 소스와 N형 트랜지스터 NTR11의 소스가 접속된다. N형 트랜지스터 NTR10의 드레인은, P형 트랜지스터 PTR10의 드레인에 접속된다. N형 트랜지스터 NTR11의 드레인은, P형 트랜지스터 PTR11의 드레인에 접속된다. 전류원 CS1의 일단에는 아날로그 그라운드 AGND가 공급되고, 전류원 CS1의 타단은 N형 트랜지스터 NTR10, NTR11의 소스에 접속된다.
이와 같은 차동 증폭기(110)에서는，N형 트랜지스터 NTR10의 게이트 전극에 입력 전압 VIN이 공급되고, N형 트랜지스터 NTR11의 게이트 전극에 출력 전압 VOUT이 공급된다. 그리고, P형 트랜지스터 PTR10의 드레인과 N형 트랜지스터 NTR10의 드레인이 접속되는 접속 노드가, 차동 증폭기(110)의 출력 노드 NDD로 된다. 이 출력 노드가, 출력부(120)의 P형 구동 트랜지스터 PTR1의 게이트 전극에 접속된다.
전하 공급 회로(130)는, 그 드레인에 전류가 공급되어 다이오드 접속된 전류원 트랜지스터 CTR과, 그 일단에 전류원 트랜지스터 CTR의 게이트 전극이 접속되고, 그 타단에 캐패시터 CCP의 일단 및 N형 구동 트랜지스터 NTR1의 게이트 전극이 접속되는 스위치 회로 SWT를 포함한다. 스위치 회로 SWT는, 스위치 제어 신호 STC 에 의해 스위치 제어된다. 전하 공급 회로(130)는, 또한, 전류원 트랜지스터 CTR의 드레인에 접속되고, 정전류를 발생시키는 전류원 CS2를 포함할 수 있다.
도 18에, 도 17의 연산 증폭 회로가 적용되는 샘플링 홀드 회로의 스위치 제어 신호의 동작 설명도를 도시한다.
도 18에서는, 제1 및 제2 입력 스위치 S0, S1, 귀환 스위치 S2, 제1 및 제2 플립어라운드용 스위치 S3-1, S3-2, 출력 스위치 S4와 함께, 도 17의 스위치 회로 SWT의 동작예를 도시하고 있다. 도 18에 도시하는 바와 같이, 도 17의 스위치 회로 SWT는, 도시하지 않은 제어 회로에 의해 생성된 스위치 제어 신호 STC에 의해, 샘플링 기간에서 온, 홀드 기간에서 오프로 되도록 스위치 제어된다.
도 17의 연산 증폭 회로 OPC1에서는, 캐패시터 CCP를 통한 P형 구동 트랜지스터 PTR1의 게이트 전극의 전압의 변화에 따라서, N형 구동 트랜지스터 NTR1의 게이트 전극의 전압도 변화된다. 전하 공급 회로(130)에서는, 샘플링 기간에서, 스위치 회로 SWT를 온으로 하여 전류원 트랜지스터 CTR에 의해 N형 구동 트랜지스터 NTR1의 게이트 전극에 전하를 축적하면서, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압의 변화를 N형 구동 트랜지스터 NTR1의 게이트 전극에 전달한다. 또한, 전하 공급 회로(130)에서는, 홀드 기간에서, 스위치 회로 SWT를 오프로 하고, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압의 변화를 N형 구동 트랜지스터 NTR1의 게이트 전극에 전달한다.
이와 같은 구성의 연산 증폭 회로 OPC1의 차동 증폭기(110)에서, 입력 전압 VIN이 출력 전압 VOUT보다 높은 경우를 생각한다. 이 경우, 출력 노드 NDD의 전압이 낮아지고, N형 트랜지스터 NTR11의 드레인의 전압이 높아진다. 이 결과, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압이 낮아져서, P형 구동 트랜지스터 PTR1은 온하는 방향으로 향한다. 여기에서, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압이 낮아지면, N형 구동 트랜지스터 NTR1의 게이트 전극의 전압도 낮아진다.
한편, 차동 증폭기(110)에서, 입력 전압 VIN이 출력 전압 VOUT보다 낮은 경우를 생각한다. 이 경우, 출력 노드 NDD의 전압이 높아지고, N형 트랜지스터 NTR11의 드레인의 전압이 낮아진다. 이 결과, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압이 높아져서, P형 구동 트랜지스터 PTR1은 오프하는 방향으로 향한다. 여기에서, P형 구동 트랜지스터 PTR1의 게이트 전극의 전압이 높아지면, N형 구동 트랜지스터 NTR1의 게이트 전극의 전압도 높아진다.
이상과 같은 동작의 결과, 연산 증폭 회로 OPC1에서는, 입력 전압 VIN과 출력 전압 VOUT이 거의 동전위로 되는 평형 상태로 이행해 간다.
또한 도 16의 연산 증폭 회로 OPC1은, 도 17의 구성에 한정되는 것은 아니다. 예를 들면 도 16에서, 제1 전원으로서 아날로그 그라운드 AGND를 공급하는 전원, 제2 전원으로서 아날로그 전원 전압 AVDD를 공급하는 전원, 제1 도전형으로서 N형, 제2 도전형으로서 P형을 생각하면, 다음과 같이 구성된다.
도 19에, 도 16의 연산 증폭 회로의 다른 구성예의 회로도를 도시한다.
이 경우, 출력부(120)는, 제1 전원측에 설치되는 차동 증폭기(110)의 출력 노드의 전압에 기초하여 그 게이트 전극이 제어되는 N형 구동 트랜지스터 NTR2와, N형 구동 트랜지스터 NTR2와 직렬로 제2 전원측에 설치되는 P형 구동 트랜지스터 PTR2를 포함한다.
도 19에 도시하는 연산 증폭 회로의 차동 증폭기(110)는, 커런트 미러 회로 CM10과, 차동쌍 DIF10과, 전류원 CS10을 포함한다. 커런트 미러 회로 CM10은, 그 소스에 아날로그 그라운드 AGND가 공급되는 N형 트랜지스터 NTR40, NTR41을 포함한다. N형 트랜지스터 NTR40의 게이트 전극과 N형 트랜지스터 NTR41의 게이트 전극이 접속된다. N형 트랜지스터 NTR41의 게이트 전극과 드레인이 접속된다.
차동쌍 DIF10은, P형 트랜지스터 PTR40, PTR41을 포함한다. P형 트랜지스터 PTR40의 소스와 P형 트랜지스터 PTR41의 소스가 접속된다. P형 트랜지스터 PTR40의 드레인은, N형 트랜지스터 NTR40의 드레인에 접속된다. P형 트랜지스터 PTR41의 드레인은, N형 트랜지스터 NTR41의 드레인에 접속된다. 전류원 CS10의 일단에는 아날로그 전원 전압 VDD가 공급되고, 전류원(10)의 타단은 P형 트랜지스터 PTR40, PTR41의 소스에 접속된다.
이와 같은 차동 증폭기(110)에서는，P형 트랜지스터 PTR40의 게이트 전극에 입력 전압 VIN이 공급되고, P형 트랜지스터 PTR41의 게이트 전극에 출력 전압 VOUT이 공급된다. 그리고, N형 트랜지스터 NTR40의 드레인과 P형 트랜지스터 PTR40의 드레인이 접속되는 접속 노드가, 차동 증폭기(110)의 출력 노드 NDD로 된다. 이 출력 노드가, 출력부(120)의 N형 구동 트랜지스터 NTR2의 게이트 전극에 접속된다.
전하 공급 회로(130)는, 그 드레인에 전류가 공급되어 다이오드 접속된 전류원 트랜지스터 CTR10과, 그 일단에 전류원 트랜지스터 CTR10의 게이트 전극이 접속되고, 그 타단에 캐패시터 CCP의 일단 및 P형 구동 트랜지스터 PTR2의 게이트 전극이 접속되는 스위치 회로 SWT를 포함한다. 전하 공급 회로(130)는, 또한, 전류원 트랜지스터 CTR10의 드레인에 접속되고, 정전류를 발생시키는 전류원 CS20을 포함할 수 있다.
이와 같은 도 19에 도시하는 구성의 연산 증폭 회로 OPC1의 동작은, 도 18에 도시하는 연산 증폭 회로 OPC1의 동작과 마찬가지이기 때문에 설명을 생략한다.
2. 5 출력 회로의 변형예
본 실시 형태에서는, 소스선 구동 회로(62)의 출력 회로가, 제1 및 제2 계조 전압 사이의 2종류의 계조 전압을 생성하는 것으로 하여 설명했지만, 본 실시 형태의 변형예에서는, 제1 및 제2 계조 전압 사이의 4종류의 계조 전압을 생성한다. 즉, 도 5의 설명에서 j가 4인 경우의 구성예가, 본 변형예의 구성으로 된다.
도 20에, 본 실시 형태의 변형예의 소스선 구동 회로(62)의 출력 회로 OP1의 구성예의 회로도를 도시한다.
도 20에서, 도 5와 동일 부분에는 동일 부호를 나타내고, 적절히 설명을 생략한다. 또한, 도 20에서는, 제1 내지 제4 입력 스위치 SI1 내지 SI4가 설치되고, 제1 내지 제4 플립어라운드용 스위치 S3-1 내지 S3-4가 설치되어 있다. 제1 내지 제4 용량 소자 C1 내지 C4의 용량값은, 동일하다.
도 21의 (A), 도 21의 (B)에, 도 20의 출력 회로 OP1의 제1 동작예의 설명도를 도시한다.
도 21의 (A), 도 21의 (B)에서는, 계조 데이터 D[5:0]의 하위 2비트의 데이터 D[1:0]이 「00」일 때의 제1 및 제2 계조 전압 사이의 출력 계조 전압으로서, 4.0V를 출력하는 예를 도시하고 있다. 도 21의 (A)에 도시하는 바와 같이, 샘플링 기간에, 제1 계조 전압 Vin1로서 4.0V, 제2 계조 전압 Vin2로서 3.8V를 부여하는 경우, 제1 내지 제4 입력 스위치 SI1 내지 SI4를 통해서, 제1 내지 제4 용량 소자 C1 내지 C4의 모두에 4.0V를 공급한다. 그리고, 도 21의 (B)에 도시하는 바와 같이, 홀드 기간에서, 제1 내지 제4 플립어라운드용 스위치 S3-1 내지 S3-4를 통해서 출력측에 전하를 공급함으로써, 출력 계조 전압 Vout으로서 4.0V를 출력할 수 있다.
도 22의 (A), 도 22의 (B)에, 도 20의 출력 회로 OP1의 제2 동작예의 설명도를 도시한다.
도 22의 (A), 도 22의 (B)에서는, 계조 데이터 D[5:0]의 하위 2비트의 데이터 D[1:0]이 「01」일 때의 제1 및 제2 계조 전압 사이의 출력 계조 전압으로서, 3.95V를 출력하는 예를 도시하고 있다. 도 22의 (A)에 도시하는 바와 같이, 샘플링 기간에, 제1 계조 전압 Vin1로서 4.0V, 제2 계조 전압 Vin2로서 3.8V를 부여하는 경우, 제1 내지 제4 입력 스위치 SI1 내지 SI4를 통해서, 제1 내지 제4 용량 소자 C1 내지 C4 중 3개의 용량 소자에 4.0V를 공급하고, 나머지 1개의 용량 소자에 3.8V를 공급한다. 그리고, 도 22의 (B)에 도시하는 바와 같이, 홀드 기간에서, 제1 내지 제4 플립어라운드용 스위치 S3-1 내지 S3-4를 통해서 출력측에 전하를 공급함으로써, 전하 보존의 법칙에 따라서, 출력 계조 전압 Vout으로서 3.95V를 출력할 수 있다.
도 23의 (A), 도 23의 (B)에, 도 20의 출력 회로 OP1의 제3 동작예의 설명도를 도시한다.
도 23의 (A), 도 23의 (B)에서는, 계조 데이터 D[5:0]의 하위 2비트의 데이터 D[1:0]이 「10」일 때의 제1 및 제2 계조 전압의 사이의 출력 계조 전압으로서, 3.90V를 출력하는 예를 나타내고 있다. 도 23의 (A)에 도시하는 바와 같이, 샘플링 기간에, 제1 계조 전압 Vin1로서 4.0V, 제2 계조 전압 Vin2로서 3.8V를 부여하는 경우, 제1 내지 제4 입력 스위치 SI1 내지 SI4를 통해서, 제1 내지 제4 용량 소자 C1 내지 C4 중 2개의 용량 소자에 4.0V를 공급하고, 나머지 2개의 용량 소자에 3.8V를 공급한다. 그리고, 도 23의 (B)에 도시하는 바와 같이, 홀드 기간에서, 제1 내지 제4 플립어라운드용 스위치 S3-1 내지 S3-4를 통해서 출력측에 전하를 공급함으로써, 전하 보존의 법칙에 따라서, 출력 계조 전압 Vout으로서 3.90V를 출력할 수 있다.
도 24의 (A), 도 24의 (B)에, 도 20의 출력 회로 OP1의 제4 동작예의 설명도를 도시한다.
도 24의 (A), 도 24의 (B)에서는, 계조 데이터 D[5:0]의 하위 2비트의 데이터 D[1:0]이 「11」일 때의 제1 및 제2 계조 전압 사이의 출력 계조 전압으로서, 3.85V를 출력하는 예를 도시하고 있다. 도 24의 (A)에 도시하는 바와 같이, 샘플링 기간에, 제1 계조 전압 Vin1로서 4.0V, 제2 계조 전압 Vin2로서 3.8V를 부여하는 경우, 제1 내지 제4 입력 스위치 SI1 내지 SI4를 통해서, 제1 내지 제4 용량 소 자 C1 내지 C4 중 1개의 용량 소자에 4.0V를 공급하고, 나머지 3개의 용량 소자에 3.8V를 공급한다. 그리고, 도 24의 (B)에 도시하는 바와 같이, 홀드 기간에서, 제1 내지 제4 플립어라운드용 스위치 S3-1 내지 S3-4를 통해서 출력측에 전하를 공급함으로써, 전하 보존의 법칙에 따라서, 출력 계조 전압 Vout으로서 3.85V를 출력할 수 있다.
3. 소스 드라이버의 변형예
본 실시 형태에서의 플립어라운드형 샘플링 홀드 회로는, 소위 멀티 구동의 소스 드라이버의 출력 회로에 적용할 수도 있다.
도 25에, 본 실시 형태의 변형예에서의 소스 드라이버의 구성예의 블록도를 도시한다. 도 25에서, 도 4와 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다.
본 변형예에서의 소스 드라이버가 도 4에 도시하는 본 실시 형태에서의 소스 드라이버와 서로 다른 점은, 다중화 회로(56) 및 분리 회로(64)가 설치되어 있는 점이며, DAC(60)를 구성하는 전압 선택 회로나 소스선 구동 회로(62)를 구성하는 출력 회로에는, 계조 데이터나 계조 전압이 소스 출력마다 시분할로 공급되는 점이다.
도 25에서, 다중화 회로(56)는, 라인 래치(54)와 DAC(60) 사이에 설치된다. 분리 회로(64)는, 소스선 구동 회로(62)의 출력측에 설치된다.
다중화 회로(56)는, 멀티플렉서 MPX1 내지 MPXk(k는 플러스의 정수)를 포함 하고, 각 멀티플렉서가, 라인 래치(54)에서 래치된 1수평 주사분의 계조 데이터를, q(q는 플러스의 정수, 단，q×k=N)개의 소스 출력마다 시분할로 다중화한 다중화 데이터를 생성한다.
도 26에, 도 25의 다중화 회로(56)의 동작 설명도를 도시한다.
도 26에서는，k가 240인 것으로 한다. 이 경우, 각 멀티플렉서는, 각 소스 출력에 대응한 계조 데이터를 240개의 소스 출력마다 시분할 다중한 다중화 데이터를 생성한다. 라인 래치(54)에서 수신된 제1 내지 제240의 소스 출력용의 계조 데이터 GD1 내지 GD240은, 예를 들면 다중화 회로(56)의 멀티플렉서 MPX1에서 다중화된다. 멀티플렉서 MPX1 내지 MPXk의 각 멀티플렉서에는, 시분할 타이밍을 규정하는 멀티플렉스 제어 신호 SEL1 내지 SEL240이 입력된다. 이와 같은 멀티플렉스 제어 신호 SEL1 내지 SEL240은, 소스 드라이버(30)의 도시하지 않은 제어 회로에서 생성된다. 이 제어 회로는, 1수평 주사 기간 내에, 예를 들면 멀티플렉스 제어 신호 SEL1 내지 SEL240 중 어느 하나의 멀티플렉스 제어 신호가 순서대로 H레벨로 되도록 멀티플렉스 제어 신호 SEL1 내지 SEL240을 생성한다. 각 멀티플렉스 제어 신호가 H레벨인 기간에 해당 멀티플렉스 제어 신호에 대응한 소스 출력용의 계조 데이터가 다중화 데이터로서 출력된다.
이와 같은 다중화 회로(56)는, 각 화소가 복수 도트를 갖는 복수의 화소 단위로 계조 데이터를 시분할 다중하여도 되고, 각 화소를 구성하는 동일한 색 성분의 복수의 도트 단위로 계조 데이터 단위를 시분할 다중하여도 된다. 예를 들면 화소가 RGB의 3도트로 구성되는 경우, 2화소분의 각 RGB의 계조 데이터를 시분할 다중한 다중화 데이터를 생성할 수 있다. 또한 예를 들면 화소가 RGB의 3도트로 구성되는 경우, 화소 P1 내지 P6의 R성분의 계조 데이터의 다중화 데이터, G성분의 계조 데이터의 다중화 데이터, B성분의 계조 데이터의 다중화 데이터를 각각 생성하도록 하여도 된다.
도 25에서, 분리 회로(64)는, 디멀티플렉서 DMPX1 내지 DMPXk를 포함하고, 각 디멀티플렉서가, 해당 디멀티플렉서에 대응하는 다중화 회로(56)의 멀티플렉서와 반대의 동작을 행한다. 즉, 각 디멀티플렉서가, 소스선 구동 회로(62)의 각 출력 회로로부터의 다중화 계조 전압을, q개의 소스 출력으로 분리하여 출력한다. 디멀티플렉서의 분리 동작 타이밍은, 다중화 회로(56)의 각 멀티플렉서의 시분할 타이밍과 동기하고 있다.
4. 전자 기기
도 27에, 본 실시 형태에서의 전자 기기의 구성예의 블록도를 도시한다. 여기에서는, 전자 기기로서, 휴대 전화기의 구성예의 블록도를 도시한다. 도 27에서, 도 1 또는 도 2와 동일 부분에는 동일 부호를 붙이고, 적절히 설명을 생략한다.
휴대 전화기(900)는, 카메라 모듈(910)을 포함한다. 카메라 모듈(910)은, CCD 카메라를 포함하고，CCD 카메라로 촬상한 화상의 데이터를, YUV 포맷으로 표시 컨트롤러(38)에 공급한다.
휴대 전화기(900)는, LCD 패널(20)을 포함한다. LCD 패널(20)은, 소스 드라이버(30) 및 게이트 드라이버(32)에 의해 구동된다. LCD 패널(20)은, 복수의 게이트선, 복수의 소스선, 복수의 화소를 포함한다.
표시 컨트롤러(38)는, 소스 드라이버(30) 및 게이트 드라이버(32)에 접속되고, 소스 드라이버(30)에 대하여 RGB 포맷의 계조 데이터를 공급한다.
전원 회로(94)는, 소스 드라이버(30) 및 게이트 드라이버(32)에 접속되고, 각 드라이버에 대하여, 구동용의 전원 전압을 공급한다. 또한 LCD 패널(20)의 대향 전극에, 대향 전극 전압 Vcom을 공급한다.
호스트(940)는, 표시 컨트롤러(38)에 접속된다. 호스트(940)는, 표시 컨트롤러(38)를 제어한다. 또한 호스트(940)는, 안테나(960)를 통해서 수신된 계조 데이터를, 변복조부(950)에서 복조한 후, 표시 컨트롤러(38)에 공급할 수 있다. 표시 컨트롤러(38)는, 이 계조 데이터에 기초하여, 소스 드라이버(30) 및 게이트 드라이버(32)에 의해 LCD 패널(20)에 표시시킨다.
호스트(940)는, 카메라 모듈(910)에서 생성된 계조 데이터를 변복조부(950)에서 변조한 후, 안테나(960)를 통해서 다른 통신 장치에의 송신을 지시할 수 있다.
호스트(940)는, 조작 입력부(970)로부터의 조작 정보에 기초하여 계조 데이터의 송수신 처리, 카메라 모듈(910)의 촬상, LCD 패널(20)의 표시 처리를 행한다.
또한, 본 발명은 전술한 실시 형태에 한정되는 것은 아니며, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 본 발명은 전술한 액정 표시 패널의 구동에 적용되는 것에 한하지 않고, 일렉트로루미네센스, 플라즈마 디스플레이 장치의 구동에 적용 가능하다.
또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 1의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
도 1은 본 실시 형태에서의 액정 장치의 구성예를 도시하는 도면.
도 2는 본 실시 형태에서의 액정 장치의 다른 구성예를 도시하는 도면.
도 3은 도 1의 게이트 드라이버의 구성예의 블록도.
도 4는 도 1 또는 도 2의 소스 드라이버의 구성예의 블록도.
도 5는 도 4의 소스선 구동 회로의 출력 회로의 구성예의 회로도.
도 6은 도 5의 출력 회로의 제1 동작예의 설명도.
도 7은 도 5의 출력 회로의 제2 동작예의 설명도.
도 8은 도 5의 출력 회로의 제3 동작예의 설명도.
도 9는 도 5의 출력 회로의 제4 동작예의 설명도.
도 10은 본 비교예에서의 동작 설명도.
도 11은 본 실시 형태에서의 계조 전압의 출력 순서의 설명도.
도 12는 본 실시 형태에서의 소스 드라이버의 소스 드라이버 블록의 구성예의 블록도.
도 13은 도 12의 가산 타이밍 신호의 설명도.
도 14는 도 12의 가산 제어 로직의 동작 설명도.
도 15의 (A), 도 15의 (B)는 보조 용량 소자 CCS의 설명도.
도 16은 도 5의 연산 증폭 회로의 구성예의 회로도.
도 17은 도 16의 연산 증폭 회로의 구성예의 회로도.
도 18은 도 17의 연산 증폭 회로가 적용되는 샘플링 홀드 회로의 스위치 제 어 신호의 동작 설명도.
도 19는 도 16의 연산 증폭 회로의 다른 구성예의 회로도.
도 20은 본 실시 형태의 변형예의 소스선 구동 회로의 출력 회로의 구성예의 회로도.
도 21의 (A), 도 21의 (B)는 도 20의 출력 회로의 제1 동작예의 설명도.
도 22의 (A), 도 22의 (B)는 도 20의 출력 회로의 제2 동작예의 설명도.
도 23의 (A), 도 23의 (B)는 도 20의 출력 회로의 제3 동작예의 설명도.
도 24의 (A), 도 24의 (B)는 도 20의 출력 회로의 제4 동작예의 설명도.
도 25는 본 실시 형태의 변형예에서의 소스 드라이버의 구성예의 블록도.
도 26은 도 25의 다중화 회로의 동작 설명도.
도 27은 본 실시 형태에서의 전자 기기의 구성예의 블록도.
[도면의 주요 부분에 대한 부호의 설명]
10: 액정 장치
20: LCD 패널
30: 소스 드라이버
32: 게이트 드라이버
38: 표시 컨트롤러
50: I/O 버퍼
52: 표시 메모리
54: 라인 래치
58: 계조 전압 발생 회로
60: DAC
62: 소스선 구동 회로
66: 어드레스 제어 회로
68: 로우 어드레스 디코더
70: 컬럼 어드레스 디코더
72: 라인 어드레스 디코더
801: 가산 회로
821: 가산 제어 로직
90: 표시 드라이버
94: 전원 회로
AGND: 아날로그 그라운드
CCS: 보조용 용량 소자
C1: 제1 용량 소자
C2: 제2 용량 소자
DEC1∼DECN: 전압 선택 회로
GL1∼GLM: 게이트선
NEG: 노드
0PC1: 연산 증폭 회로
0P1∼0PN: 출력 회로
SC0∼SC4: 스위치 제어 신호
SL1∼SLN: 소스선
S0: 제1 입력 스위치
S1: 제2 입력 스위치
S2: 귀환 스위치
S3-1: 제1 플립어라운드용 스위치
S3-2: 제2 플립어라운드용 스위치
S4: 출력 스위치
Vout: 출력 계조 전압

Claims (17)

  1. 전기 광학 장치의 소스선을 구동하기 위한 소스 드라이버로서,
    계조 데이터에 대응하고, 제1 및 제2 계조 전압의 각 계조 전압을 출력하는 계조 전압 생성 회로와,
    상기 제1 및 제2 계조 전압에 기초하여 상기 소스선을 구동하는 소스선 구동 회로를 포함하고,
    상기 소스선 구동 회로가,
    상기 제1 계조 전압과 상기 제2 계조 전압 사이의 출력 계조 전압을 상기 소스선에 출력하는 플립어라운드형 샘플 홀드 회로를 포함하는 것을 특징으로 하는 소스 드라이버.
  2. 제1항에 있어서,
    상기 플립어라운드형 샘플 홀드 회로가,
    연산 증폭 회로와,
    상기 연산 증폭 회로의 입력에 그 일단이 접속된 복수의 용량 소자를 포함하고,
    샘플링 기간에서, 상기 연산 증폭 회로의 출력과 상기 소스선을 전기적으로 차단한 상태에서, 상기 연산 증폭 회로의 입력 및 출력을 전기적으로 접속하여, 상기 복수의 용량 소자의 각 용량 소자에 상기 제1 또는 제2 계조 전압에 대응한 전 하를 축적하고,
    상기 샘플링 기간 후의 홀드 기간에서, 상기 연산 증폭 회로의 입력 및 출력을 전기적으로 차단하고, 상기 복수의 용량 소자에 축적된 전하를 상기 연산 증폭 회로의 출력에 공급함으로써 얻어지는 상기 연산 증폭 회로의 출력 전압을 상기 소스선에 출력하는 것을 특징으로 하는 소스 드라이버.
  3. 제1항에 있어서,
    상기 플립어라운드형 샘플 홀드 회로가,
    비반전 입력 단자에 주어진 전압이 공급되는 연산 증폭 회로와,
    상기 연산 증폭 회로의 반전 입력 단자와 상기 연산 증폭 회로의 출력 사이에 삽입된 귀환 스위치와,
    일단이 상기 반전 입력 단자에 접속되는 제1 내지 제j(j는 2 이상의 정수)의 용량 소자와,
    제p(1≤p≤j, p는 정수)의 플립어라운드용 스위치가 상기 제p 용량 소자의 타단과 상기 연산 증폭 회로의 출력 사이에 삽입된 제1 내지 제j 플립어라운드용 스위치와,
    제p 입력 스위치의 일단이 제p 용량 소자의 타단에 접속되는 제1 내지 제j 입력 스위치와,
    상기 연산 증폭 회로의 출력과 상기 소스선 사이에 삽입된 출력 스위치를 포함하고,
    상기 제1 내지 제j 입력 스위치의 각 입력 스위치의 타단에는, 상기 제1 또는 제2 계조 전압이 공급되고,
    샘플링 기간에, 상기 제1 내지 제j 플립어라운드용 스위치를 오프, 상기 귀환 스위치를 온, 상기 출력 스위치를 오프한 상태에서, 상기 제1 내지 제j 용량 소자의 타단에 상기 제1 및 제2 계조 전압 중 어느 하나를 공급하고,
    상기 샘플링 기간 후의 홀드 기간에, 상기 제1 내지 제j 플립어라운드용 스위치를 온, 상기 귀환 스위치를 오프, 상기 출력 스위치를 온함으로써 얻어지는 상기 제1 계조 전압과 상기 제2 계조 전압 사이의 출력 계조 전압을, 상기 소스선에 출력하는 것을 특징으로 하는 소스 드라이버.
  4. 제3항에 있어서,
    상기 출력 계조 전압이, 상기 소스선에 출력되는 전압의 최저 전위 전압보다 그 소스선에 출력되는 전압의 최고 전위 전압에 가까울 때에는, 상기 계조 전압 생성 회로가, 상기 제1 및 제2 계조 전압을 전위가 높은 순으로 출력하고,
    상기 출력 계조 전압이, 상기 최고 전위 전압보다 상기 최저 전위 전압에 가까울 때에는, 상기 계조 전압 생성 회로가, 상기 제1 및 제2 계조 전압을 전위가 낮은 순으로 출력하는 것을 특징으로 하는 소스 드라이버.
  5. 제4항에 있어서,
    상기 출력 계조 전압이 상기 최저 전위 전압보다 상기 최고 전위 전압에 가 까울 때에는, 상기 제1 및 제2 계조 전압 중, 고전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급된 상태에서, 저전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급되도록, 상기 제1 내지 제j 입력 스위치의 스위치 제어를 행하는 것을 특징으로 하는 소스 드라이버.
  6. 제4항에 있어서,
    상기 출력 계조 전압이 상기 최고 전위 전압보다 상기 최저 전위 전압에 가까울 때에는, 상기 제1 및 제2 계조 전압 중, 저전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급된 상태에서, 고전위측의 계조 전압이 상기 제1 내지 제j 용량 소자 중 어느 하나의 용량 소자에 공급되도록, 상기 제1 내지 제j 입력 스위치의 스위치 제어를 행하는 것을 특징으로 하는 소스 드라이버.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 내지 제j 용량 소자의 각 용량 소자의 용량값이 동일한 것을 특징으로 하는 소스 드라이버.
  8. 제2항 내지 제6항 중 어느 한 항에 있어서,
    일단에 주어진 전압이 공급되고, 타단에 상기 연산 증폭 회로의 반전 입력 단자가 접속되는 보조 용량 소자를 포함하는 것을 특징으로 하는 소스 드라이버.
  9. 제8항에 있어서,
    상기 보조 용량 소자가,
    용량 소자 형성 영역 내에 형성되는 더미용의 용량 소자와 겸용되는 것을 특징으로 하는 소스 드라이버.
  10. 제8항에 있어서,
    상기 전기 광학 장치의 각 소스선을 구동하는 각 소스 드라이버 블록이, 상기 계조 전압 생성 회로 및 상기 소스선 구동 회로를 포함하는 복수의 소스 드라이버 블록을 포함하고,
    각 소스 드라이버 블록이,
    상기 복수의 소스 드라이버 블록의 배열 방향과 교차하는 방향으로, 상기 제1 내지 제j 용량 소자 및 상기 보조 용량 소자가 형성되는 용량 소자 형성 영역을 가지며,
    상기 보조 용량 소자가,
    상기 용량 소자 형성 영역의 경계 중, 상기 배열 방향과 교차하는 방향으로 대향하는 경계를 따라서 형성되어 있는 것을 특징으로 하는 소스 드라이버.
  11. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 연산 증폭 회로는,
    상기 샘플링 기간에 A급 증폭 동작을 행하고, 상기 홀드 기간에 AB급 증폭 동작을 행하는 것을 특징으로 하는 소스 드라이버.
  12. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 연산 증폭 회로는,
    상기 연산 증폭 회로의 입력과 그 연산 증폭 회로의 출력과의 차분값을 증폭하는 연산 증폭기와,
    제1 전원측에 설치되고 상기 연산 증폭기의 출력 노드의 전압에 기초하여 그 게이트 전극이 제어되는 제1 도전형의 제1 구동 트랜지스터와,
    상기 제1 구동 트랜지스터와 직렬로 제2 전원측에 설치되는 제2 도전형의 제2 구동 트랜지스터와,
    상기 제1 구동 트랜지스터의 게이트 전극과 상기 제2 구동 트랜지스터의 게이트 전극을 용량 결합하기 위한 캐패시터와,
    상기 샘플링 기간에서 상기 제2 구동 트랜지스터의 게이트 전극에 전하를 공급하고, 상기 홀드 기간에서 상기 제2 구동 트랜지스터의 게이트 전극에의 전하의 공급을 정지하는 전하 공급 회로를 포함하는 것을 특징으로 하는 소스 드라이버.
  13. 제12항에 있어서,
    상기 전하 공급 회로가,
    전류 발생 회로와,
    상기 전류 발생 회로와 상기 캐패시터의 일단 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 삽입된 스위치 회로를 포함하고,
    상기 스위치 회로가,
    상기 샘플링 기간에 온, 상기 홀드 기간에 오프로 되도록 스위치 제어되는 것을 특징으로 하는 소스 드라이버.
  14. 제13항에 있어서,
    상기 전류 발생 회로가,
    그 드레인에 전류가 공급되어 다이오드 접속된 전류원 트랜지스터를 포함하고,
    상기 스위치 회로가,
    상기 전류원 트랜지스터의 게이트 전극과, 상기 캐패시터의 일단 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 삽입되는 것을 특징으로 하는 소스 드라이버.
  15. 복수의 주사선과,
    복수의 소스선과,
    각 화소가 상기 복수의 주사선의 각 주사선 및 상기 복수의 소스선의 각 소스선에 의해 특정되는 복수의 화소와,
    상기 복수의 소스선을 구동하기 위한 제1항 내지 제6항 중 어느 한 항의 소스 드라이버를 포함하는 것을 특징으로 하는 전기 광학 장치.
  16. 제1항 내지 제6항 중 어느 한 항의 소스 드라이버를 포함하는 것을 특징으로 하는 전자 기기.
  17. 제15항의 전기 광학 장치를 포함하는 것을 특징으로 하는 전자 기기.
KR1020070122806A 2006-11-30 2007-11-29 소스 드라이버, 전기 광학 장치 및 전자 기기 KR100943774B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006323676 2006-11-30
JPJP-P-2006-00323676 2006-11-30
JP2007214299A JP5332150B2 (ja) 2006-11-30 2007-08-21 ソースドライバ、電気光学装置及び電子機器
JPJP-P-2007-00214299 2007-08-21

Publications (2)

Publication Number Publication Date
KR20080049664A true KR20080049664A (ko) 2008-06-04
KR100943774B1 KR100943774B1 (ko) 2010-02-23

Family

ID=39487345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070122806A KR100943774B1 (ko) 2006-11-30 2007-11-29 소스 드라이버, 전기 광학 장치 및 전자 기기

Country Status (4)

Country Link
JP (1) JP5332150B2 (ko)
KR (1) KR100943774B1 (ko)
CN (1) CN101192392B (ko)
TW (1) TWI386897B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373298B2 (en) 2010-03-25 2016-06-21 Samsung Display Co., Ltd. Display device and driving method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5176689B2 (ja) * 2007-10-16 2013-04-03 セイコーエプソン株式会社 データドライバ、集積回路装置及び電子機器
JP5176688B2 (ja) * 2007-10-16 2013-04-03 セイコーエプソン株式会社 データドライバ、集積回路装置及び電子機器
JP5417762B2 (ja) * 2008-08-05 2014-02-19 セイコーエプソン株式会社 階調電圧生成回路、ドライバ、電気光学装置、及び電子機器
JP5217771B2 (ja) * 2008-08-19 2013-06-19 セイコーエプソン株式会社 サンプルホールド回路、ドライバ、電気光学装置、及び電子機器
JP5412764B2 (ja) * 2008-08-21 2014-02-12 セイコーエプソン株式会社 サンプルホールド回路、ドライバ、電気光学装置、及び電子機器
KR101057724B1 (ko) * 2009-05-13 2011-08-18 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
TWI595471B (zh) * 2013-03-26 2017-08-11 精工愛普生股份有限公司 放大電路、源極驅動器、光電裝置及電子機器
KR102074423B1 (ko) * 2013-07-22 2020-02-07 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
US10061437B2 (en) * 2015-09-30 2018-08-28 Synaptics Incorporated Active canceling of display noise in simultaneous display and touch sensing using an impulse response
CN108717838B (zh) * 2018-04-17 2021-05-25 昀光微电子（上海）有限公司 一种硅基微型显示器及其驱动电路
CN110164377B (zh) * 2018-08-30 2021-01-26 京东方科技集团股份有限公司 灰阶电压调节装置和方法、显示装置
TWI802215B (zh) * 2022-01-11 2023-05-11 友達光電股份有限公司 驅動電路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59200510A (ja) * 1983-04-26 1984-11-13 Citizen Watch Co Ltd 低消費電力増巾器
JPH04248707A (ja) * 1991-02-05 1992-09-04 Asahi Kasei Micro Syst Kk 演算増幅器
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
JP2708007B2 (ja) * 1995-03-31 1998-02-04 日本電気株式会社 サンプル・ホールド回路
KR0148632B1 (ko) * 1995-12-20 1998-12-01 양승택 스위치 커패시터형 샘플-홀드 증폭기
JP3464599B2 (ja) * 1997-10-06 2003-11-10 株式会社 日立ディスプレイズ 液晶表示装置
US5923275A (en) * 1997-10-22 1999-07-13 National Semiconductor Corporation Accurate charge-dividing digital-to-analog converter
JP3418676B2 (ja) * 1998-04-13 2003-06-23 シャープ株式会社 液晶駆動回路
JP3718607B2 (ja) * 1999-07-21 2005-11-24 株式会社日立製作所 液晶表示装置及び映像信号線駆動装置
JP3420148B2 (ja) * 1999-12-20 2003-06-23 山形日本電気株式会社 液晶駆動方法及び液晶駆動回路
US6542017B2 (en) * 2001-06-13 2003-04-01 Texas Instruments Incorporated Feed-forward approach for timing skew in interleaved and double-sampled circuits
KR100806903B1 (ko) * 2001-09-27 2008-02-22 삼성전자주식회사 액정 표시 장치 및 이의 구동 방법
TWI289821B (en) * 2003-02-10 2007-11-11 Himax Tech Ltd Data driver for liquid crystal display panel
JP4179194B2 (ja) * 2004-03-08 2008-11-12 セイコーエプソン株式会社 データドライバ、表示装置及びデータドライバの制御方法
JP4371006B2 (ja) * 2004-08-17 2009-11-25 セイコーエプソン株式会社 ソースドライバ及び電気光学装置
JP4049140B2 (ja) * 2004-09-03 2008-02-20 セイコーエプソン株式会社 インピーダンス変換回路、駆動回路及び制御方法
KR100613091B1 (ko) * 2004-12-24 2006-08-16 삼성에스디아이 주식회사 데이터 집적회로 및 이를 이용한 발광 표시장치와 그의구동방법
JP4525343B2 (ja) * 2004-12-28 2010-08-18 カシオ計算機株式会社 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
KR20060077156A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 스위치드 캐패시터 회로
JP2007189522A (ja) * 2006-01-13 2007-07-26 Seiko Epson Corp 演算増幅回路、駆動回路、電気光学装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373298B2 (en) 2010-03-25 2016-06-21 Samsung Display Co., Ltd. Display device and driving method thereof

Also Published As

Publication number Publication date
TW200841317A (en) 2008-10-16
JP2008158491A (ja) 2008-07-10
KR100943774B1 (ko) 2010-02-23
TWI386897B (zh) 2013-02-21
JP5332150B2 (ja) 2013-11-06
CN101192392A (zh) 2008-06-04
CN101192392B (zh) 2010-11-03

Similar Documents

Publication Publication Date Title
KR100943774B1 (ko) 소스 드라이버, 전기 광학 장치 및 전자 기기
US8368672B2 (en) Source driver, electro-optical device, and electronic instrument
KR100724026B1 (ko) 소스 드라이버, 전기 광학 장치 및 전자 기기
JP4172472B2 (ja) 駆動回路、電気光学装置、電子機器及び駆動方法
US8558852B2 (en) Source driver, electro-optical device, and electronic instrument
KR100743307B1 (ko) 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기
US7193602B2 (en) Driver circuit, electro-optical device, and driving method
US20060103618A1 (en) Driver circuit and display device
JP2008116556A (ja) 液晶表示装置の駆動方法およびそのデータ側駆動回路
KR100912737B1 (ko) 게이트 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법
US11676553B2 (en) Reduced heat generation from a source driver of display device
KR100953786B1 (ko) 데이터 처리 회로, 표시 장치 및 휴대 단말기
US7368945B2 (en) Logic circuit, timing generation circuit, display device, and portable terminal
US20080174285A1 (en) Common electrode voltage generation circuit, display driver and electronic instrument
US7564450B2 (en) Apparatus and method for driving liquid crystal display device
JP4947092B2 (ja) ソースドライバ、電気光学装置及び電子機器
JP4692871B2 (ja) 表示駆動装置及び表示装置
JP2007219091A (ja) 駆動回路、電気光学装置及び電子機器
KR20110035421A (ko) 액정 표시장치의 구동장치와 그 구동방법
JP2006184718A (ja) 表示駆動装置及びその駆動制御方法並びに表示装置
CN113614819A (zh) 显示装置
JP2008058857A (ja) 駆動方法、駆動回路、電気光学装置及び電子機器
JP2005283623A (ja) 出力回路及び表示駆動装置
JP2007233051A (ja) 電気光学装置の駆動方法、ソースドライバ、電気光学装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150120

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180202

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190201

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20200205

Year of fee payment: 11