KR20060077156A - 스위치드 캐패시터 회로 - Google Patents

Abstract

본 발명은 스위치드 캐패시터의 회로에서 얻을 수 있는 이득의 종류를 다양화하여, 제조된 상태에서도 제어동작 만으로 출력되는 이득값을 조절할 수 있는 스위치드 캐패시터를 제공하기 위한 것으로, 이를 위해 본 발명은 입력단으로 입력된 신호를 증폭하여 출력단으로 전달하기 위한 스위치드 캐패시터 회로에 있어서, 정입력단(+)이 접지전압 공급단에 접속된 연산증폭기; 상기 연산증폭기의 부입력단(-)에 일측단이 접속된 제1 캐패시터와, 상기 제1 캐패시터의 타측단과 입력단을 각각 연결하는 제1 스위치를 구비하는 제1 임피던스부; 상기 제1 캐패시터의 타측단과 접지전압 공급단을 연결하기 위한 제2 스위치; 상기 다수의 제1 캐패시터의 일측단 모두와 접지전압 공급단을 연결하기 위한 제3 스위치; 및 상기 연산증폭기의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 다수의 제2 캐패시터와, 상기 제2 캐패시터에 각각 대응하며 대응하는 제2 캐패시터의 타측단과 상기 연산증폭기의 출력을 연결하기 위한 다수의 제4 스위치를 구비하는 제2 임피던스부를 구비하는 스위치드 캐패시터 회로를 제공한다.

반도체, 스위치드 캐패시터 회로, 캐패시터, 연산증폭기.

Description

스위치드 캐패시터 회로{SWITCHED CAPACITOR CIRCUIT}

도1은 종래기술에 의한 시모스 이미지센서에서 PGA 회로를 나타내는 블럭구성도.

도2는 종래기술에 의한 스위치드 캐패시터 회로를 나타내는 회로도.

도3은 본 발명의 바람직한 실시예에 따른 스위치드 캐패시터 회로를 나타내는 회로도

도4는 도3에 도시된 스위치드 캐패시터 회로의 샘플링모드에서의 등가회로도.

도5는 도3에 도시된 스위치드 캐패시터 회로의 증폭모드에서의 등가회로도.

도6은 도3에 도시된 스위치드 캐패시터 회로에 도시된 스위치를 제어하기 위한 파형도.

* 도면의 주요부분에 대한 부호의 설명 *

C1 ~ C4 : 캐패시터

SW1 ~ SW7 : 스위치

A : 연산증폭기

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로중 스위치드 캐패시터 회로에 관한 것이다.

시모스 이미지센서에는 픽셀에서 나오는 전기적인 신호를 증폭기를 통해 증폭하여 각각의 신호를 처리하게 된다.

이 때 사용하는 증폭기가 PGA(Programmable Gain Amplifier)인데, PGA는 시모스 이미지 센서의 픽셀에서 나오는 레드, 블루, 그린의 전기적인 신호에 대하여 이득을 줌으로서 각각의 신호가 주어진 이득만큼 증폭되어 뒷단의 또 다른 아날로그 회로로 보내어지게 된다.

여기서 PGA 회로에 사용되는 증폭기 스위치드 캐패시터 회로가 있다.

도1은 종래기술에 의한 시모스 이미지센서에서 PGA 회로를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, PGA회로는 3개의 단위 증폭기가 직렬로 연결되어 있으며, 각각의 단위회로는 스위치드 캐패시터회로로 구성되어 있다.

각 단위 증폭기는 앞단에서 증폭된 신호를 다시 증폭하여 다음단으로 전달하게 되는데, 최종적으로 증폭된 신호는 PGA 뒷단에 접속된 아날로그 회로로 전달된다.

현재 PGA 회로는 시모스 이미지 센서에서 아날로그 처리를 위한 회로부분에서 대부분의 전력을 사용하는 것으로 알려져 있다. 따라서 PGA 회로에서 사용되는 전력을 줄이면 전체적으로 시모스 이미지센서의 소모전력을 크게 줄일 수 있다.

도2는 종래기술에 의한 스위치드 캐패시터 회로를 나타내는 회로도로서, 도1에 도시된 PGA 회로의 단위 증폭기로 구비되는 회로도이다.

종래기술에 의한 스위치드 캐패시터 회로는 연산증폭기(A)와 연상증폭기(A)의 출력단과 부입력단(-)을 연결하는 캐패시터(C2)와, 연산증폭기(A)의 부입력단(-)에 접속된 캐패시터(C1)와, 입력단과 캐패시터(C1)의 일측과 연결된 스위치(S1)와, 접지전압 공급단(C1)과 캐패시터(C1)의 일측노드와 접속된 스위치(S2)와, 캐패시터(C2)의 일측과 타측에 접속된 스위치(S3)을 구비한다.

도2에 도시된 스위치드 캐패시터의 동작을 살펴보면, 크게 샘플링모드와 증폭모드로 동작을 하게 된다.

샘플링모드에서는 스위치(S1)과 스위치(S3)이 턴온되고 스위치(S2)는 턴오프되어 입력되는 신호를 캐패시터(C1)에 샘플링한다.

증폭모드에서는 스위치(S2)는 턴온되고, 스위치(S1,S3)는 턴오프되어 캐패시터(C1)에 샘플링된 신호는 캐패시터의 비(C1/C2)에 따라 증폭된 신호가 출력된다.

따라서 적당한 이득을 가지는 스위치드 캐패시터 회로를 다수개 직렬로 연결하면 전술한 PGA 회로에서 원하는 최종이득을 얻을 수 있게 된다.

그런데, 이렇게 다수개의 스위치드 캐패시터 회로를 직렬로 연결하여 PGA 회로를 구현하려면 다수개의 연산증폭기, 다수개의 캐패시터 및 스위치용 모스트랜지 스터가 집적되어야 하기 때문에 회로의 면적을 크게 차지하게 된다.

또한, 다수개의 스위치드 캐패시터 회로가 동작하다 보니 전술한 바와 같이 많은 전류를 소모하게 된다.

한편, 스위치드 캐패시터 회로를 하나만 사용하는 경우에도 설계 및 제조를 마친 상황에서 스위치드 캐패시터 회로에서 얻을 수 있는 이득이 설계된 바와 다르게 나올 경우 다시 처음부터 설계를 하여 캐패시터의 크기를 조정할 수 밖에 없었다.

본 발명은 스위치드 캐패시터의 회로에서 얻을 수 있는 이득의 종류를 다양화하여, 제조된 상태에서도 제어동작 만으로 출력되는 이득값을 조절할 수 있는 스위치드 캐패시터를 제공함을 목적으로 한다.

본 발명은 입력단으로 입력된 신호를 증폭하여 출력단으로 전달하기 위한 스위치드 캐패시터 회로에 있어서, 정입력단(+)이 접지전압 공급단에 접속된 연산증폭기; 상기 연산증폭기의 부입력단(-)에 일측단이 접속된 제1 캐패시터와, 상기 제1 캐패시터의 타측단과 입력단을 각각 연결하는 제1 스위치를 구비하는 제1 임피던스부; 상기 제1 캐패시터의 타측단과 접지전압 공급단을 연결하기 위한 제2 스위치; 상기 다수의 제1 캐패시터의 일측단 모두와 접지전압 공급단을 연결하기 위한 제3 스위치; 및 상기 연산증폭기의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 다수의 제2 캐패시터와, 상기 제2 캐패시터에 각각 대응하며 대응하는 제2 캐패시터의 타측단과 상기 연산증폭기의 출력을 연결하기 위한 다수의 제4 스위치를 구비하는 제2 임피던스부를 구비하는 스위치드 캐패시터 회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 스위치드 캐패시터 회로를 나타내는 회로도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 스위치드 캐패시터 회로는 정입력단(+)이 접지전압 공급단에 접속된 연산증폭기(A)와, 상기 연산증폭기(A)의 부입력단(-)에 일측단이 접속된 제1 캐패시터와, 상기 제1 캐패시터의 타측단과 입력단을 각각 연결하는 제1 스위치를 구비하는 제1 임피던스부(100)와, 제1 캐패시터의 타측단(-)과 접지전압 공급단을 연결하기 위한 제2 스위치(SW4)와, 다수의 제1 캐패시터(C1,C2,C3)의 일측단 모두와 접지전압 공급단을 연결하기 위한 제3 스위치(SW5)와, 연산증폭기(A)의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 다수의 제2 캐패시터(C4,C5)와, 제2 캐패시터(C4,C5)에 각각 대응하며 대응하는 제2 캐패시터(C4,C5)의 타측단과 연산증폭기(A)의 출력을 연결하기 위한 다수의 제4 스위치(SW6,SW7)를 구비하는 제2 임피던스부(200)를 구비한다.

제1 임피던스부(200)는 연산증폭기(A)의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 제1 캐패시터(C1,C2,C3)를 다수 구비하고, 다수의 제1 캐패시터(C1,C2,C3)에 각각 대응하며, 대응하는 제1 캐패시터(C1,C2,C3)의 타측단과 입력단을 각각 연결하는 제1 스위치(SW1,SW2,SW3)를 다수 구비한다.

여기서 다수의 제1 캐패시터(C1,C2,C3)는 각각 같은 캐패시턴스값을 가질 수도 있으며, 각각 서로 다른 캐패시턴스값을 가질 수도 있다. 이는 본 실시예에 따른 스위치드 캐패시터 회로가 사용되는 곳에 따라 적합하게 적용할 수 있다.

제1 임피던스부(100)에 구비된 스위치중 턴온되는 스위치 갯수에 따라 입력된 데이터가 샘플링될 캐패시터의 캐패시턴스, 즉 제1 임피던스값의 크기가 정해진다.

만약 다수의 제1 캐패시터(C2,C3)가 모두 같은 캐패시턴스를 가진다면 제1 임피던스부(100)에 구비된 스위치중 턴온되는 스위치의 수가 증가할 때에 선형적으로 제1 임피던스값의 크기가 증가할 것이다. 만약 다수의 제1 캐패시터(C2,C3)가 모두 다른 캐패시턴스를 가진다면 제1 임피던스부(100)에 구비된 스위치중 턴온되는 스위치의 수가 증가할 때에 제2 임피던스값의 크기는 누적된 값으로 증가할 것이다.

또한, 다수의 제2 캐패시터(C4,C5)는 각각 같은 캐패시턴스값을 가질 수도 있으며, 각각 서로 다른 캐패시턴스값을 가질 수도 있다.

여기서도 전술한 것과 같이, 본 실시예에 따른 스위치드 캐패시터 회로가 사 용되는 곳에 따라 제2 임피던스부(200)에 구비되는 캐패시터의 캐패시턴스값을 적합하게 배치시킬 수 있다.

제2 임피던스부(200)에 구비된 스위치중 턴온되는 스위치갯수에 따라 입력된 데이터가 증폭되는 값이 정해진다. 이는 스위치드 캐패시터 회로는 제1 임피던스값과 제2 임피던스값의 비례에 따라 증폭되는 값이 정해지기 때문이다.

만약 다수의 제2 캐패시터(C4,C5)가 모두 같은 캐패시턴스를 가진다면 제2 임피던스부(200)에 구비된 스위치중 턴온되는 스위치의 수가 증가할 때에마다 선형적으로 제2 임피던스값의 크기가 증가할 것이다. 만약 다수의 제2 캐패시터(C4,C5)가 모두 다른 캐패시턴스를 가진다면 제2 임피던스부(200)에 구비된 스위치중 턴온되는 스위치의 수가 증가할 때에 제2 임피던스값의 크기는 누적된 값으로 증가할 것이다.

또한, 다수의 제1 캐패시터(C1,C2,C3)와 다수의 제2 캐패시터(C4,C5)는 모두 같은 캐패시턴스값을 가지는 것으로 설계할 수도 잇다.

도4는 도3에 도시된 스위치드 캐패시터 회로의 샘플링모드에서의 등가회로도이며, 도5는 도3에 도시된 스위치드 캐패시터 회로의 증폭모드에서의 등가회로도이다. 또한, 도6은 도3에 도시된 스위치드 캐패시터 회로에 도시된 스위치를 제어하기 위한 파형도이다.

이하에서는 도3 내지 도6을 참고하여 본 실시예에 따른 스위치드 캐패시터 회로의 동작을 살펴본다.

먼저, 도4에 도시된 바와 같이 샘플링모드에서는 다수의 제1 스위치 (SW1,SW2,SW3)중 선택된 적어도 하나 이상을 턴온시키고, 제3 스위치(SW5)는 턴온시키고, 제2 및 제4 스위치(SW4,SW6,SW7)는 턴오프시킨다. 만약 이 때 스위치(SW1,SW2)가 턴온되면 입력입피던스는 캐패시터(C1,C2)의 캐패시턴스합이 된다.

따라서 입력된 데이터는 제1 임피던스(100)에 구비된 캐패시터(C3,C2,C1)중 턴온된 스위치에 따라 입력 임피던스값이 정해지고, 그에 따라 데이터가 샘플링되어 저장된다.

도4에 도시된 캐패시터(Ca)는 제1 임피던스부에 의해 정해지는 입력임피던스를 나타낸다.

도4에서 캐패시터(Ca)에 저장된 전하량을 계산하면 아래의 수학식1과 같이 된다.

Qca = Ca ( Vin - 0)

이어서 도5에 도시된 바와 같이 증폭모드에서는 다수의 제1 및 제3 스위치(SW1,SW2,SW3,SW5)를 턴오프시키고, 제2 스위치(SW4)는 턴온시키고, 상기 제4 스위치(SW6,SW7)중 적어도 하나이상을 턴온시킨다.

이 때 제2 임피던스부(200)에 구비된 스위치중 턴온되는 스위치에 따라 제2 임피던스부(200)의 임피던스값이 정해지과 그로 인해 스위치드 캐패시터 회로의 전체 이득값이 정해진다.

도5에서 캐패시터(Cb)는 제2 임피던스부에 의해 정해지는 임피던스를 나타내는 것이다.

증폭모드에서 출력되는 증폭값을 계산하여 보면, 먼저 전압의 변화에 따른 전류량은 일반적으로 알려진 바와 같이 아래의 수학식2와 같이 된다.

I = C (dV/dt)

수학식2에 의해 캐패시터(Ca, Cb)에서 각각 흐르게 되는 전류를 계산하면 아래의 수학식3과 같이 된다.

Ia = Ca ×( 0 + (Vin-0))/dt

Ib = Cb ×( Vout - 0 )/dt

결국 Ia=Ib 인 관계와 수학식3을 이용하면, 다음과 같이 수학식4를 얻을 수 있다.

Vout = Ca/Cb ×Vin

따라서 제1 임피던스부(100)에 의해 정해지는 캐패시터(Ca)의 값과 제2 임피던스부(200)에 의해 정해지는 캐패시터(Cb)의 값의 비에 따라 입력신호에 대한 출력신호의 이득값이 정해진다.

또한, 스위치드 캐패시터를 제어하기 위한 파형이 도6에 도시되어 있는데, 도6에 도시된 것과 같은 파형을 각 스위치로 공급하여 스위치가 동작하도록 한다.

이상에서 살펴본 바와 같이, 스위치드 캐패시터 회로는 캐패시터의 비에 의해서 증폭동작이 이루어지는데, 본 실시예에 따른 스위치드 캐패시터 회로는 캐패 시터(Ca) 뿐만 아니라 캐패시터(Cb)의 값을 조절하여 사용할 수 있는 것이 큰 특징이다.

회로상에서 증폭기의 원하는 이득이 변하더라도, 본 실시예에 따른 스위치드 캐패시터 회로가 적용된 경우에는 이득의 값을 쉽게 조정할 수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의한 스위치드 캐패시터 회로는 다양한 이득으로 출력값을 조정할 수 있으므로, 설계시와 다르게 제조된 스위치드 캐패시터 회로라도 간단한 파형으로 제어함으로서 원하는 이득을 얻을 수 있다.

또한 경우에 따라 서로다른 이득을 가지는 스위치드 회로를 사용할 필요가 있는 경우에 각각 별개의 스위치드 캐패시터회로를 설계하지 않고, 본 발명에 의한 스위치드 캐패시터 회로 하나만 설계하여 필요한 이득에 따라 동작시키면 되지 때문에 회로의 면적을 크게 줄일 수 있다.

또한, 시모스 이미지센서의 PGA 회로를 구현하는 경우에 종래에 3단 또는 그이상으로 스위치드 캐패시터 회로를 직렬로 연결하여 사용하던 것을, 본 발명의 스위치드 캐패시터 회로를 사용함으로서, PGA 회로를 구현하는 데 있어서 종래보다 더 작은 수의 스위치드 캐패시터 회로를 사용하여 원하는 이득을 얻을 수 있게 되었다.

따라서 회로의 면적을 줄일 수 있고, 회로에서 소비되는 전류를 크게 줄일 수 있게 되었다. 또한, 사용하는 스위치드 캐패시터 회로의 수를 줄이게 되면 동작시 발생하는 노이즈도 줄일 수 있게 되었다.

Claims (9)

1. 입력단으로 입력된 신호를 증폭하여 출력단으로 전달하기 위한 스위치드 캐패시터 회로에 있어서,

   정입력단(+)이 접지전압 공급단에 접속된 연산증폭기;

   상기 연산증폭기의 부입력단(-)에 일측단이 접속된 제1 캐패시터와, 상기 제1 캐패시터의 타측단과 입력단을 각각 연결하는 제1 스위치를 구비하는 제1 임피던스부;

   상기 제1 캐패시터의 타측단과 접지전압 공급단을 연결하기 위한 제2 스위치;

   상기 다수의 제1 캐패시터의 일측단 모두와 접지전압 공급단을 연결하기 위한 제3 스위치; 및

   상기 연산증폭기의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 다수의 제2 캐패시터와, 상기 제2 캐패시터에 각각 대응하며 대응하는 제2 캐패시터의 타측단과 상기 연산증폭기의 출력을 연결하기 위한 다수의 제4 스위치를 구비하는 제2 임피던스부

   를 구비하는 스위치드 캐패시터 회로.
2. 제 1 항에 있어서,

   상기 제1 임피던스부는

   상기 연산증폭기의 부입력단(-)에 일측단이 공통접속되어 병렬연결된 제1 캐패시터를 다수 구비하고, 상기 다수의 제1 캐패시터에 각각 대응하며, 대응하는 제1 캐패시터의 타측단과 입력단을 각각 연결하는 제1 스위치를 다수 구비하는 것을 특징으로 하는 스위치드 캐패시터 회로.
3. 제 2 항에 있어서,

   상기 다수의 제1 캐패시터는 각각 같은 캐패시턴스값을 가지는 것을 특징으로 하는 스위치드 캐패시터 회로.
4. 제 2 항에 있어서,

   상기 다수의 제1 캐패시터는 각각 서로 다른 캐패시턴스값을 가지는 것을 특징으로 하는 스위치드 캐패시터 회로.
5. 제 2 항에 있어서,

   상기 다수의 제2 캐패시터는 각각 같은 캐패시턴스값을 가지는 것을 특징으로 하는 스위치드 캐패시터 회로.
6. 제 2 항에 있어서,

   상기 다수의 제12 캐패시터는 각각 서로 다른 캐패시턴스값을 가지는 것을 특징으로 하는 스위치드 캐패시터 회로.
7. 제 2 항에 있어서,

   샘플링모드에서 상기 다수의 제1 스위치중 선택된 적어도 하나 이상을 턴온시키고, 상기 제3 스위치는 턴온시키고, 제2 및 제4 스위치는 턴오프시키는 것을 특징으로 하는 스위치드 캐패시터 회로.
8. 제 7 항에 있어서,

   증폭모드에서 상기 다수의 제1 및 제3 스위치를 턴오프시키고, 제2 스위치는 턴온시키고, 상기 제4 스위치중 적어도 하나이상을 턴온시키는 것을 특징으로 하는 스위치드 캐패시터 회로.
9. 제 2 항에 있어서,

   상기 다수의 제1 캐패시터와 다수의 제2 캐패시터는 모두 같은 캐패시턴스값 을 가지는 것을 특징으로 하는 스위치드 캐패시터 회로.

Images