KR20080035356A - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents

비휘발성 메모리 장치 및 그 형성 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 반도체 기판에 배치되어 활성 영역들을 한정하는 소자 분리막, 상기 활성 영역들 상에 배치된 부유 게이트들, 상기 부유 게이트들 상에 배치되는 워드 라인을 포함하며, 상기 소자 분리막은 그 상부에서 상기 부유 게이트들과 이격되어 배치되는 오목 영역을 갖고, 상기 워드 라인은 상기 오목 영역에 삽입되는 돌출부를 갖는다.
비휘발성, 부유 게이트용 패턴, 소자 분리막

Description

비휘발성 메모리 장치 및 그 형성 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FORMING THEREOF}
도 1은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 부유 게이트형 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도이다.
도 5 내지 도 11은 도 2의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 워드 라인 방향의 단면도들이다.
도 12는 도 3의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 워드 라인 방향의 단면도이다.
도 13 내지 도 15는 도 3의 비휘발성 메모리 장치를 형성하는 방법의 다른 실시예를 설명하기 위한 워드 라인 방향의 단면도들이다.
도 16 내지 도 20은 도 4의 비휘발성 메모리 장치를 형성하는 방법을 설명하 기 위한 워드 라인 방향의 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 플래시 메모리 장치는 비휘발성 메모리 장치로서, 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 구분될 수 있다.
도 1은 부유게이트 전압과 기생 커패시턴스의 관계를 설명하기 위해 부유 게이트형 플래시 메모리 장치의 일부를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 기판(1)에 형성된 소자 분리막(13)에 의해 정의된 활성 영역(9) 상에 터널 산화막(17), 부유 게이트(19), ONO막(27), 및 제어 게이트(29)가 차례로 위치한다. 활성 영역(9)은 제1 방향(DA)으로 신장하고, 제어 게이트(29)는 제2 방향(DW)으로 신장하여 워드 라인을 구성한다. 제1 방향(DA)으로 인접한 부유 게이트들(19) 사이에 층간절연막(미도시)이 위치한다.
도면에 표시된 참조부호 V와 C는 해당하는 위치에서의 전압과 커패시턴스를 나타낸다. VFG는 9개의 부유게이트들 중에서 정중앙에 위치하는 부유게이트의 전압을 의미한다. VA는 정중앙 부유게이트에 대하여 제1 방향(DA)으로 인접하는 부유게이트들의 전압을 의미하고, VW는 정중앙 부유게이트에 대하여 제2 방향(DW)으로 인접하는 부유게이트들의 전압을 의미한다. CFGA는 제1 방향(DA)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미하며, CFGW는 제2 방향(DW)으로 인접한 부유게이트들 사이에 발생하는 기생 커패시턴스를 의미한다.
메모리 장치가 고집적화되면서 상기 기생 커패시턴스들도 증가하게 된다. 활성 영역(9)과 게이트간 절연막(27)이 가까와짐에 따라, 활성 영역(9)의 전하들이 게이트간 절연막(27)에 트랩되어 메모리 셀의 오동작을 야기할 수 있다. 이에 의해 메모리 장치의 신뢰성 및 동작 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 동작 특성이 향상된 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 반도체 기판에 배치되어 활성 영역들을 한정하는 소자 분리막; 상기 활성 영역들 상에 배치된 부유 게이트들; 상기 부유 게이트들상에 배치되는 워드 라인을 포함한다. 상기 소자 분리막은 그 상부에서 상기 부유 게이트들과 이격되어 배치되는 오목 영역을 갖고, 상기 워 드 라인은 상기 오목 영역에 삽입되는 돌출부를 갖는다.
상기 부유 게이트는 상기 활성 영역의 상부에 배치되는 하부 도전 패턴 및 상기 하부 도전 패턴 상에 배치되고 상기 하부 도전 패턴보다 좁은 폭을 갖는 상부 도전 패턴을 포함할 수 있다. 상기 하부 도전 패턴과 상기 돌출부 사이에 상기 소자 분리막이 개재할 수 있다. 상기 활성 영역의 폭은 상기 상부 도전 패턴의 폭보다 크거나 같고, 상기 하부 도전 패턴의 폭보다 작거나 같을 수 있다. 상기 돌출부의 밑면은 상기 부유 게이트의 밑면보다 낮거나 같을 수 있다. 상기 소자 분리막은 하부 절연 패턴 및 상기 하부 절연 패턴 상에 배치되고 상기 오목 영역을 갖는 상부 절연 패턴을 포함할 수 있다. 상기 상부 절연 패턴의 밑면은 상기 부유 게이트의 밑면보다 낮거나 같을 수 있다. 상기 하부 절연 패턴 및 상기 상부 절연 패턴은 서로 식각 선택성을 갖는 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 형성 방법은 반도체 기판에 활성 영역을 한정하는 소자 분리막 및 상기 활성 영역 상에 상기 소자 분리막 위로 돌출하는 부유 게이트용 패턴들을 형성하는 단계; 상기 부유 게이트용 패턴들 사이의 상기 소자 분리막 상부에 오목 영역을 형성하는 단계; 및 상기 부유 게이트용 패턴들 상에 상기 오목 영역을 채우는 돌출부를 갖는 워드 라인을 형성하는 단계를 포함한다.
상기 오목 영역을 형성하는 단계는, 상기 부유 게이트용 패턴들의 상부면과 양측벽 및 상기 소자 분리막의 상부면을 따라 몰딩 절연막을 형성하는 단계, 상기 몰딩 절연막을 이방성 식각하여 상기 부유 게이트용 패턴들 양측벽에 몰딩 스페이 서들을 형성하는 단계, 및 상기 몰딩 스페이서들을 식각 마스크로 사용하여 상기 소자 분리막을 식각하는 단계를 포함할 수 있다. 상기 몰딩 절연막은 상기 소자 분리막에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 소자 분리막을 형성하는 단계는, 상기 반도체 기판에 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치 하부에 하부 절연 패턴을 형성하는 단계, 및 상기 하부 절연 패턴 상에 상기 몰딩 절연막에 대하여 식각 선택성을 갖는 물질로 상부 절연 패턴을 형성하는 단계를 포함할 수 있다. 상기 오목 영역을 형성하는 단계는 상기 몰딩 스페이서들을 제거하는 단계를 더 포함할 수 있다. 상기 몰딩 스페이서들을 제거하는 단계는 상기 소자 분리막에 대하여 상기 몰딩 절연막을 선택적으로 식각하는 식각 조건을 사용하는 식각 공정을 포함할 수 있다. 상기 몰딩 스페이서들을 제거하는 단계는 상기 소자 분리막 위로 돌출된 상기 부유 게이트용 패턴들을 등방성 식각하여 그 폭을 줄이는 단계를 포함할 수 있다. 상기 부유 게이트용 패턴들을 형성하는 단계는 상기 소자 분리막 위로 돌출된 상기 부유 게이트용 패턴들을 등방성 식각하여 그 폭을 줄이는 단계를 포함할 수 있다.
일 실시예에서, 상기 소자 분리막 및 상기 소자 분리막 위로 돌출하는 상기 부유 게이트용 패턴들을 형성하는 단계는, 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판에 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치를 절연물질로 채운 후 상기 마스크 패턴을 제거하여 활성 영역 상에 갭 영역을 형성하는 단계, 및 상기 갭 영역을 도전물질로 채운 후 상기 절연물질을 리세스시키는 단계를 포함할 수 있다. 상기 갭 영역을 형성하는 단계는 상기 마스크 패턴과 접촉하는 상기 절연물질의 일부도 함께 제거하여 상기 갭 영역의 폭을 상기 활성 영역의 폭보다 크게하는 단계를 포함할 수 있다. 다른 실시예에서, 상기 소자 분리막 및 상기 소자 분리막 위로 돌출하는 상기 부유 게이트용 패턴들을 형성하는 단계는, 상기 반도체 기판 상에 상기 부유 게이트용 패턴들을 형성하는 단계, 상기 부유 게이트용 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계, 및 상기 소자분리용 트렌치를 절연물질로 채운 후 리세스시키는 단계를 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
본 명세서에서 어떤 막이 다른 막에 대하여 식각 선택성을 갖는다는 것은 식각 공정에서 상기 어떤 막이 상기 다른 막보다 식각되는 속도가 크다는 것을 나타낸다.
(비휘발성 메모리 장치의 구조)
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도이다.
도 2를 참조하면, 반도체 기판(101)에 활성 영역(109)을 정의하는 소자 분리막(113)이 배치된다. 활성 영역(109) 상에 게이트 절연막(117)과 부유 게이트(119)가 위치한다. 부유 게이트(119)의 폭은 활성 영역(109)의 폭보다 클 수 있다.
소자 분리막(113)은 하부 절연 패턴(111)과 상부 절연 패턴(112)을 포함할 수 있다. 하부 절연 패턴(111)과 상부 절연 패턴(112)은 특성이 서로 다른 물질을 포함할 수 있다. 예컨대, 하부 절연 패턴(111)은 갭 필링 성능이 우수한 물질을 포함할 수 있고, 상부 절연 패턴(112)은 인산 또는 불산 등을 사용하는 습식 식각에 강한 물질을 포함할 수 있다. 상부 절연 패턴(112)은 부유 게이트들(119) 사이에 위치하는 오목 영역(125)을 갖는다. 오목 영역(125)은 부유 게이트(119)로부터 이격되도록 배치된다. 즉, 오목 영역(125)과 부유 게이트(119)(또는 게이트 절연막(109)) 사이에 상부 절연 패턴(112)이 개재한다. 상부 절연 패턴(112)의 밑면은 게이트 절연막(117)의 밑면보다 낮을 수 있고, 오목 영역(125)의 밑면은 부유 게이트(119)의 밑면보다 낮을 수 있다.
오목 영역(125)의 양측벽과 밑면, 상부 절연 패턴(112)의 상부면, 및 부유 게이트용 패턴(119)의 양측벽과 상부면을 따라 게이트간 절연막(127)이 배치된다. 게이트간 절연막(127) 상에 활성 영역(109)를 가로지르는 워드 라인(129)이 배치된다. 워드 라인(129)은 부유 게이트들(119) 사이에서 아래로 신장한다. 워드 라인(129)은 그 밑면에 상부 절연 패턴의 오목 영역(125)에 삽입되는 돌출부(130)를 갖는다. 돌출부(130)의 밑면은 부유 게이트(119)의 밑면보다 낮을 수 있다. 워드 라인(129)은 부유 게이트들에 대하여 제어 게이트 전극으로 기능한다.
본 실시예에서 워드 라인의 돌출부(130)가 부유 게이트(119)보다 낮게 배치되기 때문에 워드 라인 방향으로 인접한 부유 게이트들(119) 사이의 기생 커패시턴스는 감소할 수 있다. 또, 돌출부(130)와 활성 영역(109) 사이에 소자 분리막의 상부 절연 패턴(112)이 개재하기 때문에 메모리 셀이 오동작하는 것을 방지할 수 있다. 예컨대, 메모리 셀이 프로그램/소거 동작을 반복적으로 수행하더라도 활성 영역(109)과 게이트간 절연막(127)은 상부 절연 패턴(112)에 의해 서로 이격되기 때문에 활성 영역(109)의 전하들이 게이트간 절연막(127)에 트랩되어 야기되는 메모리 셀의 동작 불량이 방지될 수 있다.
도 3 및 도 4는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 워드 라인 방향의 단면도들이다. 이하의 실시예들에서는 전술한 실시예와 중복되는 부분의 설명은 생략하고, 차이나는 부분을 위주로 설명한다.
먼저, 도 3을 참조하면, 부유 게이트(119)는 폭이 서로 다른 하부 도전 패턴(119_1)과 상부 도전 패턴(119_2)을 포함한다. 상부 도전 패턴(119_2)은 하부 도전 패턴(119_1) 상에 배치되어, 상부 절연 패턴(112)의 상부면 위로 돌출된다. 상부 도전 패턴(119_2)의 폭은 그 아래의 하부 도전 패턴(119_1)의 폭보다 작다. 예컨대, 상부 도전 패턴(119_2)의 폭을 하부 도전 패턴(119_1)에 비하여 어느 정도 감소시킬 것인지의 여부는 집적도, 부유 게이트의 동작 특성 등을 고려하여 결정할 수 있다. 예컨대, 상부 도전 패턴(119_2)의 폭을 너무 많이 감소하는 경우 메모리 장치의 동작 불량이 야기될 수 있으므로 상부 도전 패턴(119_2)의 폭은 하부 도전 패턴(119_1)의 폭의 0.5~0.7배 정도인 것이 바람직하다.
본 실시예에서는 워드 라인 방향으로 인접하는 부유 게이트들(119) 간 간격이 증가하고, 활성 영역 방향으로 인접하는 부유 게이트들(119) 간 마주보는 측면의 면적이 감소한다. 따라서, 활성 영역 방향과 워드 라인 방향 모두 인접하는 부유 게이트들 간 기생 커패시턴스가 감소할 수 있다. 또, 부유 게이트(119)와 제어 게이트(129) 간 대향 면적이 증가함에 따라 커플링 비가 증가할 수 있다.
다음으로, 도 4를 참조하면, 부유 게이트(119)의 폭과 활성 영역(109)의 폭이 서로 같고, 활성 영역(109)의 양측벽은 부유 게이트(119)의 양측벽에 자기정렬된다. 따라서, 부유 게이트(119)의 폭을 전술한 실시예들과 동일하게 할 경우 활성 영역(109)의 폭이 증가하고, 활성 영역(109)의 폭을 전술한 실시예들과 동일하게 할 경우 부유 게이트(119)의 폭을 줄일 수 있다. 따라서, 동일한 동작 특성에서 집적도를 증가시키거나 동일한 집적도에서 동작 특성을 향상시킬 수 있다.
(비휘발성 메모리 장치의 형성 방법)
도 5 내지 도 11은 도 2의 비휘발성 메모리 장치를 형성하는 방법을 설명하 기 위한 워드 라인 방향의 단면도들이다.
도 5를 참조하면, 반도체 기판(101) 상에 패드 산화막 패턴(103)과 마스크 패턴(105)이 형성된다. 패드 산화막 패턴(103)은 예컨대, 열산화 공정에 의해 형성된 열산화막일 수 있으며, 반도체 기판(101)과 마스크 패턴(105) 사이에 발생할 수 있는 스트레스를 완화시켜주는 기능을 한다. 마스크 패턴(105)은 폴리 실리콘 패턴, 반사 방지막 패턴, 및/또는 질화막 패턴을 포함하도록 형성될 수 있다. 마스크 패턴(105)을 식각 마스크로 사용하여 반도체 기판을 식각하여 소자분리용 트렌치(107)가 형성되고, 이때 마스크 패턴(105) 아래의 식각되지 않은 반도체 기판(101)은 활성 영역(109)으로 정의된다.
도 6을 참조하면, 소자분리용 트렌치(107) 내에 하부 절연 패턴(111)이 형성되고, 하부 절연 패턴(111) 상에 상부 절연 패턴(112)이 형성된다. 하부 절연 패턴(111)은 갭 필 성능이 우수한 물질로 형성될 수 있고, 상부 절연 패턴(112)은 인산 또는 불산 등을 사용하는 습식 식각에 강한(즉, 습식 식각이 잘 되지 않는) 물질로 형성될 수 있다. 예컨대, 소자분리용 트렌치(107)를 USG(undoped silicate glass)로 채운 후 패드 산화막 패턴(103) 아래로 리세스하여 하부 절연 패턴(111)이 형성된다. 이어서, 하부 절연 패턴(111) 상에 HDP(high density plasma) 산화막을 채운 후 마스크 패턴(105)을 노출하는 평탄화 공정을 수행하여 상부 절연 패턴(112)이 형성된다.
도 7을 참조하면, 식각 공정을 수행하여 마스크 패턴(105)과 패드 산화막 패턴(103)이 제거되고, 활성 영역(109)을 노출하는 갭 영역(115)이 형성된다. 상기 식각 공정에서 마스크 패턴(105)과 패드 산화막 패턴(103)과 접촉하고 있던 상부 절연 패턴(112)의 일부도 식각될 수 있다. 이에 의해, 갭 영역(115)의 폭은 활성 영역(109)의 폭보다 크게 형성될 수 있다.
도 8을 참조하면, 갭 영역(115) 내의 활성 영역(109) 상에 게이트 절연막(117)과 부유 게이트용 패턴(119)이 자기정렬되도록 형성된다. 예컨대, 게이트 절연막(117)은 열산화 공정을 수행하여 열산화막으로 형성될 수 있다. 부유 게이트용 패턴(119)은 갭 영역(115)을 도전물질, 예컨대 폴리 실리콘으로 채운 후 상부 절연 패턴(112)을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다.
도 9를 참조하면, 식각 공정을 수행하여 상부 절연 패턴(112)이 리세스되어그 상부면이 낮아진다. 이어서, 부유 게이트용 패턴(119)의 상부면과 양측벽 및 리세스된 상부 절연 패턴(112)의 상부면을 따라 몰딩 절연막(121)이 형성된다. 몰딩 절연막(121)은 상부 절연 패턴(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 몰딩 절연막(121)은 질화막 또는 산화막으로 형성될 수 있다.
도 10을 참조하면, 몰딩 절연막(121)을 이방성 식각하여 부유 게이트용 패턴(119) 양측벽에 몰딩 스페이서들(122)이 형성되고, 몰딩 스페이서들(122) 사이에 리세스된 상부 절연 패턴(122)이 노출된다. 이어서, 몰딩 스페이서들(122)을 식각 마스크로 사용하여 리세스된 상부 절연 패턴(112)의 노출된 부분을 식각하여 그 상부에 오목 영역(125)이 형성된다. 오목 영역(125)과 게이트 절연막(117) 사이에는 식각되지 않은 상부 절연 패턴(112)이 개재한다. 오목 영역(125)의 밑면은 부유 게이트(119)의 밑면보다 낮을 수 있다.
도 11을 참조하면, 식각 공정을 수행하여 몰딩 스페이서들(122)이 제거되고, 상부 절연 패턴(112) 상부면 위로 부유 게이트용 패턴(119)의 양측벽이 노출된다. 상기 식각 공정은 오목 영역(125)이 확대되는 것을 방지하기 위하여 상기 소자 분리막에 대하여 상기 몰딩 절연막을 선택적으로 식각할 수 있는 식각 조건을 사용하는 것이 바람직하다. 예컨대, 상기 식각 공정은 등방성 습식 식각 공정일 수 있다. 예컨대, 몰딩 스페이서들(122)이 질화막인 경우 상기 습식 식각 공정은 인산을 포함하는 식각 용액을 사용할 수 있고, 몰딩 스페이서들(122)이 산화막인 경우 상기 습식 식각 공정은 불산을 포함하는 식각 용액을 사용할 수 있다. 몰딩 스페이서들(122)이 질화막인 경우 상부 절연 패턴(112)는 상기 인산을 포함하는 식각 용액에 강한 물질로 형성되는 것이 바람직하고, 몰딩 스페이서들(122)이 산화막인 경우 상부 절연 패턴(112)는 상기 불산을 포함하는 식각 용액에 강한 물질로 형성되는 것이 바람직하다. 또, 몰딩 스페이서들(122)이 산화막인 경우 몰딩 스페이서들(122)은 완전히 제거되지 않고, 상부 절연 패턴(112) 상에 잔존할 수 있다.
다시 도 2를 참조하면, 오목 영역(125)의 양측벽과 밑면, 상부 절연 패턴(112)의 상부면, 및 부유 게이트용 패턴(119)의 양측벽과 상부면을 따라 게이트간 절연막(127)이 형성된다. 예컨대, 게이트간 절연막(127)은 산화막/질화막/산화막의 적층구조로 형성될 수 있다.
이어서, 기판 전면에 도전막을 형성한 후 패터닝하여 부유 게이트용 패턴(119)을 가로지르는 워드 라인(129)이 형성된다. 이때, 부유 게이트용 패 턴(119)도 함께 패터닝되어 워드 라인(129)에 자기정렬되는 부유 게이트들이 형성될 수 있다. 워드 라인(129)은 부유 게이트들(119) 사이에서 아래로 신장한다. 또, 워드 라인(129)의 밑면에는 오목 영역(125)에 삽입되는 돌출부(130)가 형성된다. 돌출부(130)의 밑면은 부유 게이트(119)의 밑면보다 낮게 형성될 수 있다. 워드 라인(129)은 폴리 실리콘, 금속, 및/또는 실리사이드를 포함하도록 형성될 수 있다. 워드 라인(129)은 부유 게이트들에 대하여 제어 게이트 전극으로 기능한다.
도 12는 도 3의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 워드 라인 방향의 단면도이다. 전술한 실시예에서 도 5 내지 도 11을 참조하여 설명한 부분은 본 실시예에서도 동일하게 적용될 수 있다. 따라서, 중복되는 부분의 설명은 생략하고 차이나는 부분만을 설명한다.
도 12를 참조하면, 몰딩 스페이서들(122)을 제거한 후 식각 공정을 수행하여 상부 절연 패턴(112) 위로 돌출된 부유 게이트용 패턴(119)의 폭이 감소한다. 이에 의해, 폭이 서로 다른 하부 도전 패턴(119_1)과 상부 도전 패턴(119_2)을 포함하는 부유 게이트용 패턴(119)이 형성될 수 있다. 상기 식각 공정은 오목 영역(125)이 확대되는 것을 방지하기 위하여 상기 소자 분리막에 대하여 부유 게이트용 패턴(119)을 선택적으로 식각할 수 있는 식각 조건을 사용할 수 있다. 예컨대, 상기 식각 공정은 등방성 습식 식각 공정일 수 있다.
다시 도 3을 참조하면, 오목 영역(125)의 양측벽과 밑면, 상부 절연 패턴(112)의 상부면, 및 상부 도전 패턴(119_2)의 양측벽과 상부면을 따라 게이트간 절연막(127)이 형성된다. 이어서, 기판 전면에 도전막을 형성한 후 패터닝하여 부 유 게이트용 패턴(119)을 가로지르는 워드 라인(129)이 형성된다. 이때, 부유 게이트용 패턴(119)도 함께 패터닝되어 워드 라인(129)에 자기정렬되는 부유 게이트들이 형성될 수 있다. 워드 라인(129)은 부유 게이트들(119) 사이에서 아래로 신장한다. 또, 워드 라인(129)의 밑면에는 오목 영역(125)에 삽입되는 돌출부(130)가 형성된다. 돌출부(130)의 밑면은 부유 게이트(119)의 밑면보다 낮게 형성될 수 있다.
도 13 내지 도 15는 도 3의 비휘발성 메모리 장치를 형성하는 방법의 다른 실시예를 설명하기 위한 워드 라인 방향의 단면도들이다. 전술한 실시예에서 도 5 내지 도 8을 참조하여 설명한 부분은 본 실시예에서도 동일하게 적용될 수 있다.
도 13을 참조하면, 상부 절연 패턴(112)을 리세스한 후 식각 공정을 수행하여 상부 절연 패턴(112) 위로 돌출된 부유 게이트용 패턴(119)의 폭이 감소한다. 이에 의해, 폭이 서로 다른 하부 도전 패턴(119_1)과 상부 도전 패턴(119_2)을 포함하는 부유 게이트용 패턴(119)이 형성될 수 있다. 상기 식각 공정은 상부 절연 패턴(112)이 식각되는 것을 방지하기 위하여 상기 소자 분리막에 대하여 부유 게이트용 패턴(119)을 선택적으로 식각할 수 있는 식각 조건을 사용할 수 있다. 예컨대, 상기 식각 공정은 등방성 습식 식각 공정일 수 있다.
도 14를 참조하면, 상부 도전 패턴(119_2)의 상부면과 양측벽 및 리세스된 상부 절연 패턴(112)의 상부면을 따라 몰딩 절연막(121)이 형성된다. 몰딩 절연막(121)은 상부 절연 패턴(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 몰딩 절연막(121)은 질화막 또는 산화막으로 형성될 수 있다.
도 15를 참조하면, 몰딩 절연막(121)을 이방성 식각하여 상부 도전 패턴(119_2) 양측벽에 몰딩 스페이서들(122)이 형성되고, 몰딩 스페이서들(122) 사이에 리세스된 상부 절연 패턴(122)이 노출된다. 이어서, 몰딩 스페이서들(122)을 식각 마스크로 사용하여 리세스된 상부 절연 패턴(112)의 노출된 부분을 식각하여 그 상부에 오목 영역(125)이 형성된다. 오목 영역(125)과 게이트 절연막(117) 사이에는 식각되지 않은 상부 절연 패턴(112)이 개재한다. 오목 영역(125)의 밑면은 부유 게이트(119)의 밑면보다 낮게 형성될 수 있다.
다시 도 3을 참조하면, 오목 영역(125)의 양측벽과 밑면, 상부 절연 패턴(112)의 상부면, 및 상부 도전 패턴(119_2)의 양측벽과 상부면을 따라 게이트간 절연막(127)이 형성된다. 이어서, 기판 전면에 도전막을 형성한 후 패터닝하여 부유 게이트용 패턴(119)을 가로지르는 워드 라인(129)이 형성된다.
본 실시예에서는 전술한 실시예와 달리 상부 절연 패턴에 오목 영역을 형성하기 전에 폭이 서로 다른 하부 도전 패턴(119_1)과 상부 도전 패턴(119_2)을 포함하는 부유 게이트용 패턴(119)이 형성된다. 이와 같이 형성 순서가 바뀜에 따라 형성되는 몰딩 절연막의 두께 및 몰딩 스페이서들의 폭 등이 달라질 수 있다.
도 16 내지 도 20은 도 4의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 워드 라인 방향의 단면도들이다.
도 16을 참조하면, 반도체 기판(101) 상에 게이트 절연막(117)과 부유 게이트용 패턴(119)이 형성된다. 부유 게이트용 패턴(119)을 식각 마스크로 사용하는 식각 공정을 수행하여 반도체 기판에 소자분리용 트렌치(107)가 형성되고, 부유 게 이트용 패턴(119) 아래의 반도체 기판(101)은 활성 영역(109)으로 정의된다. 활성 영역(109)은 부유 게이트용 패턴(119)에 자기정렬되고, 활성 영역(109)의 폭과 부유 게이트용 패턴(119)의 폭은 서로 같다.
도 17을 참조하면, 소자분리용 트렌치(107) 내에 하부 절연 패턴(111)이 형성되고, 하부 절연 패턴(111) 상에 상부 절연 패턴(112)이 형성된다. 하부 절연 패턴(111)은 갭 필 성능이 우수한 물질로 형성될 수 있고, 상부 절연 패턴(112)은 인산 또는 불산 등을 사용하는 습식 식각에 강한 물질로 형성될 수 있다. 예컨대, 소자분리용 트렌치(107)를 USG(undoped silicate glass)로 채운 후 게이트 절연막(117) 아래로 리세스하여 하부 절연 패턴(111)이 형성된다. 이어서, 하부 절연 패턴(111) 상에 HDP(high density plasma) 산화막을 채운 후 부유 게이트용 패턴(119)을 노출하는 평탄화 공정을 수행하여 상부 절연 패턴(112)이 형성된다.
도 18을 참조하면, 식각 공정을 수행하여 상부 절연 패턴(112)을 리세스한 후 부유 게이트용 패턴(119)의 상부면과 양측벽 및 리세스된 상부 절연 패턴(112)의 상부면을 따라 몰딩 절연막(121)이 형성된다. 몰딩 절연막(121)은 상부 절연 패턴(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 몰딩 절연막(121)은 질화막 또는 산화막으로 형성될 수 있다.
도 19를 참조하면, 몰딩 절연막(121)을 이방성 식각하여 부유 게이트용 패턴(119) 양측벽에 몰딩 스페이서들(122)이 형성되고, 몰딩 스페이서들(122) 사이에 리세스된 상부 절연 패턴(122)이 노출된다. 이어서, 몰딩 스페이서들(122)을 식각 마스크로 사용하여 리세스된 상부 절연 패턴(112)의 노출된 부분을 식각하여 그 상 부에 오목 영역(125)이 형성된다. 오목 영역(125)과 게이트 절연막(117) 사이에는 식각되지 않은 상부 절연 패턴(112)이 개재한다. 오목 영역(125)의 밑면은 부유 게이트(119)의 밑면보다 낮게 형성될 수 있다.
도 20을 참조하면, 식각 공정을 수행하여 몰딩 스페이서들(122)이 제거되고, 상부 절연 패턴(112) 상부면 위로 부유 게이트용 패턴(119)의 양측벽이 노출된다. 상기 식각 공정은 오목 영역(125)이 확대되는 것을 방지하기 위하여 상기 소자 분리막에 대하여 상기 몰딩 절연막을 선택적으로 식각할 수 있는 식각 조건을 사용하는 것이 바람직하다. 예컨대, 상기 식각 공정은 등방성 습식 식각 공정일 수 있다. 예컨대, 몰딩 스페이서들(122)이 질화막인 경우 상기 습식 식각 공정은 인산을 포함하는 식각 용액을 사용할 수 있고, 몰딩 스페이서들(122)이 산화막인 경우 상기 습식 식각 공정은 불산을 포함하는 식각 용액을 사용할 수 있다. 또, 몰딩 스페이서들(122)이 산화막인 경우 몰딩 스페이서들(122)은 완전히 제거되지 않고, 상부 절연 패턴(112) 상에 잔존할 수 있다.
다시 도 4를 참조하면, 오목 영역(125)의 양측벽과 밑면, 상부 절연 패턴(112)의 상부면, 및 부유 게이트용 패턴(119)의 양측벽과 상부면을 따라 게이트간 절연막(127)이 형성된다. 예컨대, 게이트간 절연막(127)은 산화막/질화막/산화막의 적층구조로 형성될 수 있다.
이어서, 기판 전면에 도전막을 형성한 후 패터닝하여 부유 게이트용 패턴(119)을 가로지르는 워드 라인(129)이 형성된다. 이때, 부유 게이트용 패턴(119)도 함께 패터닝되어 워드 라인(129)에 자기정렬되는 부유 게이트들이 형성 될 수 있다. 워드 라인(129)은 부유 게이트들(119) 사이에서 아래로 신장한다. 또, 워드 라인(129)의 밑면에는 오목 영역(125)에 삽입되는 돌출부(130)가 형성된다. 돌출부(130)의 밑면은 부유 게이트(119)의 밑면보다 그 밑면이 낮게 형성될 수 있다. 워드 라인(129)은 폴리 실리콘, 금속, 및/또는 실리사이드를 포함하도록 형성될 수 있다. 워드 라인(129)은 부유 게이트들에 대하여 제어 게이트 전극으로 기능한다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 활성 영역 방향과 워드 라인 방향으로 인접하는 부유 게이트들 간 기생 커패시턴스가 감소할 수 있다. 또, 워드 라인의 돌출부와 활성 영역 사이에 소자 분리막이 개재하기 때문에 메모리 셀이 오동작하는 것을 방지할 수 있다. 따라서, 비휘발성 메모리 장치의 신로성 및 동작 특성이 향상될 수 있다.

Claims (19)

  1. 반도체 기판에 활성 영역을 한정하는 소자 분리막 및 상기 활성 영역 상에 상기 소자 분리막 위로 돌출하는 부유 게이트용 패턴들을 형성하는 단계;
    상기 부유 게이트용 패턴들 사이의 상기 소자 분리막 상부에 오목 영역을 형성하는 단계; 및
    상기 부유 게이트용 패턴들 상에 상기 오목 영역을 채우는 돌출부를 갖는 워드 라인을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 오목 영역을 형성하는 단계는:
    상기 부유 게이트용 패턴들의 상부면과 양측벽 및 상기 소자 분리막의 상부면을 따라 몰딩 절연막을 형성하는 단계;
    상기 몰딩 절연막을 이방성 식각하여 상기 부유 게이트용 패턴들 양측벽에 몰딩 스페이서들을 형성하는 단계; 및
    상기 몰딩 스페이서들을 식각 마스크로 사용하여 상기 소자 분리막을 식각하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  3. 제 2 항에 있어서,
    상기 몰딩 절연막은 상기 소자 분리막에 대하여 식각 선택성을 갖는 물질로 형성되는 비휘발성 메모리 장치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 소자 분리막을 형성하는 단계는:
    상기 반도체 기판에 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치 하부에 하부 절연 패턴을 형성하는 단계; 및
    상기 하부 절연 패턴 상에 상기 몰딩 절연막에 대하여 식각 선택성을 갖는 물질로 상부 절연 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  5. 제 2 항에 있어서,
    상기 오목 영역을 형성하는 단계는 상기 몰딩 스페이서들을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 몰딩 스페이서들을 제거하는 단계는 상기 소자 분리막에 대하여 상기 몰딩 절연막을 선택적으로 식각하는 식각 조건을 사용하는 식각 공정을 포함하는 비휘발성 메모리 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 몰딩 스페이서들을 제거하는 단계는 상기 소자 분리막 위로 돌출된 상기 부유 게이트용 패턴들을 등방성 식각하여 그 폭을 줄이는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  8. 제 1 항에 있어서,
    상기 부유 게이트용 패턴들을 형성하는 단계는 상기 소자 분리막 위로 돌출된 상기 부유 게이트용 패턴들을 등방성 식각하여 그 폭을 줄이는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  9. 제 1 항에 있어서,
    상기 소자 분리막 및 상기 소자 분리막 위로 돌출하는 상기 부유 게이트용 패턴들을 형성하는 단계는:
    상기 반도체 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판에 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치를 절연물질로 채운 후 상기 마스크 패턴을 제거하여 활성 영역 상에 갭 영역을 형성하는 단계; 및
    상기 갭 영역을 도전물질로 채운 후 상기 절연물질을 리세스시키는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 갭 영역을 형성하는 단계는 상기 마스크 패턴과 접촉하는 상기 절연물질의 일부도 함께 제거하여 상기 갭 영역의 폭을 상기 활성 영역의 폭보다 크게하는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  11. 제 1 항에 있어서,
    상기 소자 분리막 및 상기 소자 분리막 위로 돌출하는 상기 부유 게이트용 패턴들을 형성하는 단계는:
    상기 반도체 기판 상에 상기 부유 게이트용 패턴들을 형성하는 단계;
    상기 부유 게이트용 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계; 및
    상기 소자분리용 트렌치를 절연물질로 채운 후 리세스시키는 단계를 포함하는 비휘발성 메모리 장치의 형성 방법.
  12. 반도체 기판에 배치되어 활성 영역들을 한정하는 소자 분리막;
    상기 활성 영역들 상에 배치된 부유 게이트들; 및
    상기 부유 게이트들 상에 배치되는 워드 라인을 포함하며,
    상기 소자 분리막은 그 상부에서 상기 부유 게이트들과 이격되어 배치되는 오목 영역을 갖고,
    상기 워드 라인은 상기 오목 영역에 삽입되는 돌출부를 갖는 비휘발성 메모 리 장치.
  13. 제 12 항에 있어서,
    상기 부유 게이트는 상기 활성 영역의 상부에 배치되는 하부 도전 패턴 및 상기 하부 도전 패턴 상에 배치되고 상기 하부 도전 패턴보다 좁은 폭을 갖는 상부 도전 패턴을 포함하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 하부 도전 패턴과 상기 돌출부 사이에 상기 소자 분리막이 개재하는 비휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 활성 영역의 폭은 상기 상부 도전 패턴의 폭보다 크거나 같고, 상기 하부 도전 패턴의 폭보다 작거나 같은 비휘발성 메모리 장치.
  16. 제 12 항에 있어서,
    상기 돌출부의 밑면은 상기 부유 게이트의 밑면보다 낮거나 같은 비휘발성 메모리 장치.
  17. 제 12 항에 있어서,
    상기 소자 분리막은 하부 절연 패턴 및 상기 하부 절연 패턴 상에 배치되고 상기 오목 영역을 갖는 상부 절연 패턴을 포함하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 상부 절연 패턴의 밑면은 상기 부유 게이트의 밑면보다 낮거나 같은 비휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 하부 절연 패턴 및 상기 상부 절연 패턴은 서로 식각 선택성을 갖는 물질을 포함하는 비휘발성 메모리 장치.
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