KR20080030237A - 반도체 소자의 금속배선 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 구조에 관한 것으로, 콘택 플러그와 연결되는 제 1 금속배선과 제 1 금속배선 주변에 제 1 간격으로 평행하게 형성된 제 2 금속배선들에 있어서 콘택 플러그와 인접하는 부분에서 제 1 금속배선과 가장 인접한 제 2 금속배선의 간격을 제 1 간격보다 넓은 제 2 간격으로 유지하고, 그 다음으로 인접한 제 2 금속배선의 간격을 제 2 간격보다 좁은 제 3 간격으로 유지하며, 점점 멀어질수록 간격이 점점 좁아져 정상적인 제 1 간격을 유지하도록 함으로써, 더 많은 면적을 요구하지 않으면서 정렬 마진을 확보하여 콘택 플러그와 금속배선간의 정렬 오차가 발생하더라도 콘택 플러그가 인접한 금속배선과 연결되는 것을 방지할 수 있다.
플래시, 메탈 마스크, 금속배선, 오버레이 마진, 콘택
Description
도 1a 및 도 1b는 종래의 반도체 소자의 금속배선을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법의 레이아웃도 이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 층간 절연막
203 : 제 1 감광막 패턴 204 : 콘택홀
205 : 도전막 205a : 콘택 플러그
205b : 금속배선 206 : 메탈 마스크
207 : 제 2 감광막 패턴
본 발명은 반도체 소자의 금속배선 구조에 관한 것으로, 콘택 플러그와 금속배선 간의 정렬 마진을 확보하기 위한 반도체 소자의 금속배선 구조에 관한 것이다.
반도체 소자에서는 금속배선이 다름으로 형성되며, 상부 배선과 하부 배선은 콘택 플러그에 의해 전기적으로 연결된다. 소자의 집적도가 커짐에 따라 금속배선 간의 간격은 좁아지게 된다. 한편, 금속배선을 형성하기 위해서는 금속배선용 도전막을 형성하고, 그 상부에 포토 레지스터를 도포한 후 메탈 마스크를 이용한 노광 및 현상 공정으로 포토 레지스트를 패터닝하여 금속배선이 형성될 영역을 정의한다. 이어서, 포토 레지스트 패턴을 식각 마스크로 사용하여 금속배선용 도전막의 소정 영역을 식각한다. 이로써, 금속배선이 형성된다. 이러한 금속배선이 하부의 금속배선과 연결되기 위해서는 콘택 플러그와의 정렬이 이루어져야 한다. 하지만, 금속배선의 폭이 좁아지고 금속배선간의 간격이 좁아질수록 콘택 플러그와의 정렬 마진이 부족해지기 때문에, 금속배선과 콘택 플러그를 정확하게 정렬시키기가 어려워진다. 특히, 포토 레지스트의 노광 공정시 마스크의 정렬이 정확하게 이루어지지 않으면 금속배선이 형성될 영역을 정확하게 정의할 수 없기 때문에 콘택 플러그와의 정렬 오차가 발생하게 된다. 이렇게 정렬 오차가 발생되면 콘택 플러그와 금속 배선간의 접촉 면적이 감소하여 저항이 증가하게 되거나, 접촉이 이루어지지 않아 불량이 발생될 수 있다. 또한, 콘택 플러그와 연결되어야 할 금속배선과 인접하고 있는 금속배선이 콘택 플러그와 연결되어 불량이 발생될 수도 있다.
그런데 현재 노광장비는 오버레이 능력에 한계가 있기 때문에 금속배선 형성 공정시 하부의 콘택 플러그와 정확하게 연결되도록 형성하기가 어렵다.
한편, 메모리 소자의 경우는 셀(cell) 영역보다 코어(core) 영역에 배선이 많이 형성되므로 정렬마진의 확보가 더욱 중요하며, 패턴 사이즈도 작아야 하기 때문에 노광 공정시 정렬 마진을 개선시켜야 한다.
도 1a 및 도 1b는 종래의 반도체 소자의 금속배선을 나타낸 도면이다. 트랜지스터와 같은 하부구조(미도시)가 형성된 기판 상부에 콘택 플러그(11)를 형성한다. 콘택 플러그(11) 상부에 금속배선용 도전막을 형성한 후 패터닝 공정을 실시하여 금속배선(12a 내지 12c)을 형성한다. 이때, 금속배선(11)들 중 일부는 콘택 플러그(11)와 연결된다. 여기서, 중요한 것은 콘택 플러그(11)가 금속배선(12a)과 정확하게 정렬되어 연결되어야 하며, 콘택 플러그(11)와 연결되는 금속배선(12a)과 인접한 금속배선(12b 또는 12c)은 콘택 플러그(11)와 연결되지 않도록 일정한 간격을 두고 형성되어야 한다.
하지만, 금속배선간의 간격이 매우 좁기 때문에 포토 레지스트의 노광공정시 마스크가 정확하게 정렬되지 않으면, 콘택 플러그(11)와 연결되는 금속배선(12a)과 인접한 금속배선(12b 또는 12c)이 콘택 플러그(11)와 연결되어 불량이 발생될 수 있다. 또한, 정렬 오차에 의해 콘택 플러그(11)의 일부분만이 금속배선(12a)과 연결되면 접촉 면적이 감소하여 저항이 증가될 수 있다.
이를 해결하고자 금속배선 들의 간격을 넓히면 칩 사이즈가 증가하므로 효율 적이지 못하다. 또한, 콘택 플러그(11)의 면적을 감소시키면 콘택 플러그(11)와 연결되어야 할 금속배선(12a)과의 정렬이 어려워지며, 콘택 플러그(11)의 면적을 증가시키면 그만큼 금속배선의 간격이 증가 되어야 하므로 집적도가 감소하게 되는 문제점이 발생된다.
따라서, 본 발명은 금속배선들 중 콘택을 기준으로 하여 인접한 금속배선들을 꺾어진 형태로 패턴을 형성함으로써 콘택과 금속배선 간의 중첩을 방지하고, 콘택과 이웃하는 스페이스의 마진 폭을 가장 많이 확보하고 콘택과의 거리가 먼 스페이스일수록 폭을 줄이도록 하여 결과적으로 전체 칩의 사이즈는 유지시키면서 오버레이 마진을 확보하는 데 있다.
본 발명은 플래쉬 메모리 장치의 제조 방법에 관한 것으로, 콘택 플러그와 연결되는 제 1 금속배선 및 제 1 금속배선 주변에 제 2 간격으로 평행하게 형성되는 다수의 제 2 금속배선들을 포함하며, 콘택 플러그와 인접하는 부분에서 제 1 금속 배선과 가장 인접한 제 2 금속배선의 간격을 제 1 간격보다 넓은 제 2 간격으로 유지하고, 그 다음으로 인접한 제 2 금속배선의 간격을 제 2 간격보다 좁은 제 3 간격으로 유지하며, 제 1 금속배선과의 거리가 멀어질수록 간격이 점점 좁아져 제 2 금속배선 사이의 간격이 제 1 간격으로 유지되는 반도체 메모리 소자의 금속배선 구조를 포함한다.
콘택 플러그를 중심으로 제 1 금속배선과 콘택 플러그가 중첩되는 길이의 1.1배 내지 2.0배에 해당하는 길이의 제 2 금속배선들이 제 1 금속배선과 제 1 간격보다 넓은 간격을 유지한다.
제 1 금속배선과 제 2 금속배선의 간격은 제 1 금속배선에서 멀어질수록 1nm 내지 10nm씩 감소시킨다.
제 1 금속배선과 8번째로 인접한 제 2 금속배선이 7번째로 인접한 제 2 금속배선과 제 1 간격을 유지한다.
제 1 간격이 100nm이고, 제 2 간격이 115nm으로 형성한다.
제 2 금속배선들은 제 1 폭으로 형성되며, 인접한 제 2 금속배선들과 간격이 넓어지는 부분에서 제 1 폭보다 좁은 제 2 폭으로 형성된다.
제 2 금속 배선의 폭은 1nm 내지 10nm 정도 좁아진다.
제 1 폭은 100nm으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법의 레이아 웃도 이다. 층간 절연막(202) 상에는 콘택 플러그(205a)와 연결되는 제 1 금속배선(205b1)과, 제 1 금속배선(205b1) 주변에 제 1 간격(A')으로 평행하게 형성된 다수의 제 2 금속배선들(205b2 내지 205b9)을 포함한다. 여기서, 제 2 금속배선들은 도면에 도시된 개수보다 더 많이 형성될 수 있으나, 설명의 편의상 8개만 도시되었다. 한편, 제 2 금속배선들(205b2 내지 205b9)은 제 1 금속배선(205b1)을 중심으로 대칭되도록 형성될 수 있다. 이러한 구조의 금속배선들은 메모리 소자의 코어 영역에 형성될 수 있다. 이하, 설명의 편의를 위하여 금속배선의 개수가 17개이고, 금속배선의 폭이 100nm이고, 금속배선 간의 간격(A')이100nm인 경우 예로써 설명하기로 한다.
다시 설명하면, 제 1 금속배선(205b1)과 제 2 금속배선들(205b2 내지 205b9)은 100nm의 폭(B')과 100nm의 간격(A')으로 평행하게 형성된다. 그리고, 제 1 금속배선(205b1)은 콘택 플러그(205a)와 연결된다. 여기서, 콘택 플러그(205a)는 제 1 금속배선(205b1)과의 정렬 오차를 고려하여 제 1 금속배선(205b1)보다 넓은 폭으로 형성된다. 따라서, 정렬 오차가 발생되면 제 1 금속배선(205b1)과 가장 인접한 제 2 금속배선(205b2)이 콘택 플러그(205a)와 접촉될 수 있다. 이를 방지하기 위하여, 콘택 플러그(205a)와 인접한 부분에서 제 1 금속배선(205b1)과 제 2 금속배선들(205b2 내지 205b9) 사이의 간격을 제 2 간격(A)으로 증가시켜 정렬 오차가 발생하더라도 콘택 플러그(205a)가 제 1 금속배선(205b1)과 가장 인접한 제 2 금속배선(205b2)과 접촉하는 것을 방지한다. 이때, 콘택 플러그(205a)를 중심으로 제 1 금속배선과(205b1)과 콘택 플러그(205a)가 중첩되는 길이의 1.1배 내지 2.0배에 해 당하는 길이의 제 2 금속배선(205b2)이 제 1 금속배선(205b1)과 제 2 간격(A)을 유지하도록 형성한다. 그 외의 영역에서는 제 1 금속배선(205b1)과 제 2 금속배선(205b2)이 정상적인 제 1 간격(A')을 유지하면, 제 2 금속배선들(205b2 내지205b9)도 제 1 간격(A')을 유지한다.
한편, 콘택 플러그(205b)와 인접한 부분에서 제 2 금속배선들(205b2 내지 205b9) 사이의 간격은 제 1 금속배선(205b1)에서 멀어질수록, 즉 콘택 플러그(205a)에서 멀어질수록 간격이 좁아지며, 최종적으로 제 1 간격(A')과 동일한 간격을 유지하게 된다. 예를 들어, 콘택 플러그(205a)와 인접한 부분에서 제 1 금속배선(205b1)과 제 2 금속배선(205b2)의 간격을 제 1 간격(A')인 100nm보다 넓은 115nm로 제 2 간격(A)으로 설정한다. 제 2 금속배선들(205b2 내지 205b9)의 폭은 전체적으로 1nm씩 좁히고 제 1 금속배선(205b1)으로부터 멀어질수록 제 2 금속배선들(205b2 내지 205b9) 사이의 간격을 1nm씩 감소시키면, 제 1 금속배선(205b1)으로부터 7번째 및 8번째 제 2 금속배선(205b8 및 205b9) 사이의 간격은 제 1 간격(A')과 동일한 100nm가 된다. 따라서, 7번째 및 8번째 제 2 금속배선(205b8 및 205b9) 사이의 간격은 모든 부분에서 제 1 간격(A')인 100nm를 유지하게 된다. 상기와 같이 간격을 조절함으로써, 콘택 플러그(205a)가 형성된 영역에서는 제 1 금속배선(205b1)과 제 2 금속배선(205b2) 사이의 좌우 간격이 각각 15nm씩 증가하여 콘택 플러그(205a)와의 정렬 마진을 15nm씩 더 확보할 수 있다. 상기에서 배선들간의 간격 증감은 1nm로 한정되지 않고, 디자인 룰이나 노광장비의 해상력에 따라 달라질 수 있음은 자명한 사실이다. 예를 들어, 배선들간의 간격 증감을 1nm 내지 10nm로 설정할 수 있다.
상기에서와 같이 제 1 금속배선(205b1)과 제 2 금속배선들(205b2 내지 205b9)의 간격을 조절하면서, 간격이 변경된 부분의 제 2 금속배선들(205b2 내지 205b9)의 폭을 함께 조절해 주는 것이 바람직하다. 구체적으로 설명하면 다음과 같다. 정해진 면적 내에서 금속배선의 폭을 일정하게 유지하면서 간격만을 넓히기에는 어려움이 있다. 따라서, 제 2 금속배선들(205b2 내지 205b9) 중 간격이 넓어진 부분에서는 제 2 금속배선들(205b2 내지 205b9)의 폭을 감소시키는 것이 바람직하다. 예를 들어, 제 2 금속배선들(205b2 내지 205b9)의 폭(B')이100nm인 경우, 제 1 금속배선(205b1)과 간격이 넓어진 부분에서는 간격의 증가폭에 해당하는 1nm씩 폭을 감소시켜 99nm의 폭으로 형성한다. 따라서, 제 2 금속배선들(205b2 내지 205b9)은 100nm의 폭(B')으로 형성되며, 제 1 금속배선(205b1)과 간격이 넓어진 부분(B)에서만 99nm의 폭으로 형성된다. 그리고, 모든 부분에서 간격이 제 1 간격(A')인 100nm를 유지하는 제 2 금속배선(205b9)은 모든 부분에서 100nm의 폭으로 형성한다. 그러면, 정해진 영역 내에서 간격조절이 용이해 진다. 마찬가지로, 상기에서 설명한 제 2 금속배선들(205b2 내지 205b9)의 폭 변화는 1nm로 한정되지 않고, 디자인 룰이나 노광장비의 해상력에 따라 달라질 수 있음은 자명한 사실이다. 예를 들어, 배선들간의 간격 증감이 1nm 내지 9nm로 설정할 수 있다. 상기와 같이 금속배선을 형성함에 있어, 반복패턴의 연속적인 특징을 확보할 수 있도록 해야 한다. 이는 금속배선이 불규칙적으로 형성되거나 금속배선 및 금속배선간의 간격이 반복적이지 않은 경우에 소자간 노광 공정 마진 형성이 어렵게 되는 요소로 작용될 수 있기 때문이다.
금속배선의 패턴 형성시 고려해야 할 사항 중 다른 하나는 금속배선의 폭 및 금속배선간의 간격을 줄이되, 칩 전체의 사이즈는 유지하도록 한다. 이는 다른 소자들과의 정렬을 위함이다. 따라서 콘택 플러그(205a)를 중심으로 하여 제 2 금속배선들(205b2 내지 205b9)의 소정 영역만을 좌우로 확장되는 패턴으로 형성한다. 이때 소정 영역이라 함은 콘택 플러그(205a)보다 큰, 즉 콘택 플러그(205a)보다 1.1배 내지 2.0배에 해당하는 영역을 의미한다. 그리고, 확장영역 이외의 제 2 금속배선들(205b2 내지 205b9)의 폭(A') 및 제 2 금속배선들(205b2 내지 205b9) 간의 간격(B')은 종래의 길이를 유지한다.
상기 기술한 방법에 따른 반도체 소자의 제조 방법은 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 3a를 참조하면, 접합영역(201a)이 형성된 반도체 기판(201) 상부에 층간 절연막(202)용 산화막을 형성한다. 층간 절연막(202) 상부에 콘택홀(204) 형성을 위하여 제 1 감광막을 형성한다. 콘택홀(204)이 형성될 영역을 제거하는 노광 및 현상 공정을 실시하여 제 1 감광막 패턴(203)을 형성한다. 제 1 감광막 패턴(203)에 따라 식각 공정을 실시하여 층간 절연막(202)에 콘택홀(204)을 형성한다.
도 3b를 참조하면, 콘택홀(204)이 매립되도록 도전막(205)을 형성한다. 도전막(205)은 후속 콘택 플러그 및 금속배선 형성을 위하여 형성된다. 콘택 플러그 형성 및 금속배선 형성을 위한 도전막 형성공정은 다양한 방법으로 실시할 수 있으 며, 본 발명에서는 콘택 플러그와 금속배선을 같은 물질로 동시에 형성하는 방법으로 설명하도록 한다. 도전막(205) 상부에 화학적 기계적 연마공정(CMP)을 실시하여 평탄하게 한다.
도 3c를 참조하면, 도전막(205) 상부에 메탈 마스크(206) 및 제 2 감광막을 형성한다. 제 2 감광막의 소정 영역을 패터닝하기 위하여 노광 및 현상 공정을 실시하여 제 2 감광막 패턴(207)을 형성한다. 이때. 콘택영역과 접속되는 금속배선부를 제외한 다른 금속 배선 영역은 하부콘택과 접속되지 않도록 제 2 감광막 패턴(207)을 형성하는 것이 중요하다. 이를 위하여 도 2에서 설명하였듯이 제 2 감광막 패턴(207)의 프로파일을 변형시킨다.
도 3d를 참조하면 제 2 감광막 패턴(207)에 따라 노광 공정을 실시하여 메탈 마스크(206)의 소정 영역을 식각하고 제 2 감광막 패턴(207)을 제거한다. 노광 공정시 광원은 파장이 365㎚인 I-선, 248㎚인 KrF, 193㎚인 ArF 및 157㎚인 EUV 등을 사용한다. 식각 공정을 수행하여 도전막(205)을 패터닝하고 콘택 플러그(205a) 및 금속배선(205b)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 콘택과 접속하는 금속배선 형성시 콘택을 기준으로 하여 좌우로 금속배선을 차례로 확장시킨 패턴을 형성함으로써 콘택과 금속배선 간의 중첩을 방지할 수 있고, 별도의 추가 장비없이 메탈 마스크 패턴의 변형만으로 좁은 선폭에서도 오버레이 마진을 확보하여 소자의 신뢰도를 향상시킬 수 있다.
Claims (8)
- 콘택 플러그와 연결되는 제 1 금속배선; 및상기 제 1 금속배선 주변에 제 2 간격으로 평행하게 형성되는 다수의 제 2 금속배선들을 포함하며,상기 콘택 플러그와 인접하는 부분에서 상기 제 1 금속 배선과 가장 인접한 제 2 금속배선의 간격을 상기 제 1 간격보다 넓은 상기 제 2 간격으로 유지하고, 그 다음으로 인접한 제 2 금속배선의 간격을 상기 제 2 간격보다 좁은 제 3 간격으로 유지하며, 상기 제 1 금속배선과의 거리가 멀어질수록 간격이 점점 좁아져 상기 제 2 금속배선 사이의 간격이 상기 제 1 간격으로 유지되는 반도체 메모리 소자의 금속배선 구조.
- 제 1 항에 있어서,상기 콘택 플러그를 중심으로 상기 제 1 금속배선과 상기 콘택 플러그가 중첩되는 길이의 1.1배 내지 2.0배에 해당하는 길이의 상기 제 2 금속배선들이 상기 제 1 금속배선과 상기 제 1 간격보다 넓은 간격을 유지하는 반도체 메모리 소자의 금속배선 구조.
- 제 1 항에 있어서,상기 제 1 금속배선과 상기 제 2 금속배선의 간격은 상기 제 1 금속배선에서 멀어질수록 1nm 내지 10nm씩 감소하는 반도체 메모리 소자의 금속배선 구조.
- 제 1 항에 있어서,상기 제 1 금속배선과 8번째로 인접한 제 2 금속배선이 7번째로 인접한 제 2 금속배선과 상기 제 1 간격을 유지하는 반도체 메모리 소자의 금속배선 구조.
- 제 1 항에 있어서,상기 제 1 간격이 100nm이고, 상기 제 2 간격이 115nm인 반도체 메모리 소자의 금속배선 구조.
- 제 1 항에 있어서,상기 제 2 금속배선들은 제 1 폭으로 형성되며, 인접한 제 2 금속배선들과 간격이 넓어지는 부분에서 상기 제 1 폭보다 좁은 제 2 폭으로 형성되는 반도체 메모리 소자의 금속배선 구조.
- 제 6 항에 있어서,상기 제 2 금속 배선의 폭은 1nm 내지 10nm 정도 좁아지는 반도체 메모리 소자의 금속배선 구조.
- 제 6 항에 있어서,상기 제 1 폭이 100nm인 반도체 메모리 소자의 금속배선 구조.
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