KR20080029641A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 하부전극을 위한 오픈부의 보잉 프로파일 및 바텀CD가 감소되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 희생층을 형성하는 단계, 상기 희생층 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 희생층에 탑파워와 바텀파워가 서로 다른 두단계의 식각공정을 실시하여 하부전극을 위한 오픈부를 형성하는 단계, 상기 오픈부 상에 도전층을 형성하여 하부전극을 형성하는 단계를 포함하고, 상기한 본 발명은 하부전극을 위한 오픈부의 보잉 프로파일 방지 및 바텀CD를 확보하여 캐패시터의 브릿지 방지 및 정전용량을 확보할 수 있는 효과가 있다.
보잉, 정전용량, 브릿지, 바텀CD

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터를 나타내는 TEM사진,
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 절연층
13 : 스토리지노드콘택플러그 14 : 식각방지막
15 : 희생층 16 : 하드마스크
17 : 감광막패턴 18A, 18B : 오픈부
19 : 하부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 캐패시터 폭이 좁아지고 있다. 즉, 반도체 소자의 하부전극 공정에서 하부전극을 위한 오픈부의 크기(Size)가 감소하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터를 나타내는 TEM사진이다.
도 1a를 참조하면, 오픈부의 중간부분에 보잉 프로파일로 인해 오픈부 사이의 희생층이 얇아진 것을 알 수 있다.
도 1b를 참조하면, 오픈부의 바텀CD가 오픈부의 폭에 비해 좁은 것을 알 수 있다.
위와 같이, 종래 기술은 오픈부의 크기가 감소하면서 식각을 위한 플라즈마의 간섭에 의해 보잉 프로파일(Bowing Profile)이 증가하여 후속 캐패시터 간의 브릿지(Bridge)가 유발될 가능성이 있다.
또한, 식각마진 부족으로 오픈부 바텀CD가 감소하여 캐패시터의 정전용량(Cs)이 감소하는 문제점이 있다.
그러나, 식각을 위한 플라즈마 간섭에 의해 형성되는 보잉 프로파일을 방지 하기 위해 식각을 덜 실시할 경우 오픈부의 바텀CD는 더 작아지고, 오픈부의 바텀CD를 확보하기 위해 식각을 강하게 진행할 경우 보잉 프로파일은 더 심해질 수 있기 때문에 두가지 문제점을 동시에 해결할 필요성이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극을 위한 오픈부의 보잉 프로파일 및 바텀CD가 감소되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 캐패시터 제조방법은 기판 상에 희생층을 형성하는 단계, 상기 희생층 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 희생층에 탑파워와 바텀파워가 서로 다른 두단계의 식각공정을 실시하여 하부전극을 위한 오픈부를 형성하는 단계, 상기 오픈부 상에 도전층을 형성하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 두단계의 식각공정은 상기 탑파워는 높게 바텀파워는 낮게 진행하는 제1식각, 상기 제1식각보다 탑파워는 낮게 바텀파워는 높게 진행하는 제2식각으로 진행되는 것을 특징으로 하고, 제1식각은 720Ｗ∼880Ｗ의 탑파워, 1080Ｗ∼1320Ｗ의 바텀파워로 실시하고, 제2식각은 630Ｗ∼770Ｗ의 탑파워, 1280Ｗ∼1520Ｗ의 바텀파워를 사용하여 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 절연층(12)을 형성한다. 여기서, 반도체 기판(11)은 소자분리막, 웰(Well) 및 게이트패턴의 소정공정이 완료된 기판이다. 또한, 절연층(12)은 각 층간의 층간절연막 역할을 하기 위한 것으로 단층 또는 다층으로 형성하고 예컨대 산화막으로 형성한다.
이어서, 절연층(12)을 관통하는 스토리지노드콘택플러그(13)를 형성한다. 여기서, 스토리지노드콘택플러그(13)는 절연층(12)을 선택적으로 식각하여 절연층(12)을 관통하는 콘택홀을 형성하고 콘택홀에 도전물질을 매립한 후 평탄화하여 혀성하되, 예컨대 도전물질은 폴리실리콘으로 형성할 수 있다.
이어서, 절연층(12)을 포함하는 결과물의 전면에 식각방지막(14)을 형성한다. 여기서, 식각방지막(14)은 후속 하부전극을 위한 오픈부 형성시 절연층(12) 및 스토리지노드콘택플러그(13)의 손상을 방지하기 위한 것으로, 절연층(12) 및 후속 희생층과 선택비가 다른 물질로 형성하되 예컨대 질화막으로 형성한다.
이어서, 식각방지막(14) 상에 희생층(15)을 형성한다. 여기서, 희생층(15)은 후속 하부전극을 위한 오픈부영역을 정의하기 위한 것으로 예컨대 산화막으로 형성 한다.
이어서, 희생층(15) 상에 하드마스크(16)를 형성한다. 여기서, 하드마스크(16)는 후속 희생층(15)을 식각하기 위한 식각배리어역할을 하기 위한 것으로 예컨대 폴리실리콘으로 형성한다.
이어서, 하드마스크(16) 상에 감광막패턴(17)을 형성한다. 여기서, 감광막패턴(17)은 하드마스크(16) 상에 감광막을 코팅한 후 노광 및 현상으로 하부전극을 위한 오픈부 예정지역을 정의하도록 패터닝하여 형성한다.
도 2b에 도시된 바와 같이, 감광막패턴(17)을 식각마스크로 하드마스크(16)를 식각하여 하드마스크패턴(16A)을 형성한다.
이어서, 감광막패턴(17)을 제거한다. 여기서, 감광막패턴(17)은 건식식각으로 제거하되 예컨대 산소스트립으로 제거한다.
이어서, 하드마스크패턴(16A)을 식각마스크로 희생층(15)을 제1식각하여 1차 오픈부(18A)를 형성한다. 여기서, 제1식각은 하드마스크패턴(16A)과 희생층(15) 간의 식각선택비를 높게하여 하드마스크패턴(16A)의 손실을 방지하면서 희생층(15)의 식각을 실시함으로써 하부전극을 위한 오픈부(18A)의 탑어택(Top Attack)방지 및 바텀CD를 확보할 수 있다.
즉, 제1식각은 CCP(Capacitively Coupled Plasma)소스를 사용하고 압력은 17mT∼23mT로 인가하고, 탑파워는 720Ｗ∼880Ｗ, 바텀파워는 1080Ｗ∼1320Ｗ로 인가하여 후속 제2식각보다 탑파워는 높게 바텀파워는 낮게 인가함으로써 식각을 실시하는 라디칼(radical) 또는 이온(Ion) 성분들이 많아 져서 바텀CD를 확보할만큼 식각이 진행된다.
그러나, 식각을 실시하는 라디칼 또는 이온 성분들이 많아지는 만큼 희생층(15)과의 충돌 또한 많아져서 1차 오픈부(18A)에 보잉(B, Bowing)이 발생할 수 있다.
또한, 제1식각은 C4F8과 C4F6의 혼합가스를 메인식각가스로 사용하여 실시하되 C4F8:C4F6을 7:11의 비율로 혼합하고 O2가스와 아르곤(Ar)가스를 첨가하여 실시하는데 O2가스를 14sccm∼18sccm의 유량으로 첨가하여 실시한다.
제1식각은 희생층(15)의 전체식각의 3/5정도를 식각하는데 예컨대 총 식각시간을 275초라고 할 경우 170초동안 실시한다. 따라서, 제1식각으로 발생하는 보잉(Bowing) 프로파일은 하부전극을 위한 오픈부를 한번의 식각공정으로 실시했을 때보다 작게 형성된다.
도 2c에 도시된 바와 같이, 1차 오픈부(18A) 바닥의 희생층(15)에 제2식각을 실시하여 하부전극을 위한 2차 오픈부(18B)를 형성한다.
여기서, 제2식각은 제1식각보다 탑파워는 낮게 바텀파워는 높게 실시하는데 이는 식각을 실시하는 라디칼 또는 이온들의 충돌은 줄이면서 직진성을 높여서 제1식각에서 확보된 바텀CD를 그대로 유지할 수 있다.
또한, 하드마스크패턴(16A)과의 식각선택비를 낮게하여 하드마스크패턴(16A) 및 제1식각시 발생한 보잉 프로파일(B) 윗부분의 희생층(15)도 일부식각함으로써 보잉 프로파일(B)을 슬로프 프로파일(Ｓ, Slope Profile)로 바꾼다.
이를 위해, 제2식각은 제1식각과 동일한 CCP소스를 사용하고 17mT∼23mT의 압력, 제1식각에 비해 낮은 630Ｗ∼770Ｗ의 탑파워, 제1식각에 비해 높은 1280Ｗ∼1520Ｗ의 바텀파워를 인가하여 실시한다.
또한, 제2식각은 메인식각가스로 C4F8, C4F6 및 CF4의 혼합가스를 사용하되 C4F8:C4F6:CF4를 14:14:15의 비율로 혼합하여 제1식각에 비해 카본(Ｃ) 대 불소(Ｆ)의 비를 낮춤으로써 폴리머의 발생을 줄이고 하드마스크패턴(16A)과의 식각선택비도 낮아져서 보잉프로파일을 슬로프 프로파일로 바꿀 수 있다.
그리고, 첨가가스로 O2와 아르곤(Ar)가스를 사용하는데 O2가스는 21sccm∼27sccm의 유량으로 제1식각보다 많이 사용하여 폴리머 발생의 감소효과를 더 좋게한다.
제2식각은 희생층(15)의 전체식각의 2/5정도를 식각하는데 예컨대 총 식각시간을 275초라고 할 경우 105초동안 실시한다.
위와 같이, 제1 및 제2식각을 실시하여 하부전극을 위한 오픈부(18B)의 보잉 프로파일을 제거하고 바텀파워를 확보함으로써 후속 캐패시터 형성시 브릿지(Bridge)를 방지 및 캐패시터의 정전용량(Cs)을 확보할 수 있다.
도 2d에 도시된 바와 같이, 하부전극을 위한 오픈부(18B)에 하부전극(19)을 형성한다. 여기서, 하부전극(19)은 하부전극을 위한 오픈부(18B)를 포함하는 결과물의 전면에 도전물질을 형성 한 후 분리(Isolation)하여 형성한다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 나타내는 TEM사진이다.
도 3을 참조하면, 도 1a 및 도 1b에 비하여 보잉 프로파일이 많이 감소한 것과 바텀CD가 증가한 것을 알 수 있는데 TEM사진에서 두께 및 폭의 차이를 살펴보면 도 1a에서 오픈부 사이의 희생층 두께는 470Å, 도 3에서는 510Å으로 본 발명이 40Å 더 두껍다. 또한, 도 1b에서 바텀CD는 850Å, 도 3에서 바텀CD는 920Å으로 본 발명이 70Å 더 넓다.
즉, 본 발명이 희생층의 두께는 40Å, 바텀CD는 70Å 더 넓게 형성되어 후속 캐패시터 형성시 브릿지 방지와 동시에 바텀CD를 확보하여 캐패시터의 정전용량(Cs)을 확보할 수 있는 장점이 있다.
상기한 본 발명은 탑파워와 바텀파워가 서로 다른 두단계의 식각공정 즉, 탑파워는 높게 바텀파워는 낮게 실시하여 바텀CD를 확보하는 제1식각과 상기 제1식각보다 탑파워는 낮게 바텀파워는 높게 실시하여 보잉 프로파일 방지 및 바텀CD를 확보시키는 제2식각을 진행함으로써 보잉 프로파일로 인해 후속 캐패시터의 브릿지가 형성되는 것을 방지함과 동시에 하부전극을 위한 오픈부의 바텀CD 확보로 캐패시터의 정전용량을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극을 위한 오픈부의 보잉 프로파일 방지 및 바텀CD를 확보하여 캐패시터의 브릿지 방지 및 정전용량을 확보할 수 있는 효과가 있다.

Claims (9)

  1. 기판 상에 희생층을 형성하는 단계;
    상기 희생층 상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 상기 희생층에 탑파워와 바텀파워가 서로 다른 두단계의 식각공정을 실시하여 하부전극을 위한 오픈부를 형성하는 단계; 및
    상기 오픈부 상에 도전층을 형성하여 하부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 두단계의 식각공정은,
    상기 탑파워는 높게 바텀파워는 낮게 진행하는 제1식각; 및
    상기 제1식각보다 탑파워는 낮게 바텀파워는 높게 진행하는 제2식각
    을 포함하는 반도체 소자의 캐패시터 제조방법.
  3. 제2항에 있어서,
    상기 제1식각은,
    720Ｗ∼880Ｗ의 탑파워, 1080Ｗ∼1320Ｗ의 바텀파워로 실시하는 것을 특징으 로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제3항에 있어서,
    상기 제1식각은,
    C4F8과 C4F6를 메인가스로 사용하고 C4F8:C4F6의 비율을 7:11로 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제4항에 있어서,
    상기 제1식각은,
    상기 메인가스에 O2가스와 아르곤가스를 첨가하여 실시하고 O2가스는 14sccm∼18sccm의 유량을 첨가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제2항에 있어서,
    상기 제2식각은,
    630Ｗ∼770Ｗ의 탑파워, 1280Ｗ∼1520Ｗ의 바텀파워를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제2식각은,
    C4F8, C4F6와 CF4를 메인가스로 사용하여 실시하고 C4F8:C4F6:CF4의 비율을 14:14:15로 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제2식각은,
    상기 메인가스에 O2가스와 아르곤가스를 첨가하고 산소가스는 21sccm∼27sccm의 유량을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 및 제2식각은,
    17mT∼23mT의 압력으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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