KR20080027116A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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KR20080027116A
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Abstract

플라즈마 디스플레이 패널로부터 어드레스 전극을 인출하는 복수의 방식에 사용할 수 있는 플라즈마 디스플레이 장치를 제공하는 것을 과제로 한다. 발광하는 표시 셀을 선택하기 위한 복수의 어드레스 전극을 갖는 플라즈마 디스플레이 패널과, 상기 복수의 어드레스 전극에 전압을 인가하기 위한 복수의 어드레스 데이터를 생성하여 출력하는 데이터 생성 회로(2001, 2002a, 2002b)와, 상기 복수의 어드레스 데이터를 출력하기 위한 복수의 출력 포트(AD_A∼AD_L)와, 상기 데이터 생성 회로에 의해 생성된 복수의 어드레스 데이터의 출력 및 상기 복수의 출력 포트의 접속을 절환하는 셀렉터(2003)를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치가 제공된다.
Figure P1020070036347
어드레스 전극, 어드레스 데이터, 출력 포트, 셀렉터, 어드레스 드라이버 모듈

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 도시하는 도면.
도 2는 플라즈마 디스플레이 패널의 구조예를 도시하는 분해 사시도.
도 3은 화상의 1프레임의 구성예를 도시하는 도면.
도 4는 리세트 기간, 어드레스 기간 및 서스테인 기간의 동작예를 도시하는 타이밍차트.
도 5는 제1 어드레스 전극 방식을 도시하는 도면.
도 6은 도 5의 인출부의 확대도.
도 7은 제2 어드레스 전극 방식을 도시하는 도면.
도 8은 도 7의 플라즈마 디스플레이 패널의 하단부의 인출부의 확대도.
도 9는 제3 어드레스 전극 방식을 도시하는 도면.
도 10은 도 9의 플라즈마 디스플레이 패널의 하단부의 인출부의 확대도.
도 11은 다른 제3 어드레스 전극 방식을 도시하는 도면.
도 12는 제1 어드레스 전극 방식의 제어 회로 및 어드레스 드라이버 모듈의 구성예를 도시하는 도면.
도 13은 제3 어드레스 전극 방식의 제어 회로 및 어드레스 드라이버 모듈의 구성예를 도시하는 도면.
도 14는 제2 어드레스 전극 방식의 제어 회로 및 어드레스 드라이버 모듈의 구성예를 도시하는 도면.
도 15는 제3 어드레스 전극 방식의 제어 회로 및 어드레스 드라이버 모듈의 구성예를 도시하는 도면.
도 16은 제2 어드레스 전극 방식의 제어 회로 및 어드레스 드라이버 모듈의 구성예를 도시하는 도면.
도 17은 도 15 및 도 16의 제어 회로의 구성예를 도시하는 도면.
도 18은 제3 어드레스 전극 방식에서 프레임 메모리 기입 회로가 프레임 메모리에 기입하는 서브 프레임 데이터를 도시하는 도면.
도 19는 제2 어드레스 전극 방식에서 프레임 메모리 기입 회로가 프레임 메모리에 기입하는 서브 프레임 데이터를 도시하는 도면.
도 20은 도 17의 어드레스 데이터 출력 제어 회로의 구성예를 도시하는 도면.
도 21은 도 20의 라인 셀렉터의 구성예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전면 글래스 기판
2 : 배면 글래스 기판
3 : 플라즈마 디스플레이 패널
4 : X 전극 구동 회로
5 : Y 전극 구동 회로
6u : 상측 어드레스 전극 구동 회로
6d : 하측 어드레스 전극 구동 회로
7, 2001 : 제어 회로
13, 16 : 유전체층
14 : 보호층
17 : 격벽
18∼20 : 형광체
1706 : 서브 프레임 데이터
2002a, 2002b : 시프트 레지스터
2003 : 라인 셀렉터
2011 : 어드레스 전극 방식 정보
[특허 문헌1] 일본 특개 2001-283736호 공보
[특허 문헌2] 일본 특개 2005-340131호 공보
본 발명은, 플라즈마 디스플레이 장치에 관한 것이다.
상기의 특허 문헌1에는, 글래스 기판 상에 형성되는 세로 방향의 표시 전극 을 접속 에리어마다 통합하고, 하변측에 인출부를 갖고 있는 평면 디스플레이 패널이 기재되어 있다.
또한, 상기의 특허 문헌2에는, 플라즈마 디스플레이 장치의 구성상, 방전 셀 수가 많은 패널 본체에서는, 패널 본체의 상하 단부의 양측에서 어드레스 전극의 단자 취출부와 어드레스 드라이버 회로의 구동 회로를 탑재한 프린트 배선판을 접속하는 것이 기재되어 있다.
플라즈마 디스플레이 패널의 고정세화에 수반하여 어드레스 전극 수가 증가하고 있다. 이에 의해, 어드레스 전극의 간격이 짧아지게 되어, 어드레스 전극의 쇼트 또는 단선에 의한 불량이 발생하기 쉬워지고 있다.
본 발명의 목적은, 플라즈마 디스플레이 패널로부터 어드레스 전극을 인출하는 복수의 방식에 사용할 수 있는 제어 회로를 갖는 플라즈마 디스플레이 장치를 제공하는 것이다.
본 발명의 플라즈마 디스플레이 장치는, 발광하는 표시 셀을 선택하기 위한 복수의 어드레스 전극을 갖는 플라즈마 디스플레이 패널과, 상기 복수의 어드레스 전극에 전압을 인가하기 위한 복수의 어드레스 데이터를 생성하여 출력하는 데이터 생성 회로와, 상기 복수의 어드레스 데이터를 출력하기 위한 복수의 출력 포트와, 상기 데이터 생성 회로에 의해 생성된 복수의 어드레스 데이터의 출력 및 상기 복수의 출력 포트의 접속을 절환하는 셀렉터를 갖는 것을 특징으로 한다.
또한, 본 발명의 플라즈마 디스플레이 장치는, 발광하는 표시 셀을 선택하기 위한 복수의 어드레스 전극을 갖는 플라즈마 디스플레이 패널과, 상기 복수의 어드레스 전극에 전압을 인가하기 위한 복수의 어드레스 데이터를 생성하여 출력하는 데이터 생성 회로와, 상기 복수의 어드레스 데이터를 출력하기 위한 복수의 출력 포트를 갖고, 상기 데이터 생성 회로는, 상기 플라즈마 디스플레이 패널로부터 어드레스 전극 구동 회로에 어드레스 전극을 인출하는 방식에 따라서, 1라인 상의 표시 데이터를 재배열하여 어드레스 데이터를 생성하는 것을 특징으로 한다.
<실시예>
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 도시하는 도면이다. 제어 회로(7)는, X 전극 구동 회로(4), Y 전극 구동 회로(5), 상측 어드레스 전극 구동 회로(6u) 및 하측 어드레스 전극 구동 회로(6d)를 제어한다. X 전극 구동 회로(4)는, 복수의 X 전극 X1, X2, …에 소정의 전압을 공급한다. 이하, X 전극 X1, X2, …의 각각을 또는 그들의 총칭을, X 전극 Xi라고 하고, i는 첨자를 의미한다. Y 전극 구동 회로(5)는, 복수의 Y(스캔) 전극 Y1, Y2, …에 소정의 전압을 공급한다. 이하, Y 전극 Y1, Y2, …의 각각을 또는 그들의 총칭을, Y 전극 Yi라고 하고, i는 첨자를 의미한다. 상측 어드레스 전극 구동 회로(6u)는, 플라즈마 디스플레이 패널(3)의 상측으로부터 홀수번째의 어드레스 전극 A1, A3, A5, …에 소정의 전압을 공급한다. 하측 어드레스 전극 구동 회로(6d)는, 플라즈마 디스플레이 패널(3)의 하측으로부터 짝수번째의 어드레스 전극 A2, A4, A6, …에 소정의 전압을 공급한다. 이하, 어드레스 전극 A1, A2, A3, …의 각각을 또는 그들의 총칭을, 어드레스 전극 Aj라고 하고, j는 첨자를 의미한다.
플라즈마 디스플레이 패널(3)에서는，Y 전극 Yi 및 X 전극 Xi가 수평 방향으로 병렬로 연장되는 행을 형성하고, 어드레스 전극 Aj가 수직 방향으로 연장되는 열을 형성한다. Y 전극 Yi 및 X 전극 Xi는, 수직 방향으로 교대로 배치된다. Y 전극 Yi 및 어드레스 전극 Aj는, i행 j열의 2차원 행렬을 형성한다. 표시 셀 Cij는, Y 전극 Yi 및 어드레스 전극 Aj의 교점 및 그것에 대응하여 인접하는 X 전극 Xi에 의해 형성된다. 이 표시 셀 Cij가 화소에 대응하여, 플라즈마 디스플레이 패널(3)은 2차원 화상을 표시할 수 있다.
도 2는 플라즈마 디스플레이 패널(3)의 구조예를 도시하는 분해 사시도이다. X 전극 Xi 및 Y 전극 Yi는, 전면 글래스 기판(1) 상에 형성되어 있다. 그 상에는, 방전 공간에 대하여 절연하기 위한 유전체층(13)이 피착되어 있다. 또한 그 상에는, MgO(산화마그네슘) 보호층(14)이 피착되어 있다. 한편, 어드레스 전극 Aj는, 전면 글래스 기판(1)과 대향하여 배치된 배면 글래스 기판(2) 상에 형성된다. 그 상에는, 유전체층(16)이 피착된다. 또한 그 상에는, 형광체(18∼20)가 피착되어 있다. 격벽(17)의 내면에는, 적, 청, 녹색의 형광체(18∼20)가 스트라이프 형상으로 각 색마다 배열되어, 발라져 있다. X 전극 Xi 및 Y 전극 Yi 사이의 방전에 의해 형광체(18∼20)를 여기하여 각 색이 발광한다. 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이의 방전 공간에는, Ne+Xe 페닝 가스 등이 봉입되어 있다.
도 3은 화상의 1프레임 FR의 구성예를 도시하는 도면이다. 화상은, 예를 들면 60프레임/초로 형성된다. 1프레임 FR은, 제1 서브 프레임 SF1, 제2 서브 프레 임 SF2, …, 제n 서브 프레임 SFn에 의해 형성된다. 이 n은, 예를 들면 10이며, 계조 비트수에 상당한다. 서브 프레임 SF1, SF2 등의 각각을 또는 그들의 총칭을, 이하, 서브 프레임 SF라고 한다. 각 서브 프레임 SF는, 리세트 기간 Tr, 어드레스 기간 Ta 및 서스테인(유지 방전) 기간 Ts에 의해 구성된다.
도 4는 리세트 기간 Tr, 어드레스 기간 Ta 및 서스테인 기간 Ts의 동작예를 도시하는 타이밍차트이다. 리세트 기간 Tr에서는，X 전극 Xi 및 Y 전극 Yi에 소정의 전압을 인가하여, 표시 셀 Cij의 초기화를 행한다.
어드레스 기간 Ta에서는，Y 전극 Y1, Y2, …에 대하여 스캔 펄스를 순차적으로 스캔하여 인가하고, 그 스캔 펄스에 대응하여 어드레스 펄스를 어드레스 전극 Aj에 인가함으로써 표시 화소를 선택한다. Y 전극 Yi의 스캔 펄스에 대응하여 어드레스 전극 Aj의 어드레스 펄스가 생성되면, 그 Y 전극 Yi 및 X 전극 Xi의 표시 셀이 선택된다. Y 전극 Yi의 스캔 펄스에 대응하여 어드레스 전극 Aj의 어드레스 펄스가 생성되지 않으면, 그 Y 전극 Yi 및 X 전극 Xi의 표시 셀이 선택되지 않는다. 스캔 펄스에 대응하여 어드레스 펄스가 생성되면, 어드레스 전극 Aj 및 Y 전극 Yi 사이의 어드레스 방전이 발생하고, 그것을 불씨로 하여 X 전극 Xi 및 Y 전극 Yi 사이에서 방전이 발생하여, X 전극 Xi에 음전하가 축적되고, Y 전극 Yi에 양전하가 축적된다.
서스테인 기간 Ts에서는，X 전극 Xi 및 Y 전극 Yi 사이에 상호 역상의 서스테인 펄스가 인가되어, 선택된 표시 셀의 X 전극 Xi 및 Y 전극 Yi 사이에서 서스테인 방전을 행하여, 발광을 행한다. 각 SF에서는，X 전극 Xi 및 Y 전극 Yi 사이의 서스테인 펄스에 의한 발광 횟수(서스테인 기간 Ts의 길이)가 서로 다르다. 이에 의해, 계조값을 결정할 수 있다.
도 5는 제1 어드레스 전극 방식을 도시하는 도면이다. 제1 어드레스 전극 방식은, 플라즈마 디스플레이 패널(3)의 하측으로부터 어드레스 전극 Aj를 인출하는 방식이다. 이 경우, 도 1에서, 하측 어드레스 전극 구동 회로(6d)가 모든 어드레스 전극 A1, A2, A3, …에 전압을 공급하고, 상측 어드레스 전극 구동 회로(6u)가 삭제된다. 플라즈마 디스플레이 패널(3)의 하단부에서는, 복수의 어드레스 전극 Aj의 인출부(501)가 15개 설치된다. 15개의 인출부(501)는, 15개의 어드레스 드라이버 모듈 D1∼D15에 접속된다. 1개의 인출부(501)에는, 1개의 어드레스 드라이버 모듈이 접속된다. 어드레스 드라이버 모듈 D1∼D15는, 도 1의 하측 어드레스 전극 구동 회로(6d)에 대응한다.
도 6은 도 5의 인출부(501)의 확대도이다. 인출부(501)는 어드레스 드라이버 모듈 D1 등에 접속되기 때문에, 인출부(501)에서의 어드레스 전극 Aj의 간격은 플라즈마 디스플레이 패널(3)에서의 어드레스 전극 Aj의 간격보다도 짧다.
최근, 플라즈마 디스플레이 장치는, 고정세화가 진행되고 있다. 그 결과, 플라즈마 디스플레이 패널(3)의 어드레스 전극 Aj의 간격이 짧아져 가고 있다. 고정세화에 의해 어드레스 전극 Aj의 간격이 짧아지면, 인출부(501)에서 어드레스 전극 Aj의 쇼트 또는 단선이 발생하기 쉬워진다. 따라서, 도 1에 도시한 바와 같이, 상측 어드레스 전극 구동 회로(6u)가 홀수번째의 어드레스 전극 A1, A3, A5, …에 전압을 공급하고, 하측 어드레스 전극 구동 회로(6d)가 짝수번째의 어드레스 전극 A2, A4, A6, …에 전압을 공급한다.
도 7은 제2 어드레스 전극 방식을 도시하는 도면이다. 제2 어드레스 전극 방식은, 도 1의 플라즈마 디스플레이 패널(3)에 대응하고, 플라즈마 디스플레이 패널(3)의 상측 및 하측으로부터 어드레스 전극 Aj를 인출하는 방식이다.
플라즈마 디스플레이 패널(3)의 하단부에서는, 짝수번째의 어드레스 전극 A2, A4, A6, …의 인출부(701)가 8개 설치된다. 그 8개의 인출부(701)는, 어드레스 드라이버 모듈 D1∼D8에 접속된다. 1개의 인출부(701)에는, 1개의 어드레스 드라이버 모듈이 접속된다. 어드레스 드라이버 모듈 D1∼D8은, 도 1의 하측 어드레스 전극 구동 회로(6d)에 대응한다.
플라즈마 디스플레이 패널(3)의 상단부에서는, 홀수번째의 어드레스 전극 A1, A3, A5, …의 인출부(701)가 8개 설치된다. 그 8개의 인출부(701)는, 어드레스 드라이버 모듈 U1∼U8에 접속된다. 1개의 인출부(701)에는, 1개의 어드레스 드라이버 모듈이 접속된다. 어드레스 드라이버 모듈 U1∼U8은, 도 1의 상측 어드레스 전극 구동 회로(6u)에 대응한다.
도 8은 도 7의 플라즈마 디스플레이 패널(3)의 하단부의 인출부(701)의 확대도이다. 하단부의 인출부(701)는 짝수번째의 어드레스 전극 A2, A4, A6, …에만 접속되므로, 그 인출부(701)에서의 어드레스 전극 A2, A4, A6, …의 간격을 비교적 길게 할 수 있다. 이에 의해, 플라즈마 디스플레이 장치를 고정세화한 경우에, 인출부(701)에서의 어드레스 전극 A2, A4, A6, …의 쇼트 또는 단선을 방지할 수 있다.
그러나, 플라즈마 디스플레이 패널(3)에서의 어드레스 전극 Aj의 간격이 인출부(701)에서의 어드레스 전극 Aj의 간격에 비해 넓기 때문에, 어드레스 전극 Aj의 간격이 변화되는 굴곡부에서 쇼트 또는 단선할 가능성이 있다. 그것을 해소하기 위한 방식이 제3 어드레스 전극 방식이다.
도 9는 제3 어드레스 전극 방식을 도시하는 도면이다. 제3 어드레스 전극 방식은, 제2 어드레스 전극 방식과 마찬가지로, 플라즈마 디스플레이 패널(3)의 상측 및 하측으로부터 어드레스 전극 Aj를 인출하는 방식이다.
플라즈마 디스플레이 패널(3)의 하단부에서는, 예를 들면 4개의 어드레스 전극 Aj가 1조로 된 인출부(901)가 8개 설치된다. 그 8개의 인출부(901)는, 어드레스 드라이버 모듈 D1∼D8에 접속된다. 1개의 인출부(901)에는, 1개의 어드레스 드라이버 모듈이 접속된다. 예를 들면, 어드레스 드라이버 모듈 D1에는 4개의 어드레스 전극 A1∼A4가 접속되고, 어드레스 드라이버 모듈 D2에는 4개의 어드레스 전극 A9∼A12가 접속된다. 어드레스 드라이버 모듈 D1∼D8은, 도 1의 하측 어드레스 전극 구동 회로(6d)에 대응한다.
플라즈마 디스플레이 패널(3)의 상단부에서도, 예를 들면 4개의 어드레스 전극 Aj가 1조로 된 인출부(901)가 7개 설치된다. 그 7개의 인출부(901)는, 어드레스 드라이버 모듈 U1∼U7에 접속된다. 1개의 인출부(901)에는, 1개의 어드레스 드라이버 모듈이 접속된다. 예를 들면, 어드레스 드라이버 모듈 U1에는 4개의 어드레스 전극 A5∼A8이 접속되고, 어드레스 드라이버 모듈 U2에는 4개의 어드레스 전극 A13∼A16이 접속된다. 어드레스 드라이버 모듈 U1∼U7은, 도 1의 상측 어드레 스 전극 구동 회로(6u)에 대응한다.
하측의 어드레스 드라이버 모듈 D1∼D8 및 상측의 어드레스 드라이버 모듈 U1∼U7은, 어드레스 전극 Aj의 순번에 따라서, 교대로 배치된다. 즉, 이 제3 어드레스 전극 방식은, 어드레스 전극 Aj의 순번에 따라서, 플라즈마 디스플레이 패널(3)의 상부와 하부에서 교대로 어드레스 드라이버 모듈 U1, D1 등에 어드레스 전극 Aj를 인출하는 방식이다.
또한, 도 9에서는, 도면의 설명을 간단화하기 위해, 1개의 인출부(901)가 4개의 어드레스 전극 Aj의 조인 경우를 예로 들어 설명하였지만, 본원 발명은 이에 한하는 것은 아니다. 실제로는, 1개의 인출부(901)는 384개나 256개 등이며, 개수는 어드레스 드라이버 모듈의 사양에 따라 다르다. 또한, 제2 어드레스 전극 방식(도 7)의 경우도 마찬가지이다.
풀 스펙 HD(High Definition) 규격의 플라즈마 디스플레이 장치는, 1920×1080 화소의 해상도를 갖는다. 수평 화소수는 1920이다. 1화소는, 적, 녹 및 청의 3색을 가지므로, 플라즈마 디스플레이 패널(3)은 전부해서 1920×3=5760개의 어드레스 전극 Aj를 갖는다. 1개의 어드레스 드라이버 모듈이 384개의 어드레스 전극 Aj를 구동하는 경우에서，5760개의 어드레스 전극 Aj를 구동하는 경우, 15개의 어드레스 드라이버 모듈을 이용함으로써, 낭비가 없는 어드레스 드라이버 모듈을 배치할 수 있다.
도 10은 도 9의 플라즈마 디스플레이 패널(3)의 하단부의 인출부(901)의 확대도이다. 하단부의 인출부(901)는 연속하는 예를 들면 384개의 어드레스 전극 Aj 에 접속되며, 또한 어드레스 전극 Aj는 상측의 어드레스 드라이버 모듈 U1 등 및 하측의 어드레스 드라이버 모듈 D1 등에 인출되므로, 플라즈마 디스플레이 패널(3)에서의 어드레스 전극 Aj의 간격과 인출부(901)에서의 어드레스 전극 Aj의 간격의 차를 작게 할 수 있는다. 그 결과, 어드레스 전극 Aj의 굴곡을 작게 할 수 있어, 어드레스 전극 Aj의 쇼트 또는 단선을 방지할 수 있다.
도 11은 다른 제3 어드레스 전극 방식을 도시하는 도면으로, 도 9에 대하여 어드레스 전극 Aj를 어드레스 드라이버 모듈에 인출하는 순번이 다르다.
플라즈마 디스플레이 패널(3)의 하단부에서는，어드레스 드라이버 모듈 D1은 예를 들면 4개의 어드레스 전극 A1∼A4에 접속되고, 어드레스 드라이버 모듈 D2는 예를 들면 4개의 어드레스 전극 A9∼A12에 접속되며, 어드레스 드라이버 모듈 D3은 예를 들면 4개의 어드레스 전극 A13∼A16에 접속된다.
플라즈마 디스플레이 패널(3)의 상단부에서는，어드레스 드라이버 모듈 U1은 예를 들면 4개의 어드레스 전극 A5∼A8에 접속되고, 어드레스 드라이버 모듈 U2는 예를 들면 4개의 어드레스 전극 A17∼A20에 접속된다.
또한, 상기와 마찬가지로, 각 어드레스 드라이버 모듈이 4개의 어드레스 전극 Aj에 접속되는 경우를 예로 들어 설명하였지만, 실제로는 각 어드레스 드라이버 모듈은 384개의 어드레스 전극 Aj에 접속된다.
이상과 같이, 제2 및 제3 어드레스 전극 방식에서，어드레스 드라이버 모듈 U1, D1 등은, 플라즈마 디스플레이 패널(3)의 상부 및 하부에서 각각 복수의 어드레스 전극 Aj의 복수의 조에 대응하여 복수 설치된다.
도 7의 제2 어드레스 전극 방식은, 플라즈마 디스플레이 패널(3) 내에서 불연속의 어드레스 전극 Aj가 각 어드레스 드라이버 모듈 U1, D1 등에 인출된다. 구체적으로는, 제2 어드레스 전극 방식은, 플라즈마 디스플레이 패널(3)의 상부 및 하부에서 각각 1개 걸러 어드레스 전극 Aj를 인출하는 방식이다.
도 9 및 도 11의 제3 어드레스 전극 방식은, 플라즈마 디스플레이 패널(3) 내에서 연속한 어드레스 전극 Aj가 각 어드레스 드라이버 모듈 U1, D1 등에 인출되는 방식이다.
도 9의 제3 어드레스 전극 방식은, 어드레스 전극 Aj의 순번에 따라서, 플라즈마 디스플레이 패널(3)의 상부와 하부에서 교대로 어드레스 드라이버 모듈 U1, D1 등에 어드레스 전극 Aj를 인출하는 방식이다.
도 11의 제3 어드레스 전극 방식은, 플라즈마 디스플레이 패널(3)의 상부 또는 하부에서 연속하는 어드레스 전극 Aj를 복수의 어드레스 드라이버 모듈 U1, D1 등에 인출하는 방식이다.
이하, 도 5의 어드레스 전극 방식을 제1 어드레스 전극 방식, 도 7의 어드레스 전극 방식을 제2 어드레스 전극 방식, 도 9의 어드레스 전극 방식을 제3 어드레스 전극 방식으로서 설명하지만, 제3 어드레스 전극 방식은 도 11의 어드레스 방식으로서 적용하는 것도 가능하다.
도 12는 제1 어드레스 전극 방식(도 5)의 제어 회로(7a, 7b) 및 어드레스 드라이버 모듈 ADM의 구성예를 도시하는 도면이다. 2개의 제어 회로(7a 및 7b)는, 도 1의 제어 회로(7)에 대응하는 2개의 LSI로 구성되며, 제어 회로 기판(1200) 상 에 설치된다. 어드레스 드라이버 모듈 ADM은, 하측의 어드레스 드라이버 모듈 D1∼D15를 갖는다.
제어 회로(7a)는, 각각 6비트의 어드레스 데이터 출력 포트 AD_A, AD_B, AD_C, AD_D, AD_E, AD_F, AD_G, AD_H를 갖고, 어드레스 버스 BUS를 통하여, 어드레스 드라이버 모듈 D1∼D8에 접속된다. 8개의 어드레스 데이터 출력 포트 AD_A∼AD_H는, 각각 8개의 어드레스 드라이버 모듈 D1∼D8에 접속된다.
마찬가지로, 제어 회로(7b)는, 각각 6비트의 어드레스 데이터 출력 포트 AD_A, AD_B, AD_C, AD_D, AD_E, AD_F, AD_G, AD_H를 갖고, 어드레스 버스 BUS를 통해서, 어드레스 드라이버 모듈 D9∼D15에 접속된다. 8개의 어드레스 데이터 출력 포트 AD_A∼AD_H는, 각각 8개의 어드레스 드라이버 모듈 D9∼D15에 접속된다.
예를 들면, 1개의 어드레스 드라이버 모듈 D1은, 제어 회로(7a)의 출력 포트 AD_A로부터 6비트의 어드레스 데이터를 384/6=64회 입력하고, 시프트 레지스터를 이용하여 386개의 어드레스 전극 Aj의 어드레스 데이터를 보유하고, 384개의 어드레스 전극 Aj에 전압을 인가한다. 예를 들면, 도 4의 어드레스 기간 Ta에서, 어드레스 데이터에 따라서, 어드레스 전극 Aj에 어드레스 펄스가 인가된다. 발광하는 표시 셀을 선택할 때에는 어드레스 전극 Aj에 어드레스 펄스를 인가하고, 선택하지 않을 때에는 어드레스 전극 Aj에 어드레스 펄스를 인가하지 않는다. 어드레스 드라이버 모듈 D2∼D15도, 어드레스 드라이버 모듈 D1과 마찬가지이다.
도 13은 제3 어드레스 전극 방식(도 9)의 제어 회로(7a, 7b) 및 어드레스 드라이버 모듈 ADMu, ADMd의 구성예를 도시하는 도면이다. 이하, 도 13이 도 12와 다른 점을 설명한다. 상측의 어드레스 드라이버 모듈 ADMu는, 상측의 어드레스 드라이버 모듈 U1∼U7을 갖는다. 하측의 어드레스 드라이버 모듈 ADMd는, 하측의 어드레스 드라이버 모듈 D1∼D8을 갖는다.
제어 회로(7a)는, 상측의 어드레스 버스 BUSu를 통해서 상측의 어드레스 드라이버 모듈 U1∼U4에 접속되고, 하측의 어드레스 버스 BUSd를 통해서 하측의 어드레스 드라이버 모듈 D1∼D4에 접속된다. 제어 회로(7b)는, 상측의 어드레스 버스 BUSu를 통해서 상측의 어드레스 드라이버 모듈 U5∼U7에 접속되고, 하측의 어드레스 버스 BUSd를 통해서 하측의 어드레스 드라이버 모듈 D5∼D8에 접속된다.
제1 어드레스 전극 방식(도 5)은 모든 어드레스 전극 Aj를 하측의 어드레스 드라이버 모듈 D1∼D15에 접속하는 것에 대해서, 제3 어드레스 전극 방식(도 9)은 어드레스 전극 Aj를 하측의 어드레스 드라이버 모듈 D1∼D8 및 상측의 어드레스 드라이버 모듈 U1∼U7에 교대로 접속한다.
따라서, 제어 회로(7a 및 7b)는, 어드레스 데이터 출력 포트 AD_A∼AD_H를 하측의 어드레스 드라이버 모듈 D1∼D8 및 상측의 어드레스 드라이버 모듈 U1∼U7에 교대로 접속하면 된다. 도 12 및 도 13에서는, 모두 어드레스 드라이버 모듈의 수는 15개로, 동일하다. 또한, 도 12 및 도 13에서는, 제어 회로(7a 및 7b)는 동일한 어드레스 데이터를 출력한다.
도 13의 제어 회로(7a)에서는, 출력 포트 AD_A가 하측의 어드레스 드라이버 모듈 D1에 접속되고, 출력 포트 AD_B가 상측의 어드레스 드라이버 모듈 U1에 접속되며, 출력 포트 AD_C가 하측의 어드레스 드라이버 모듈 D2에 접속되고, 출력 포트 AD_D가 상측의 어드레스 드라이버 모듈 U2에 접속되며, 출력 포트 AD_E가 하측의 어드레스 드라이버 모듈 D3에 접속되고, 출력 포트 AD_F가 상측의 어드레스 드라이버 모듈 U3에 접속되며, 출력 포트 AD_G가 하측의 어드레스 드라이버 모듈 D4에 접속되고, 출력 포트 AD_H가 상측의 어드레스 드라이버 모듈 U4에 접속된다.
제어 회로(7b)에서는, 출력 포트 AD_A가 하측의 어드레스 드라이버 모듈 D5에 접속되고, 출력 포트 AD_B가 상측의 어드레스 드라이버 모듈 U5에 접속되며, 출력 포트 AD_C가 하측의 어드레스 드라이버 모듈 D6에 접속되고, 출력 포트 AD_D가 상측의 어드레스 드라이버 모듈 U6에 접속되며, 출력 포트 AD_E가 하측의 어드레스 드라이버 모듈 D7에 접속되고, 출력 포트 AD_F가 상측의 어드레스 드라이버 모듈 U7에 접속되며, 출력 포트 AD_G가 하측의 어드레스 드라이버 모듈 D8에 접속된다.
도 14는 제2 어드레스 전극 방식(도 7)의 제어 회로(7a, 7b) 및 어드레스 드라이버 모듈 ADMu, ADMd의 구성예를 도시하는 도면이다. 이하, 도 14가 도 13과 다른 점을 설명한다. 도 13에서는 7개의 상측 어드레스 드라이버 모듈 U1∼U7을 갖고 있었지만, 도 14에서는，8개의 상측 어드레스 드라이버 모듈 U1∼U8을 갖는다. 그 이유는 후술한다.
제어 회로(7a)에서는, 출력 포트 AD_A가 하측의 어드레스 드라이버 모듈 D1에 접속되고, 출력 포트 AD_B가 하측의 어드레스 드라이버 모듈 D2에 접속되며, 출력 포트 AD_C가 하측의 어드레스 드라이버 모듈 D3에 접속되고, 출력 포트 AD_D가 하측의 어드레스 드라이버 모듈 D4에 접속되며, 출력 포트 AD_E가 상측의 어드레스 드라이버 모듈 U1에 접속되고, 출력 포트 AD_F가 상측의 어드레스 드라이버 모듈 U2에 접속되며, 출력 포트 AD_G가 상측의 어드레스 드라이버 모듈 U3에 접속되고, 출력 포트 AD_H가 상측의 어드레스 드라이버 모듈 U4에 접속된다.
제어 회로(7b)에서는, 출력 포트 AD_A가 하측의 어드레스 드라이버 모듈 D5에 접속되고, 출력 포트 AD_B가 하측의 어드레스 드라이버 모듈 D6에 접속되며, 출력 포트 AD_C가 하측의 어드레스 드라이버 모듈 D7에 접속되고, 출력 포트 AD_D가 하측의 어드레스 드라이버 모듈 D8에 접속되며, 출력 포트 AD_E가 상측의 어드레스 드라이버 모듈 U5에 접속되고, 출력 포트 AD_F가 상측의 어드레스 드라이버 모듈 U6에 접속되며, 출력 포트 AD_G가 상측의 어드레스 드라이버 모듈 U7에 접속되고, 출력 포트 AD_H가 상측의 어드레스 드라이버 모듈 U8에 접속된다.
제2 어드레스 전극 방식(도 7)과 제3 어드레스 전극 방식(도 9)에서는，어드레스 드라이버 모듈과 어드레스 전극 Aj의 대응 관계가 서로 다르다. 그 때문에, 도 14의 제어 회로(7a 및 7b)에서는，1라인 상의 표시 데이터를 재배열하여 어드레스 데이터를 생성하고, 출력 포트 AD_A∼AD_H로부터 출력한다. 즉, 도 13과 도 14에서는, 제어 회로(7a 및 7b)가 출력하는 어드레스 데이터가 서로 다르다. 그 상세 내용은, 후술한다.
다음으로, 도 12 및 도 13에서는 15개의 어드레스 드라이버 모듈 D1∼D8, U1∼U7을 설치하고, 도 14에서는 16개의 어드레스 드라이버 모듈 D1∼D8, U1∼U8을 설치하는 이유를 설명한다.
우선, 도 12 및 도 13의 어드레스 드라이버 모듈의 수가 15개인 이유를 설명한다. 상기한 바와 같이, 풀 스펙 HD 규격의 플라즈마 디스플레이 장치는, 수평 화소 수가 1920이다. 1화소는, 적, 녹 및 청의 3색을 가지므로, 플라즈마 디스플레이 패널(3)은 전부해서 1920×3=5760개의 어드레스 전극 Aj를 갖는다. 1개의 어드레스 드라이버 모듈은 384개의 어드레스 전극 Aj에 전압을 공급하므로, 5760개의 어드레스 전극 Aj를 구동하는 경우, 5760/384=15개의 어드레스 드라이버 모듈이 필요하다. 15개의 어드레스 드라이버 모듈을 이용하면, 정확히, 5760개의 어드레스 전극 Aj를 구동할 수 있다.
다음으로, 도 14의 어드레스 드라이버 모듈의 수가 16개인 이유를 설명한다. 제2 어드레스 전극 방식(도 7)은, 어드레스 전극 Aj의 순번에 따라서, 어드레스 전극 Aj가 상측 어드레스 드라이버 모듈 ADMu 및 하측 어드레스 드라이버 모듈 ADMd에 교대로 접속된다. 그 때문에，2개의 어드레스 드라이버 모듈 U1 및 D1에 대응하는 어드레스 전극 수(384×2=768개)가 1단위로 된다. 상기한 바와 같이 플라즈마 디스플레이 패널(3)은 전부해서 5760개의 어드레스 전극 Aj를 가지지만, 5760/768=7.5로, 나누어 떨어지지 않는다. 그 때문에, 어드레스 드라이버 모듈의 수는 15개로는 충분하지 않아, 16개 필요로 된다. 이것은 코스트 증가로 이어진다.
제3 어드레스 전극 방식은, 제2 어드레스 전극 방식에 비해, 어드레스 드라이버 모듈의 수를 적게 할 수 있어, 코스트를 저감할 수 있다.
플라즈마 디스플레이 장치의 고정세화에 수반하여, 제2 어드레스 전극 방식(도 7) 및 제3 어드레스 전극 방식(도 9)의 양방을 제조하는 것이 생각된다. 도 14의 제2 어드레스 전극 방식의 제어 회로 기판(1200)의 배선과 도 13의 제3 어드 레스 전극 방식의 제어 회로 기판(1200)의 배선은 서로 다른 것이기 때문에, 각각의 제어 회로 기판(1200)을 따로따로 패턴 설계해야만 한다. 그 결과, 개발비, 구입비 및 관리비 등의 코스트가 증가한다.
본 실시예에서는, 제2 어드레스 전극 방식(도 7) 및 제3 어드레스 전극 방식(도 9)의 양방에 공용 가능한 제어 회로 기판(1200) 및 제어 회로(7a, 7b)를 제공한다. 이하, 공용 가능한 제어 회로 기판(1200) 및 제어 회로(7a, 7b)를 설명한다.
도 15는, 도 13에 대응하여, 제3 어드레스 전극 방식(도 9)의 제어 회로(7a, 7b) 및 어드레스 드라이버 모듈 ADMu, ADMd의 구성예를 도시하는 도면이다. 도 16은, 도 14에 대응하여, 제2 어드레스 전극 방식(도 7)의 제어 회로(7a, 7b) 및 어드레스 드라이버 모듈 ADMu, ADMd의 구성예를 도시하는 도면이다. 이하, 도 15 및 도 16이 도 13 및 도 14와 다른 점을 설명한다.
도 15 및 도 16에서는, 제어 회로 기판(1200)(배선을 포함함) 및 제어 회로(7a 및 7b)가 동일하다. 제어 회로(7a 및 7b)는, 12개의 6비트 어드레스 데이터 출력 포트 AD_A∼AD_L을 갖는다. 제어 회로(7a 및 7b)에서, 출력 포트 AD_A∼AD_D는 하측의 어드레스 드라이버 모듈 ADMd를 향하여 배선이 접속되고, 출력 포트 AD_G∼AD_J는 상측의 어드레스 드라이버 모듈 ADMu를 향하여 배선이 접속된다.
제어 회로(7a)에서, 출력 포트 AD_A∼AD_D는 각각 하측 어드레스 드라이버 모듈 D1∼D4에 접속되고, 출력 포트 AD_G∼AD_J는 각각 상측 어드레스 드라이버 모듈 U1∼U4에 접속된다. 또한, 제어 회로(7b)에서, 출력 포트 AD_A∼AD_D는 각각 하측 어드레스 드라이버 모듈 D5∼D8에 접속되고, 출력 포트 AD_G∼AD_I는 각각 상측 어드레스 드라이버 모듈 U5∼U7에 접속된다.
다음으로, 제2 어드레스 전극 방식(도 16)과 제3 어드레스 전극 방식(도 15)의 차이를 설명한다. 도 16의 제2 어드레스 전극 방식에서는, 제어 회로(7b)의 출력 포트 AD_J에 상측 어드레스 드라이버 모듈 U8이 접속된다. 이에 대하여, 도 15의 제3 어드레스 전극 방식에서는, 제어 회로(7b)의 출력 포트 AD_J에는 어드레스 드라이버 모듈이 접속되지 않는다. 이것은, 도 16의 제2 어드레스 전극 방식에서는 16개의 어드레스 드라이버 모듈 D1∼D8, U1∼U8을 필요로 하고, 도 15의 제3 어드레스 전극 방식에서는 15개의 어드레스 드라이버 모듈 D1∼D8, U1∼U7을 필요로 하기 때문이다.
도 17은 도 15 및 도 16의 제어 회로(7a, 7b)의 구성예를 도시하는 도면이다. 서브 프레임 데이터 시간축 변환 처리부(1701)는, 도 3의 각 서브 프레임 SF의 점등 패턴을 나타내는 서브 프레임 데이터를 입력받아, 시간축 변환 처리를 행한다. 서브 프레임 데이터는, 화상 처리 회로에 의해 생성된다. 프레임 메모리 기입 회로(1702)는, 서브 프레임 데이터 시간축 변환 처리부(1701)가 출력하는 서브 프레임 데이터를 프레임 메모리(1703)에 기입한다. 기입 방법은, 제2 어드레스 전극 방식(도 7)과 제3 어드레스 전극 방식(도 9)에서 서로 다르다. 그 상세 내용은, 후에 도 18 및 도 19를 참조하면서 설명한다. 프레임 메모리 판독 회로(1704)는, 프레임 메모리(1703)로부터 서브 프레임 데이터를 판독한다. 어드레스 데이터 출력 제어 회로(1705)는, 프레임 메모리 판독 회로(1704)가 판독한 서브 프레임 데 이터(1706)를 입력받고, 12개의 6비트 어드레스 데이터 출력 포트 AD_A∼AD_L에 어드레스 데이터를 출력한다. 또한, 어드레스 데이터 출력 제어 회로(1705)는, 신호ADCK 및 ADLAT를 출력한다. 어드레스 데이터 출력 제어 회로(1705)의 상세 내용은, 후에 도 20을 참조하면서 설명한다.
도 20은 도 17의 어드레스 데이터 출력 제어 회로(1705)의 구성예를 도시하는 도면이다. 제어 회로(2001)는, 서브 프레임 데이터(1706) 및 어드레스 전극 방식 정보(2011)를 입력받는다. 서브 프레임 데이터(1706)는, 도 17의 프레임 메모리 판독 회로(1704)에 의해 판독된 서브 프레임 데이터이다. 어드레스 전극 방식 정보(2011)는, 제2 어드레스 전극 방식(도 7) 또는 제3 어드레스 전극 방식(도 9)을 나타내는 정보이다.
제어 회로(2001)의 단자 DO는, 시프트 레지스터(2002a 및 2002b)의 단자 DI에 데이터를 출력한다. 제어 회로(2001)의 단자 SFT_EN_A 및 SFT_EN_B는, 각각 인에이블 신호를 시프트 레지스터(2002a 및 2002b)의 단자 SFT_EN에 출력한다. 제어 회로(2001)의 단자 SEL은, 셀렉트 신호를 라인 셀렉터(2003)에 출력한다.
시프트 레지스터(2002a)는, 단자 SFT_EN에 입력되는 인에이블 신호에 따라서, 단자 DI에 입력되는 데이터를 시프트 및 래치하고, 6개의 6비트 어드레스 데이터 출력 단자 ADA∼ADF로부터 어드레스 데이터를 출력한다.
시프트 레지스터(2002b)는, 단자 SFT_EN에 입력되는 인에이블 신호에 따라서, 단자 DI에 입력되는 데이터를 시프트 및 래치하고, 6개의 6비트 어드레스 데이터 출력 단자 ADG∼ADL로부터 어드레스 데이터를 출력한다.
라인 셀렉터(2003)는, 제어 회로(2001)의 단자 SEL이 출력하는 셀렉트 신호에 따라서, 12개의 출력 단자 ADA∼ADL 및 12개의 출력 포트 AD_A∼AD_L의 접속을 절환한다. 그 상세 내용은, 후에 도 21을 참조하면서 설명한다.
제1 어드레스 전극 방식(도 5)에서는, 도 12에 도시한 바와 같이, 8개의 출력 포트 AD_A∼AD_H는, 각각 어드레스 드라이버 모듈 D1∼D8에 접속된다.
제2 어드레스 전극 방식(도 7)에서는, 도 16에 도시한 바와 같이, 4개의 출력 포트 AD_A∼AD_D는 각각 하측 어드레스 드라이버 모듈 D1∼D4에 접속되고, 4개의 출력 포트 AD_G∼AD_J는 각각 상측 어드레스 드라이버 모듈 U1∼U4에 접속된다.
제3 어드레스 전극 방식(도 9)에서는, 도 15에 도시한 바와 같이, 제2 어드레스 전극 방식(도 7)과 동일하게, 4개의 출력 포트 AD_A∼AD_D는 각각 하측 어드레스 드라이버 모듈 D1∼D4에 접속되고, 4개의 출력 포트 AD_G∼AD_J는 각각 상측 어드레스 드라이버 모듈 U1∼U4에 접속된다.
도 21은 도 20의 라인 셀렉터(2003)의 구성예를 도시하는 도면이다. 제2 어드레스 전극 방식의 경우에는, 도 14의 접속으로부터 도 16의 접속으로 되도록, 라인 셀렉터(2003)는, 출력 단자 ADA∼ADJ 및 출력 포트 AD_A∼AD_J를 스트레이트로 접속한다. 이에 대하여, 제3 어드레스 전극 방식의 경우에는, 도 13의 접속으로부터 도 15의 접속으로 되도록, 라인 셀렉터(2003)는, 출력 단자 ADA∼ADJ 및 출력 포트 AD_A∼AD_J를 접속한다.
셀렉터(2003a)는, 단자 SEL의 셀렉트 신호가 제2 또는 제3 어드레스 전극 방식 중 어느 것을 나타낼 때에도 출력 단자 ADA의 어드레스 데이터를 출력 포트 AD_A에 출력한다.
셀렉터(2003b)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADB의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADC의 어드레스 데이터를 선택하여, 출력 포트 AD_B에 출력한다.
셀렉터(2003c)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADC의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADE의 어드레스 데이터를 선택하여, 출력 포트 AD_C에 출력한다.
셀렉터(2003d)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADD의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADG의 어드레스 데이터를 선택하여, 출력 포트 AD_D에 출력한다.
셀렉터(2003g)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADG의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADB의 어드레스 데이터를 선택하여, 출력 포트 AD_G에 출력한다.
셀렉터(2003h)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADH의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADD의 어드레스 데이터를 선택하여, 출력 포트 AD_H에 출력한다.
셀렉터(2003i)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADI의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADF의 어드레스 데이터를 선택하여, 출력 포트 AD_I에 출력한다.
셀렉터(2003j)는, 단자 SEL의 셀렉트 신호가 제2 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADJ의 어드레스 데이터를 선택하고, 단자 SEL의 셀렉트 신호가 제3 어드레스 전극 방식을 나타낼 때에는 출력 단자 ADH의 어드레스 데이터를 선택하여, 출력 포트 AD_J에 출력한다.
도 18은 제3 어드레스 전극 방식(도 9)에서 프레임 메모리 기입 회로(1702)가 프레임 메모리(1703)에 기입하는 서브 프레임 데이터를 도시하는 도면이다. 프레임 메모리 기입 회로(1702)는, 라인 단위로, 어드레스 전극 Aj의 순번에 따라서, 프레임 메모리(1703)에 데이터를 기입한다. 프레임 메모리 판독 회로(1704)는, 도 9의 어드레스 전극의 순번 및 어드레스 드라이버 모듈의 순번에 따라서, 프레임 메모리(1703)로부터 데이터를 판독한다.
도 19는 제2 어드레스 전극 방식(도 7)에서 프레임 메모리 기입 회로(1702)가 프레임 메모리(1703)에 기입하는 서브 프레임 데이터를 도시하는 도면이다. 프레임 메모리 기입 회로(1702)는, 라인 단위로, 우선 짝수번째의 어드레스 전극 A2, A4, …의 데이터가 배열되고, 그 후에 홀수번째의 어드레스 전극 A1, A3, …의 데이터가 배열되도록, 프레임 메모리(1703)에 데이터를 기입한다. 프레임 메모리 판 독 회로(1704)는, 도 7의 어드레스 전극의 순번 및 어드레스 드라이버 모듈의 순번에 따라서, 프레임 메모리(1703)로부터 데이터를 판독한다.
이상과 같이, 제2 및 제3 어드레스 전극 방식에 따라서, 1라인 상의 표시 데이터(서브 프레임 데이터)를 재배열하여 어드레스 데이터를 생성하고, 어드레스 데이터의 출력 포트를 절환함으로써, 제2 및 제3 어드레스 전극 방식에서 제어 회로 기판(1200)(배선을 포함함) 및 제어 회로(7a, 7b)를 공통적으로 사용할 수 있다.
라인 셀렉터(2003)는, 플라즈마 디스플레이 패널(3)로부터 어드레스 드라이버 모듈에 어드레스 전극 Aj를 인출하는 방식에 따라서 상기 절환을 행한다. 제어 회로 기판(1200) 및 제어 회로(7a, 7b)는, 플라즈마 디스플레이 패널(3)로부터 어드레스 전극 Aj를 인출하는 복수의 방식에 공통으로 사용할 수 있다. 복수의 방식마다 따로따로의 제어 회로 기판 및 제어 회로를 제조할 필요가 없으므로, 제어 회로의 개발비, 구입비 및 관리비 등의 코스트 다운을 실현할 수 있다.
또한, 상기 실시예는, 모두 본 발명을 실시하는 데 있어서의 구체화의 예를 나타낸 것에 지나지 않으며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.
플라즈마 디스플레이 패널로부터 어드레스 전극을 인출하는 복수의 방식에 공통으로 사용할 수 있는 플라즈마 디스플레이 패널의 제어 회로를 제공할 수 있다. 복수의 방식마다 따로따로의 제어 회로를 제조할 필요가 없으므로, 제어 회로 의 개발비, 구입비 및 관리비 등의 코스트 다운을 실현할 수 있다.

Claims (10)

  1. 발광하는 표시 셀을 선택하기 위한 복수의 어드레스 전극을 갖는 플라즈마 디스플레이 패널과,
    상기 복수의 어드레스 전극에 전압을 인가하기 위한 복수의 어드레스 데이터를 생성하여 출력하는 데이터 생성 회로와,
    상기 복수의 어드레스 데이터를 출력하기 위한 복수의 출력 포트와,
    상기 데이터 생성 회로에 의해 생성된 복수의 어드레스 데이터의 출력 및 상기 복수의 출력 포트의 접속을 절환하는 셀렉터
    를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 셀렉터는, 셀렉트 신호에 따라서 상기 절환을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1항에 있어서,
    상기 셀렉터는, 상기 플라즈마 디스플레이 패널로부터 어드레스 전극 구동 회로에 어드레스 전극을 인출하는 방식에 따라서 상기 절환을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제3항에 있어서,
    상기 어드레스 전극 구동 회로는, 상기 플라즈마 디스플레이 패널의 상부 및 하부에서 각각 복수의 어드레스 전극의 복수의 조에 대응하여 복수 설치되고,
    상기 셀렉터는, 상기 플라즈마 디스플레이 패널 내에서 불연속의 어드레스 전극이 각 어드레스 전극 구동 회로에 인출되는 제1 방식과, 상기 플라즈마 디스플레이 패널 내에서 연속한 어드레스 전극이 각 어드레스 전극 구동 회로에 인출되는 제2 방식에 따라서 상기 절환을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 방식은, 상기 플라즈마 디스플레이 패널의 상부 및 하부에서 각각 1개 걸러 어드레스 전극을 인출하는 방식인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제2 방식은, 상기 어드레스 전극의 순번에 따라서, 상기 플라즈마 디스플레이 패널의 상부와 하부에서 교대로 상기 어드레스 전극 구동 회로에 어드레스 전극을 인출하는 방식인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제4항에 있어서,
    상기 제2 방식은, 상기 플라즈마 디스플레이 패널의 상부 또는 하부에서 연속하는 어드레스 전극을 복수의 어드레스 전극 구동 회로에 인출하는 방식인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제4항에 있어서,
    상기 데이터 생성 회로는, 상기 제1 방식 및 상기 제2 방식에 따라서, 1라인 상의 표시 데이터를 재배열하여 어드레스 데이터를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제3항에 있어서,
    상기 셀렉터는, 상기 플라즈마 디스플레이 패널의 상부 및 하부에서 각각 1개 걸러 어드레스 전극을 상기 어드레스 전극 구동 회로에 인출하는 제1 방식과, 상기 플라즈마 디스플레이 패널의 상부 및 하부에서 각각 연속한 복수의 어드레스 전극마다 상기 어드레스 전극 구동 회로에 인출하는 제2 방식에 따라서 상기 절환을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 발광하는 표시 셀을 선택하기 위한 복수의 어드레스 전극을 갖는 플라즈마 디스플레이 패널과,
    상기 복수의 어드레스 전극에 전압을 인가하기 위한 복수의 어드레스 데이터를 생성하여 출력하는 데이터 생성 회로와,
    상기 복수의 어드레스 데이터를 출력하기 위한 복수의 출력 포트
    를 갖고,
    상기 데이터 생성 회로는, 상기 플라즈마 디스플레이 패널로부터 어드레스 전극 구동 회로에 어드레스 전극을 인출하는 방식에 따라서, 1라인 상의 표시 데이터를 재배열하여 어드레스 데이터를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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