JPWO2007088601A1 - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 - Google Patents

Abstract

各隣接表示電極間で放電可能な構成によるＰＤＰの駆動方法において、リセット動作の非効率による無駄な発光を削減する技術を提供する。各隣接表示電極間で放電可能な構成、格子状リブ、及びインターレース駆動方式によるＰＤＰの駆動方法である。ＰＤＰの各表示電極（Ｅ１〜Ｅ４）に対応した駆動波形（Ｐ１〜Ｐ４）により、隣接する奇偶の各表示ラインのインターレース駆動と対応させて、奇偶の一方側の表示ライン（Ｌｏ／Ｌｅ）のみに対してリセット動作を行う。他方側のリセット非対象の表示ラインの表示電極対に対しては、その電位差を０、もしくは放電開始電圧より小さい電圧にする。奇数フィールド（Ｆｏ）では、偶数表示ライン（Ｌｅ）をリセットし、偶数フィールド（Ｆｅ）では、奇数表示ライン（Ｌｏ）をリセットする。

Description

本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法、及びＰＤＰに動画像を表示する表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関する。特に、ＰＤＰの駆動におけるリセット動作に関する。

現在、平面ディスプレイとしてＰＤＰ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。現在のＰＤＰ装置は、ＰＤＰにおける電極に関する構成として、以下に示す一般的な構成（第１構成とする）、及びそれと異なる構成（第２構成とする）が存在する。第１構成は、横（第１）方向に伸びる２本の表示電極の組（例えば記号（Ｘ，Ｙ）で表される）で一表示ライン（行ともいう）が形成され、その表示ラインが縦（第２）方向に繰り返される構成である。第２構成は、同様に横方向に伸びる表示電極（Ｘ，Ｙ）が縦方向に交互に繰り返され、それら隣接する表示電極すべての間で表示ラインが形成される構成である（所謂ＡＬＩＳ構成に対応する）。上記第２構成は、換言すれば、隣り合う２つの表示ライン（即ち３本の表示電極）がその中間の１本の表示電極を共有する電極配置構成である。

上記第２構成は、上記第１構成に比べ、ＰＤＰにおける同数の表示電極数であれば、約２倍の表示ラインが実現でき、同数の表示ライン数を形成するのであれば、約半分の表示電極数で実現できる。上記第２構成によるＰＤＰ装置の詳しい構成や動作については特許第３４２４５８７号（特許文献１）に開示されているので詳しい説明は省略する。

また、ＰＤＰにおける隔壁（リブ）に関する構成として、上記第２構成によるＰＤＰ装置には、現在、以下に示す第１リブ構成と、第２リブ構成とが存在する。第１リブ構成は、縦方向に伸びて設けられるアドレス電極の間に、アドレス電極と平行に縦方向に伸びる隔壁（ストライプ状リブ）を設けているものである。第２リブ構成は、各表示電極を縦方向で２分割するように横方向にも隔壁を設けて前記縦方向の隔壁と合わせた隔壁（格子状リブ）により各表示セルを格子状に分離したものである。

上記第１リブ構成では、表示電極間には横方向の隔壁が設けられていないので、表示セルにおける放電は、縦方向の隔壁の間の領域において２つの表示電極全体に広がる。この構造では、その放電領域が広いので、隣接する表示ラインにまで電荷の影響が広がる恐れがある。

一方、上記第２リブ構成では、表示セルにおける放電では、格子状の縦横の隔壁で区切られた各表示セルの範囲を超えて電荷が広がることはないので、表示ラインの駆動のために２つの表示電極間に印加する電圧を大きくすることができる。また、各表示セルでは蛍光体が塗付された隔壁面が４つあるので発光効率もよい。上記第２リブ構成を設けたＰＤＰ装置の詳しい構成や動作については特許第３４８５８７４号（特許文献２）に開示されているので詳しい説明は省略する。

また、前記第２構成のＰＤＰ装置によって、ＰＤＰの駆動方式としてインターレース駆動方式（奇数／偶数の表示ラインを時間的に交互に駆動する）での表示を行う際に、下記リセットの二段階の壁電荷制御を駆動シーケンスに取り入れたＰＤＰの技術があり、特開２００４−８５６９３号公報（特許文献３）に開示されている。この技術では、アドレッシングの準備であるリセットまたはリセットの一部の動作として、直前のサステイン（維持放電）で表示に用いた表示ラインのみでリセット放電を生じさせ、かつ、その後に他の表示ラインのみでリセット放電を生じさせる、二段階の壁電荷制御を駆動シーケンスに取り入れている。この制御動作では、第１段階のリセット放電で壁電荷を低減させる。しかし放電開始時点で電荷に偏りがあった場合は、放電終了後もある程度の電荷の偏りが残る。そこで放電の生じるセルが正電荷過多のセルと負電荷過多のセルの間のセルである場合、第２段階のリセット放電によって過多の電荷どうしが中和して電荷の偏りが低減される。
特許第３４２４５８７号 特許第３４８５８７４号 特開２００４−８５６９３号公報

前記第２構成では、１つの表示電極に対し電圧を印加すると、それと隣接する２つの表示電極による表示ライン及びセルの両方に影響（前記放電の電荷の広がり）を及ぼす。それにより、特に、リセット動作において非点灯対象セルに対してもリセット動作を行ってしまうため、無駄な発光による非効率性が存在する。このリセット動作の非効率性は、表示状態に係わらずコントラスト低下につながる。

本発明は以上のような問題に鑑みてなされたものであり、その目的は、前述した各隣接表示電極間で放電可能な構成（第２構成）によるＰＤＰの駆動方法及びそのＰＤＰ装置において、前記隣接する表示電極及び表示ライン及びセルの両方に影響を及ぼすリセット動作による、非点灯対象表示ライン及びセルの無駄な発光により背景輝度が高くなること及びそれによるＰＤＰのコントラスト低下などの問題を解決できる技術を提供することである。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、特に、前述した各隣接する表示電極間で放電可能な構成（第２構成）、格子状リブ構造（第２リブ構成）、及び、インターレース駆動方式による、ＰＤＰの駆動方法及びＰＤＰ装置の技術において、以下に示す技術的手段を備えることを特徴とする。

本ＰＤＰ駆動方法では、前記第２構成において、１つの表示電極に対して縦方向で隣接する表示電極による、隣り合う２つの表示ライン（換言すれば奇数表示ラインと偶数表示ライン）において、一方側の表示ラインの表示セルにリセットをかけるために、当該一方側の表示ラインのみに対してリセット放電の動作を行う。換言すれば、駆動回路側から、インターレース駆動における駆動対象となる、点灯対象表示セルを含む奇数／偶数の一方側の表示ラインのみに対してリセット放電させて他方側の表示ラインはリセット放電させない特性の電圧パルス（リセット期間の駆動波形）の印加を行う。リセット（リセット放電）とは、サブフィールド（ＳＦ）構成などの表示単位において、アドレッシング（アドレス動作）の準備のための電荷調整の放電である。

例えば、ＰＤＰのフィールドにおける各ＳＦにおけるリセット期間の駆動及び制御の動作において、駆動回路側から、奇数・偶数のフィールドごとに、前記奇数／偶数の表示ラインを交互に点灯表示させると共に、奇数／偶数の一方側の各表示電極対に対し、リセット放電を発生させるパルスを印加する。上記により、非点灯対象表示セルを含んだ表示ラインにおける無駄な発光を無くす又は減らし、背景輝度を下げる。

リセット非対象の表示ラインに対しては、対象の表示電極対に、当該電極間でのリセット放電を発生させない電圧パルス、即ち、当該電極対で同電位、もしくは当該電極間の放電開始電圧よりも小さい電圧となるように、同等ないし類似の波形を印加する。

本ＰＤＰ装置のＰＤＰでは、上記ＰＤＰの駆動方法に対応して走査（ｙ）や維持（ｘ）などの各役割を担うための各表示電極などの構造が設けられる。また、本ＰＤＰ装置では、そのＰＤＰの電極群の駆動及び制御のための駆動回路などの回路が設けられる。

また本ＰＤＰの駆動方法では、前記リセット動作（第１種リセット動作）の制御を基本として、リセット期間の直前のサステイン期間の動作制御と組み合わせた、リセット期間の波形の一部を間引く間引きリセット動作（第２種リセット動作）が可能である。この動作では、サステイン期間の最後付近において、次のリセット期間の第１の期間のパルスを間引くように電荷調整するためのパルスを印加する。

また本ＰＤＰの駆動方法では、例えば、リセット期間の動作における例えば二段階の壁電荷制御が行われ、それと対応して、複数の奇数／偶数の表示ラインにおける別の表示ラインを順にリセットさせる。

本ＰＤＰ装置は、例えば以下の構成である。前面基板上に、第１（横）方向に伸びるように平行に配置され、第１方向と垂直な第２（縦）方向で両側に隣り合う当該電極との間にそれぞれ放電ギャップを形成する表示電極群と、表示電極群を覆う誘電体層及び保護層とを有する。前面基板に対向する背面基板上に、表示電極群と交差するように配置されるアドレス電極群と、アドレス電極群を覆う誘電体層と、アドレス電極群の両側に配置され第２方向に伸びる第２隔壁と、表示電極を幅方向に分割するように第１方向に伸びる第１隔壁と、第１及び第２隔壁間の領域に塗付された蛍光体とを有する。本ＰＤＰは、前面基板と背面基板を貼り合わせてなり、隣り合う表示電極の対でそれぞれ表示ラインが形成され、第１及び第２隔壁により格子状に囲まれ表示電極の対とアドレス電極が交差する領域に表示セルが形成される。そして、本ＰＤＰの駆動方法では、ＰＤＰのフィールドごとに、奇数と偶数の表示ラインを交互に点灯表示させるインターレース駆動方式を用いる。駆動回路側からの駆動波形により、点灯表示対象となる奇数と偶数のいずれか一方側のみの表示ラインの表示電極の対を対象として、アドレッシングの準備動作となるリセット放電を行う。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、非点灯対象表示ラインの無駄な発光を無くす又は減らすことができ、それにより背景輝度を低下でき、結果的にＰＤＰのコントラストを向上できる。

本発明の実施の形態１のＰＤＰ駆動方法及びＰＤＰ装置における、奇数フィールド（Ｆｏ）の駆動波形を示す図である。 本発明の実施の形態１のＰＤＰ駆動方法及びＰＤＰ装置における、偶数フィールド（Ｆｅ）の駆動波形を示す図である。 本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの分解構成を示す斜視図である。 本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの縦（第２）方向の断面図である。 本発明の一実施の形態のＰＤＰ装置における、ＰＤＰのフィールドの構成を示す図である。 本発明の実施の形態１のＰＤＰ駆動方法及びＰＤＰ装置における、インターレース駆動方式での各フィールドでの点灯対象及びリセット対象となる表示ライン、及びリセットのタイミング（対象サブフィールド）を示す図である。 本発明の実施の形態１のＰＤＰ装置における、電極及び回路の概略構成を示す図である。 本発明の実施の形態１のＰＤＰ装置における、回路及び電極の役割（機能）などを示す図である。 本発明の実施の形態２のＰＤＰ駆動方法及びＰＤＰ装置における、奇数フィールド（Ｆｏ）の駆動波形を示す図である。 本発明の実施の形態２のＰＤＰ駆動方法及びＰＤＰ装置における、偶数フィールド（Ｆｅ）の駆動波形を示す図である。 本発明の実施の形態２のＰＤＰ駆動方法及びＰＤＰ装置における、インターレース駆動方式での各フィールドでの点灯対象及びリセット対象となる表示ライン、並びに、リセット（通常リセット）及び間引きリセットのタイミング（対象サブフィールド）を示す図である。 本発明の実施の形態３のＰＤＰ駆動方法及びＰＤＰ装置における、電極及び回路の概略構成を示す図である。 本発明の実施の形態３のＰＤＰ駆動方法及びＰＤＰ装置における、奇数フィールド（Ｆｏ）の駆動波形を示す図である。 本発明の実施の形態３のＰＤＰ駆動方法及びＰＤＰ装置における、偶数フィールド（Ｆｅ）の駆動波形を示す図である。 本発明の実施の形態３のＰＤＰ駆動方法及びＰＤＰ装置における、インターレース駆動方式での各フィールドでの点灯対象及びリセット対象となる表示ライン、並びに、リセットのタイミング（対象サブフィールド及び期間）を示す図である。 本発明の実施の形態４のＰＤＰ駆動方法及びＰＤＰ装置における、奇数フィールド（Ｆｏ）の駆動波形を示す図である。 本発明の実施の形態４のＰＤＰ駆動方法及びＰＤＰ装置における、偶数フィールド（Ｆｅ）の駆動波形を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１〜図１７は、本発明の実施の形態を説明するためのものである。

（実施の形態１）
以下、図１〜図８を参照しながら実施の形態１を説明する。図１及び図２は、特徴となる駆動波形を示す。図３は、ＰＤＰ（パネル）１０１の画素単位の概略構成を示す。図４は、図３のＰＤＰ１０１のアドレス電極２１に沿った断面を表す。図４は、インターレース駆動方式に対応した画面構成を示す。図５は、ＰＤＰ１０１の駆動の形式を示す。図６は、ＰＤＰ１０１の電極（一部のみ）及びそれと接続される回路（駆動回路及び制御回路）を具備するＰＤＰ装置の概略構成を示す。図７は、各表示電極（Ｅ）の種類や役割などを示す。

実施の形態１は、特徴として、すべての隣接する表示電極（Ｅ）間で放電可能な第２構成、格子状リブ構成、及びインターレース駆動方式による、ＰＤＰ１０１の駆動方法及びそのＰＤＰ装置として、インターレース駆動方式における奇数（ｏ）・偶数（ｅ）のフィールド７０（Ｆｏ，Ｆｅ）ごとに奇数／偶数の表示ライン（Ｌｏ，Ｌｅ）を交互に表示駆動することに対応させて、各表示電極（Ｅ）への駆動波形の印加により、前記奇数／偶数の表示ライン（Ｌｏ，Ｌｅ）のいずれか一方側のみを対象としてリセット放電を行い、その他方側へはリセット放電を行わないようにするものである。

＜装置構成＞
図３において、ＰＤＰ１０１は、ガラスを主として成る前面基板１及び背面基板２が組み合わされて構成される。表示側の前面基板１には、横（第１）方向に伸びる透明電極１１とメタル電極（バス電極ともいう）１２の組が、複数本形成されており、その上には、これら電極を被覆する誘電体層１３と、マグネシアからなる保護層１４とが設けられている。透明電極１１とメタル電極１２とによって構成される電極（本明細書では表示電極と称し、記号ＥやＤで表す）において、奇数番目のもの（Ｅｏ）を奇数電極１５ｏ、偶数番目のもの（Ｅｅ）を偶数電極１５ｅとも称する。透明電極１１とメタル電極１２とは電気的に接続されている。奇数電極１５ｏと偶数電極１５ｅは、平行に隣接して、ＰＤＰ１０１の縦（第２）方向に、複数が交互に同様間隔で配置されている。

また、前面基板１の対向側に位置する背面基板２には、奇数電極１５ｏ及び偶数電極１５ｅによる表示電極（Ｅ）と交差するように、縦方向に伸びるアドレス電極２１が、複数本、設置されている。その上には、前面基板１側と同様に誘電体層２２が形成され、さらにその上に格子状の隔壁２３が形成される。これにより表示セルに対応して放電空間を仕切っている。隔壁２３は、アドレス電極２１の両側の縦隔壁２３Ａと、メタル電極１２の真下部分に位置するように形成される横隔壁２３Ｂとから成る。また、透明電極１１が横隔壁２３Ｂを挟んで両側のセルにわたり広がって形成されるために、１つの表示電極（駆動回路側に接続されるメタル電極１２）に電圧を印加すると、縦方向上下で隣接する表示セルの両方に影響を与える。

隔壁２３で区切られている誘電体層２２の上には、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の蛍光体２４が区別して形成されている。蛍光体２４は、表示セル内領域、即ち、隔壁２３間の誘電体層２２上と、隔壁２３の４つの各側面とを覆うようにして塗布されている。以上のように構成された前面基板１と背面基板２とを張り合わせ、その間にＮｅ，Ｘｅ等の放電ガスを封入することにより、ＰＤＰ１０１が形成される。

図４において、電極配置として、隣り合う２つの表示ライン（Ｌで表す）即ち３本の表示電極のセットにおける隣接する２つの表示セル及び表示ライン（Ｌ）が、１本の表示電極（Ｅ）（特に透明電極１１）を共有する構造（第２構成）を持つ。透明電極１１の幅は、メタル電極１２の幅よりも大きく、そのエッジがセル内側へと突出しており、放電のためのギャップを形成している。横隔壁２３Ｂにより、その上部にメタル電極１２が位置し、透明電極１１が機能的に分割されている。格子状の隔壁２３により各表示セルが独立して存在するＰＤＰ１０１であるため、隣接する表示電極（Ｅ）のすべての間（対）において、表示ラインが形成される。同数の表示電極（Ｅ）数であれば約２倍の表示ライン（Ｌ）を実現することができる。この第２構成のＰＤＰ装置では、２Ｎの表示ライン（Ｌ）を得るには、（Ｎ＋１）本の奇数電極１５ｏとＮ本の偶数電極１５ｅが必要である。

＜フィールド構成＞
図５において、ＰＤＰ１０１の一画面に相当する１つのフィールド（Ｆで表す。フレームともいう）６０は、サステイン期間（Ｔｓ）７３に関する重み付けの異なる、複数のサブフィールド（ＳＦ）７０、例えば１０個のＳＦ７０である「ＳＦ１」〜「ＳＦ１０」により成る。フィールド６０において点灯させるＳＦを組み合わせることで階調が表現される。インターレース駆動方式において、複数のフィールド６０における奇数フィールド（Ｆｏとする）と偶数フィールド（Ｆｅとする）が、交互に駆動制御される。

ＳＦ７０ごとに、リセット期間（Ｔｒ）７１、アドレス期間（Ｔａ）７２、及びサステイン期間（Ｔｓ）７３を有する。Ｔｒ７１は、アドレッシングの準備として表示セルの壁電荷を均等化するためのリセット動作に対応した期間である。Ｔａ７２は、点灯すべき表示セルを選択する放電を起こして表示セル内に壁電荷を形成するアドレッシングに対応した期間である。Ｔｓ７３は、前記壁電荷を利用して点灯すべき表示セルのみで表示放電を生じさせるサステイン動作に対応した期間である。

本ＰＤＰ装置では、ドットマトリクス型及びＡＣ型のＰＤＰ１０１をインターレース駆動方式で駆動及び制御するため、奇数フィールド（Ｆｏ）では奇数番目の表示ライン（Ｌｏ）を表示（点灯）し、偶数フィールド（Ｆｅ）では偶数番目の表示ライン（Ｌｅ）を表示する。

＜インターレース駆動方式＞
図６において、インターレース駆動方式で駆動する際の、Ｆ及びＳＦにおける発光する表示セル及びライン、並びに、それに対応して通常リセットさせるラインを丸印（○）で示している。まずインターレース駆動方式を簡単に説明する。その後、実施の形態１でのリセット動作を対象とした駆動方法を説明する。

図６のようなインターレース駆動の場合、Ｆｏでは偶数の表示ライン（Ｌｅ）が、Ｆｅでは奇数の表示ライン（Ｌｏ）が、駆動対象となる。即ち、Ｆｏ（全ＳＦ７０）では、例えば、第１の表示電極（Ｅ１）と第２の表示電極（Ｅ２）による表示ライン（Ｌ２）の表示セル、及び、第３の表示電極（Ｅ３）と第４の表示電極（Ｅ４）による表示ライン（Ｌ４）の表示セルが発光する。また、Ｆｅ（全ＳＦ７０）では、例えば、第４の表示電極（Ｅ４）と第１の表示電極（Ｅ１）による表示ライン（Ｌ１）の表示セル、及び、第２の表示電極（Ｅ２）と第３の表示電極（Ｅ３）による表示ライン（Ｌ３）における表示セルが発光する。なお、ＰＤＰ１０１のフィールド６０全体の複数の表示ライン（Ｌ）をＬｍとしたとき、例えばＬ１，Ｌ３は奇数（ｅ）ラインであり、Ｌ２，Ｌ４は偶数（ｅ）ラインである。

なお図６のインターレース駆動は、Ｆｏ，Ｆｅで駆動対象の奇偶を逆にした形態にしても機能する。

しかしながら、従来技術の第２構成のように、隣接する２つ（即ち奇数と偶数）の表示ラインにおける各表示セルが中間の１つの表示電極を共有する構造のＰＤＰにおいては、リセット放電を行うための波形を表示電極に対し入力すると、入力された波形もそれら隣接表示ライン及びセルで共有される構造であるため、リセット放電させる必要のない表示セルまで自動的にリセット放電してしまう。

そこで、本実施の形態を適用する。即ち、実施の形態１におけるＰＤＰ１０１では、図６のインターレース駆動方式で駆動させる表示ライン（Ｌ）と対応して、通常時、奇偶の一方側の表示ライン（Ｌｏ／Ｌｅ）のみに対しリセット放電（丸印）を起こし、即ちその他方側の表示ライン（Ｌ）へはリセット放電が起きないようにするものである。実施の形態１では、図６及び図８に示す形式で、Ｆｅ，Ｆｏ別に、全ＳＦ７０を対象として、リセットをかける。

＜回路構成（１）＞
図７において、実施の形態１のＰＤＰ装置で、ＰＤＰ１０１は、前記図３で示すような構造を有するドットマトリクス型及び面放電型のパネルである。奇数及び偶数の表示電極（１５ｏ，１５ｅ）とアドレス電極２１が交差する領域が表示セルに対応する。従来構成と違う点として、回路構成及びそれに対応する表示電極の役割の構成がある。

回路構成として、本ＰＤＰ装置の回路部（ドライブユニット）１００は、制御回路（Ｃ）１１３、アドレス駆動回路（Ａ）１１２、維持回路（Ｘ）１２０、走査回路（Ｙ）１２１、走査維持回路（ＸＹ）１２２を有する。制御回路（Ｃ）１１３は、各駆動回路（ドライバ）｛１１２，１２０，１２１，１２２｝に対する制御を含む全体の制御を担う。各駆動回路は、制御回路１１３からの制御信号や表示データ等に従って、ＰＤＰ１０１の対応する電極の駆動のための駆動波形を生成出力する。アドレス駆動回路１１２は、アドレス電極２１群にアドレッシングのための電圧を印加するための駆動回路である。

走査回路１２１は、ＰＤＰ１０１の第２の表示電極（Ｅ２）の群と電気的に接続され、これら電極を、常に走査用（ｙ）の電極の役割を果たすように駆動するための電圧を印加するための駆動回路である。維持回路１２０は、ＰＤＰ１０１の第４の表示電極（Ｅ４）の群と電気的に接続され、これら電極を、維持用（ｘ）の電極の役割を果たすように駆動するための電圧を印加するための駆動回路である。走査維持回路（ＸＹ）１２２は、ＰＤＰ１０１の第１及び第３の表示電極（Ｅ１，Ｅ３）の群と電気的に接続され、これら電極を、Ｆｏ，Ｆｅに応じて選択的に、走査用（ｙ）や維持用（ｘ）の電極の役割を果たすように駆動するための電圧を印加するための駆動回路である。

ＰＤＰ１０１における複数の表示電極（Ｅ，Ｄｎ）は、走査維持回路１２２に接続される２つの電極（Ｅ１，Ｅ３）と、走査回路１２１に接続される１つの電極（Ｅ２）と、維持回路１２０に接続される１つの電極（Ｅ４）との４本１セットで構成される表示電極群（Ｅ１〜Ｅ４）が、繰り返し配置されている。さらに、ＰＤＰ１０１は、走査用（ｙ）電極の両側に表示ライン（Ｌ）を形成するため、複数の表示ライン（Ｌ）の最上部に、１番目の表示電極（Ｄ１）として、維持回路１２０に接続される表示電極（Ｅ４）を有する。

実施の形態１で、表示電極の役割として、走査（ｙ）は、Ｔａ７２のアドレス動作時に走査パルスを印加するものであり、維持（ｘ）は、同アドレス動作時に走査パルスを印加しないものである。

＜電極構成（１）＞
図８において、実施の形態１でのＰＤＰ１０１の各表示電極（Ｅ）の働きをまとめている。第１〜第４の表示電極（Ｅ１〜Ｅ４）において、Ｅ１及びＥ３は、走査維持電極（第３種の電極：Ｅｘｙ）であり、Ｅ２は、走査電極（第２種の電極：Ｅｙ）であり、Ｅ４は、維持電極（第１種の電極：Ｅｘ）である。役割としては、Ｅ４は、固定的に維持用（ｘ）であり、Ｅ２は、固定的に走査用（ｙ）であり、Ｅ１及びＥ３は、選択的に、走査（ｙ）・維持（ｘ）の兼用（ｘ/ｙ）である。図６に対応して、Ｅ１は、Ｆｏ時にはｘ、Ｆｅ時にはｙとなるように駆動され、逆に、Ｅ３は、Ｆｏ時にはｙ、Ｆｅ時にはｘとなるように駆動される。

ＰＤＰ１０１における全体の複数の表示電極（Ｄｎ）の順番（ｎ）として、Ｎ＝｛１，２，……｝を用いて、Ｅ１は（４Ｎ−２）、Ｅ２は（４Ｎ−１）、Ｅ３は（４Ｎ）、Ｅ４は（１，４Ｎ＋１）と表現できる。なお、これらは、Ｅ３＝４Ｍといったように別表現も可能である。

図８と対応して前記図６において、表示電極（Ｅ）として、三種類の表示電極によるＥ１〜Ｅ４からなる４本１セットの表示電極群の繰り返しを有する。括弧内に示すように、Ｅ１及びＥ３は、走査・維持の兼用（ｘ/ｙ）で偶数番目（ｅ）であり、Ｅ２は、走査用（ｙ）で奇数番目（ｏ）であり、Ｅ４は、維持用（ｘ）で奇数番目（ｏ）である。図７にも示すように、ＰＤＰ１０１のフィールド６０における複数の表示電極（Ｄｎ）の全体の配置でみると、順番に、１本目の表示電極（Ｄ１）は、Ｅ４に対応し、同様に、Ｄ２がＥ１に、Ｄ３がＥ２に、Ｄ４がＥ３に、Ｄ５がＥ４に、それぞれ対応する。６本目以降はＥ１〜Ｅ４の繰り返しであり、最後にＥ４が配置される。

＜駆動波形（１）＞
図１及び図２において、実施の形態１での駆動方法を説明する。ＰＤＰ１０１の表示電極（Ｅ１〜Ｅ４）群に対応して各駆動回路側から印加される駆動波形（Ｐ１〜Ｐ４）を示している。駆動波形（Ｐ１〜Ｐ４）による各ＳＦ７０での点灯セルは、前記図６に示すとおりであり、Ｆｏ，Ｆｅ別に全ＳＦ７０で同じである。前記維持走査（ｘ/ｙ）を行わせる表示電極はＥ１，Ｅ３であり、走査（ｙ）を行わせるのはＥ２、維持（ｘ）を行わせるのはＥ４である。わかりやすくするためにＰ１〜Ｐ４の括弧内に機能や状態などを示している。例えば、Ｆｏ時に、Ｐ１は、偶数番目（ｅ）で走査維持兼用（ｘ/ｙ）のＥ１に対して、役割として維持用（ｘ）に制御するための駆動波形である。また、リセットされる表示ライン（Ｌ）をわかりやすくするために、Ｐ１〜Ｐ４の間に、括弧で、奇数／偶数の表示ライン（Ｌｏ，Ｌｅ）を示している。これに対応して、Ｔｒ７１内で、丸印付きの太い矢印は、リセット放電対象であることを示しており、細い矢印は、非リセット放電対象であることを示している。これら記号の意味は他図でも同様である。

Ｅ１，Ｅ３に対しては、それぞれ走査維持回路１２２からＰ１，Ｐ３が印加され、Ｅ２は走査回路１２１からＰ２が印加され、Ｅ４は維持回路１２０からＰ４が印加される。表示ライン（Ｌ）の最上部の表示電極（Ｄ１）へは、Ｅ４の駆動波形（Ｐ４）が印加される。また、本実施の形態１では、各フィールド６０の各ＳＦ７０に印加される駆動波形は基本的には同様であるため、１ＳＦ７０単位でＦｏとＦｅにおける代表的な駆動波形の一例を説明する。また、Ｐａは、アドレス電極２１に印加する駆動波形である。

１つのＳＦ７０は、図５のように、アドレッシングの準備としてセルの壁電荷を均等化するリセット期間（Ｔｒ）７１、点灯すべきセルと他セルとの間に壁電圧を形成するアドレス期間（Ｔａ）７２、及び前記壁電圧の差を利用して点灯すべきセルのみで表示放電を生じさせるサステイン期間（Ｔｓ）７３で構成される。ＰＤＰ１０１をインターレース駆動方式で駆動表示するため、表示映像はＦｏ，Ｆｅで構成される。

図１において、Ｆｏでは、図６に従い、Ｅ１−Ｅ２間およびＥ３−Ｅ４間の偶数表示ライン（Ｌｅ）で点灯させるためにＴｒ７１でリセット放電を行う必要がある。一方、Ｅ２−Ｅ３間およびＥ１−Ｅ４間の奇数表示ライン（Ｌｏ）では非点灯にするためにＴｒ７１でリセット放電を行う必要がない。そのため、駆動波形（Ｐ１〜Ｐ４）は、Ｅ１−Ｅ２間（Ｌ２）およびＥ３−Ｅ４間（Ｌ４）ではリセット放電を起こし、かつ、Ｅ２−Ｅ３間（Ｌ３）およびＥ４−Ｅ１間（Ｌ１）ではリセット放電を起こさないものとする。

一方、図２において、Ｆｅでは、Ｆｏ時と同様の考え方により、駆動波形（Ｐ１〜Ｐ４）は、Ｅ２−Ｅ３間（Ｌ３）およびＥ４−Ｅ１間（Ｌ１）ではリセット放電を起こし、かつ、Ｅ１−Ｅ２間（Ｌ２）およびＥ３−Ｅ４間（Ｌ４）でリセット放電を起こさないように設計されている。

ここで、Ｅ１及びＥ３は、ＦｏとＦｅで維持（ｘ）・走査（ｙ）の両方の役割を切り替えて担うため、維持走査回路１２２より電位を制御している。Ｅ２はＦｏ，Ｆｅともに走査の役割を担うため、走査回路１２１より電位を制御している。Ｅ４はＥ２とは異なり維持の役割のみを担うため、維持回路１２０より電位を制御している。

次に、各駆動波形（Ｐ１〜Ｐ４，Ｐａ）の詳細について説明する。図１のＦｏにおいて、Ｅ１，Ｅ４が維持の役割、Ｅ２，Ｅ３が走査といったように、各電極で同様の波形を用いるので、同様の波形には同じ符号を付与している。Ｔｒ７１部分が特徴である。

＜駆動波形（１−１）＞
最初に、図１のＦｏにおいて、Ｅ１が維持電極（ｘ）、Ｅ３が走査電極（ｙ）となるように制御する。

Ｔｒ７１において、Ｅ２，Ｅ３に、第１の期間で、電圧が徐々に高くなるリセットパルス３１と、続く第２の期間で、電圧が徐々に低くなる調整パルス３２とが印加される。また、Ｅ１，Ｅ４に、第１の期間で、陰極リセットパルス４１と、続く第２の期間で、陽極調整パルス４２とが印加される。表示ラインにおいて、リセットパルス３１と陰極リセットパルス４１との組が、電荷蓄積パルスとして機能する。また、調整パルス３２と陽極調整パルス４２との組が、電荷調整パルスとして機能する。上記電荷蓄積パルスと電荷調整パルスにより、Ｔｒ７１で、偶数表示ライン（Ｌｅ）でリセット放電が発生すると共に、奇数表示ライン（Ｌｏ）では表示電極が同電位となるためリセット放電は発生しない。

続く、Ｔａ７２において、走査電極となるＥ２，Ｅ３に、走査パルス３３ａ，３３ｂが、すべての走査電極でタイミングをずらして印加される。尚、このような走査パルスは、例えばＰＤＰ１０１の複数のＥ２，Ｅ３において、Ｅ２のみに上から下まで印加した後に、Ｅ３を上から下まで印加する方式と、Ｅ２，Ｅ３を区別せず、ＰＤＰ１０１の上から下まで印加する方式とがあり、本実施の形態１では前者を適用する。ただし、印加する順は必ずしも上からである必要はない。

一方、Ｅ１には、Ｅ２に走査パルス３３ａが印加されている間、陽極となる副走査パルス４３ａが印加される。またＥ４には、Ｅ３に走査パルス３３ｂが印加されている間、陽極となる副走査パルス４３ｂが印加される。アドレス電極２１には、上記のような走査パルスに同期して、アドレス電極２１と走査電極（ここではＥ２，Ｅ３）の交点の表示セルでアドレス放電を起こさせるアドレスパルス５１，５２が印加される。

続く、Ｔｓ７３において、各表示電極には、陽と陰のサステインパルスの繰り返しが印加される。Ｅ２，Ｅ３には、まず陽極となる第１（１番目）の陽サステインパルス３４が印加される。続いてさらに繰り返しの第２（２番目）の陰サステインパルス３５が印加され、その後も交互に極性を入れ替えながら繰り返しパルス（３４，３５）が印加される。また、Ｅ１，Ｅ４には、まず陰極となる第１の陰サステインパルス４４が印加され、同様に、続いて第２の陽サステインパルス４５が印加され、その後も交互に極性を入れ替えながら繰り返しパルス（４４，４５）が印加される。

＜駆動波形（１−２）＞
次に、図２のＦｅにおいて、今度はＥ１が走査電極（ｙ）、Ｅ３が維持電極（ｘ）となるように、波形の詳細はＦｏ時と同様波形を用いて制御する。

Ｔｒ７１において、まず、Ｅ１，Ｅ２に、第１の期間で、電圧が徐々に高くなるリセットパルス３６と、第２の期間で、電圧が徐々に低くなる調整パルス３７とが印加される。Ｅ３，Ｅ４に、第１の期間で、陰極リセットパルス４６と、第２の期間で、陽極調整パルス４７とが印加される。Ｆｏの場合と同様に、表示ラインにおいて、リセットパルス３６と陰極リセットパルス４６との組が、電荷蓄積パルスとして機能する。また、調整パルス３７と陽極調整パルス４７との組が、電荷調整パルスとして機能する。上記電荷蓄積パルスと電荷調整パルスにより、Ｔｒ７１で、奇数表示ライン（Ｌｏ）でリセット放電が発生すると共に、偶数表示ライン（Ｌｅ）では表示電極が同電位となるためリセット放電は発生しない。

続くＴａ７２においてはＥ１，Ｅ２に走査パルス３８ａ，３８ｂがすべての走査電極でタイミングをずらして印加される。一方、Ｅ４にはＥ１に走査パルスが印加されている間、陽極となる副走査パルス４８ａが印加される。Ｅ３にはＥ２に走査パルスが印加されている間、陽極となる副走査パルス４８ｂが印加される。アドレス電極２１には走査パルスに同期して、アドレス電極２１と走査電極の交点のセルでアドレス放電を起こすアドレスパルス５６，５７が印加される。続くＴｓ７３においては、Ｅ１，Ｅ２に、第１の陽サステインパルス３９が印加され、さらに陰サステインパルス４０が印加される。同様に、交互に極性を入れ替えながら繰り返しパルス（３９，４０）が印加される。一方、Ｅ３，Ｅ４には、第１の陰サステインパルス４９が印加され、さらに第２の陽サステインパルス５０が印加され、同様に交互に極性を入れ替えながら繰り返しパルス（４９，５０）が印加される。

＜駆動波形（１−３）＞
次に、上記各駆動波形による動作を説明する。Ｆｏにおいて、Ｔｒ７１では、前記電荷蓄積パルス、即ちリセットパルス３１と陰極リセットパルス４１とが隣接の２つの表示電極に印加された偶数表示ライン（Ｌｅ）の表示セルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ２，Ｅ３）近傍に負の壁電荷が、維持電極（Ｅ１，Ｅ４）近傍に正の壁電荷が形成される。この時、アドレス電極２１近傍にも正の壁電荷が形成される。奇数表示ライン（Ｌｏ）の表示セルでは、隣接する２つの表示電極が同電位なので、上記書き込みリセット放電は発生しない。続いて、前記電荷調整パルス、即ち調整パルス３２と陽極調整パルス４２とが隣接の２つの表示電極に印加された偶数表示ライン（Ｌｅ）の表示セルでは、印加電圧に壁電荷の電圧が重畳され、微弱な放電（調整リセット放電）が繰り返し発生する。これにより、走査電極（Ｅ２，Ｅ３）近傍の負の壁電荷、維持電極（Ｅ１，Ｅ４）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

続くＴａ７２では、前述した走査パルスとアドレスパルスでアドレス放電が発生し、さらに走査電極（Ｅ２，Ｅ３）と維持電極（Ｅ１，Ｅ４）の間の放電に移行して、走査電極（Ｅ２，Ｅ３）近傍に正の壁電荷、維持電極（Ｅ１，Ｅ４）近傍に負の壁電荷を形成して、発光させる（点灯対象の）表示セルをメモリする。このアドレス放電の際に、Ｔｒ７１で各電極近傍に形成された壁電荷はアドレス放電時に各電極に印加される駆動波形と同じ極性であり、放電を補助している。

続くＴｓ７３では、Ｔａ７２のアドレス放電で壁電荷を形成してメモリした表示セルのみ、その壁電荷を利用してサステイン放電が発生する。

またＦｅにおいて、Ｔｒ７１では、前記電荷蓄積パルス、即ちリセットパルス３６と陰極リセットパルス４６とが隣接の２つの表示電極に印加された奇数表示ライン（Ｌｏ）の表示セルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ１，Ｅ２）近傍に負の壁電荷、維持電極（Ｅ３，Ｅ４）近傍に正の壁電荷が形成される。この時、アドレス電極２１近傍にも正の壁電荷が形成される。偶数表示ライン（Ｌｅ）の表示セルでは、隣接の２つの表示電極が同電位なので、書き込みリセット放電は発生しない。続いて、前記電荷調整パルス、即ち調整パルス３７と陽極調整パルス４７とが隣接の２つの表示電極に印加された奇数表示ライン（Ｌｏ）の表示セルでは、印加電圧に壁電荷の電圧が重畳され、微弱な放電（調整リセット放電）が繰り返し発生する。これにより、走査電極（Ｅ１，Ｅ２）近傍の負の壁電荷、維持電極（Ｅ３，Ｅ４）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

続くＴａ７２では、前述した走査パルスとアドレスパルスでアドレス放電が発生し、さらに走査電極（Ｅ１，Ｅ２）と維持電極（Ｅ３，Ｅ４）の間の放電に移行して、走査電極（Ｅ１，Ｅ２）近傍に正の壁電荷、維持電極（Ｅ３，Ｅ４）近傍に負の壁電荷を形成して、発光させる表示セルをメモリする。このアドレス放電の際に、Ｔｒ７１で各電極近傍に形成された壁電荷はアドレス放電時に各電極に印加される駆動波形と同じ極性であり、放電を補助している。

続くＴｓ７３では、Ｔａ７２のアドレス放電で壁電荷を形成してメモリした表示セルのみ、その壁電荷を利用してサステイン放電が発生する。

なお、前記リセット放電非対象とする表示ラインに対する駆動波形（電圧）の設計としては、該当表示電極対への同等波形の印加により前記同電位にする形態以外にも、近い波形の印加などにより該当表示電極間の放電開始電圧よりも小さい電圧となるようにしてもよい。

上記駆動波形（Ｐ１〜Ｐ４）により、Ｆｏでは偶数表示ライン（Ｌｅ）が、Ｆｅでは奇数表示ライン（Ｌｏ）が点灯表示ラインとなってリセット放電が発生し、また、Ｆｏでは奇数表示ライン（Ｌｏ）が、Ｆｅでは偶数表示ライン（Ｌｅ）が非点灯表示ラインとなってリセット放電も発生しない。

以上により、実施の形態１によれば、ＰＤＰ１０１において奇数／偶数の非点灯表示ラインにおける表示セルに対してリセットをかけないことで無駄な発光を削減できるため、背景輝度が低減しコントラストが向上できる。

（実施の形態２）
次に、図９，図１０，図１１を参照して実施の形態２を説明する。実施の形態２は、特徴として、実施の形態１の特徴である通常のリセット動作（第１種リセット動作）に加え、第２種リセット動作として間引きリセット動作を追加したものである。ＰＤＰ１０１の構造、ＰＤＰ装置の回路構成、フィールド６０構成などについては、実施の形態１と同様である。

図１１において、実施の形態２でのＦｏ，Ｆｅにおける各ＳＦ７０でのインターレース駆動による点灯対象、並びに、対応した第１種及び第２種リセット対象となる表示ラインを示している。前述した維持走査（ｘ/ｙ）を行わせる表示電極は、Ｅ１，Ｅ３であり、走査（ｙ）を行わせるのはＥ２、維持（ｘ）を行わせるのはＥ４である。Ｆｏ，Ｆｅごとに、先頭ＳＦ７０（「ＳＦ１」）では通常リセット（白丸印）を行い、以後のＳＦ７０（「ＳＦ２」〜「ＳＦ１０」）では間引きリセット（黒丸印）を行うように制御する。

なおこのリセット動作のタイミング及び対象ＳＦ７０は一例であって、先頭ＳＦ７０（「ＳＦ１」）以外のＳＦ７０（「ＳＦ２」〜「ＳＦ１０」）でのリセット動作では、通常リセットを選択することも可能である。即ち、その都度、間引きリセットや通常リセットを選択して組み合わせることが自由である。

図９，図１０において、各表示電極（Ｅ１〜Ｅ４）に対応した駆動波形（Ｐ１〜Ｐ４）について説明する。ＳＦ７０におけるＴｓ７３の最後及びそれに続くＴｒ７１の部分が特徴である。実施の形態２では、間引きリセットのために、Ｔｓ７３の最後のサステインパルス対において、電荷調整のために、即ち、次のＴｒ７１における通常の第１の期間（ｒ１）の波形と近くなるように、陽／陰のサステインパルスで終わるようにする。これにより、次のＴｒ７３の通常の第１の期間（ｒ１）の波形（４１，３１）を間引くことができる。

図９のＦｏにおいて、Ｅ１，Ｅ４が維持（ｘ）、Ｅ２，Ｅ３が走査（ｙ）の役割を果たす。Ｐａはアドレス電極２１に印加する駆動波形である。

最初に、Ｆｏの１番目のＳＦ７０（「ＳＦ１」）のＴｒ７１において、実施の形態１と同様に、第１の期間（ｒ１）と第２の期間（ｒ２）に応じて、Ｅ２，Ｅ３に、リセットパルス３１と調整パルス３２とが印加される。Ｅ１，Ｅ４には、陰極リセットパルス４１と陽極調整パルス４２とが印加される。即ち、各Ｌｅでリセット放電が行われる。

続くＴａ７２において、Ｅ２，Ｅ３に、走査パルス３３ａ，３３ｂが、すべての走査電極でタイミングをずらして印加される。一方、Ｅ１には、Ｅ２に上記のような走査パルスが印加されている間、陽極となる副走査パルス４３ａが印加される。Ｅ４には、Ｅ３に上記のような走査パルスが印加されている間、陽極となる副走査パルス４３ｂが印加される。アドレス電極２１には、各走査パルスに同期して、アドレス電極２１と走査電極の交点のセルでアドレス放電を起こさせるアドレスパルス５１，５２が印加される。

続くＴｓ７３において、Ｅ２，Ｅ３に、第１の陽サステインパルス３４が印加され、次に陰サステインパルス３５が印加され、同様に交互に極性を入れ替えながらパルス（３４，３５）が印加される。一方、Ｅ１，Ｅ４には、第１の陰サステインパルス４４が印加され、次に陽サステインパルス４５が印加され、同様に交互に極性を入れ替えながらパルス（４４，４５）が印加される。

ここで、Ｔｓ７３の最後において、次の「ＳＦ２」のＴｒ７１に入る直前のサステインパルスとして、Ｅ１とＥ４には、陰サステインパルス４４を印加し、Ｅ２とＥ３には、陽サステインパルス３４を印加する。このパルス対（４４，３４）によってＴｓ７３の放電を終わらせることで、次のＳＦ７０（「ＳＦ２」）のＴｒ７１でのＥ２及びＥ３に印加されるリセットパルス３１と、Ｅ１及びＥ４に印加される陰極リセットパルス４１とを間引くことができる。即ち、通常リセット動作でＴｒ７１の第１の期間（ｒ１）に印加している電荷蓄積パルスを間引くことができる。これにより、次のＳＦ７０（「ＳＦ２」）では、その直前ＳＦ７０（「ＳＦ１」）で点灯していた表示ライン及びセルのみに対してリセットがかかるようになる。即ち次のＳＦ７０（「ＳＦ２」）でのリセット動作（間引きリセット）では、Ｅ１とＥ４には陽極調整パルス（間引き陽調整パルス）１３０が印加され、Ｅ２とＥ３には電圧が徐々に弱くなる調整パルス（間引き調整パルス）１４０が印加される。その後は各ＳＦ７０で同様である。

上記Ｆｏ時の駆動波形による動作として、図９のＦｏにおいて、Ｔｒ７１では、リセットパルス３１と陰極リセットパルス４１が２つの表示電極に印加された偶数表示ライン（Ｌｅ）のセルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ２，Ｅ３）近傍に負の壁電荷、維持電極（Ｅ１，Ｅ４）近傍に正の壁電荷が形成される。この時、アドレス電極２１近傍にも正の壁電荷が形成される。奇数表示ライン（Ｌｏ）のセルでは２つの表示電極が同電位なので書き込みリセット放電は発生しない。続いて調整パルス３２と陽極調整パルス４２が２つの表示電極に印加された偶数表示ライン（Ｌｅ）のセルでは、印加電圧に壁電荷の電圧が重畳され、微弱な放電（調整リセット放電）が繰り返し発生する。これにより、走査電極（Ｅ２，Ｅ３）近傍の負の壁電荷、維持電極（Ｅ１，Ｅ４）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

続くＴａ７２では、前述した走査パルスとアドレスパルスでアドレス放電が発生し、さらに走査電極（Ｅ２，Ｅ３）と維持電極（Ｅ１，Ｅ４）の間の放電に移行して、走査電極（Ｅ２，Ｅ３）近傍に正の壁電荷、維持電極（Ｅ１，Ｅ４）近傍に負の壁電荷を形成して、発光させるセルをメモリする。このアドレス放電の際に、Ｔｒ７１で各電極近傍に形成された壁電荷はアドレス放電時に各電極に印加される駆動波形と同じ極性であり、放電を補助している。続くＴｓ７３では、アドレス放電で壁電荷を形成したセルのみ、その壁電荷を利用してサステイン放電が発生する。

間引きリセットの動作として、点灯したセルでの前記最後のサステインパルス対がＴｒ７１での電荷蓄積パルス（３１＋４１）の役割を果たし、走査電極（Ｅ２，Ｅ３）付近に負の壁電荷、維持電極（Ｅ１，Ｅ４）近傍に正の壁電荷が形成される。例えばＴｓ７３の最後の陰サステインパルス４４と、Ｔｒ７１の第１の期間（ｒ１）の陰極リセットパルス４１とが、類似の波形である。奇数表示ライン（Ｌｏ）のセルでは２つの電極が同電位なので書き込みリセット放電は発生しない。続いて電荷調整パルス（１４０＋１３０）が２つの電極に印加された偶数表示ライン（Ｌｅ）のセルでは、印加電圧に壁電荷の電圧が重畳され、微弱な放電（調整リセット放電）が前のＳＦ７０で点灯していたセルのみ繰り返し発生する。これにより、走査電極（Ｅ２，Ｅ３）近傍の負の壁電荷、維持電極（Ｅ１，Ｅ４）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

また図１０のＦｅにおいて、Ｆｏ時と同様の考え方で、今度はＥ３，Ｅ４が維持（ｘ）、Ｅ１，Ｅ２が走査（ｙ）の役割を果たすように制御する。まずＴｒ７１において、Ｅ１，Ｅ２に、リセットパルス３６と調整パルス３７が印加される。Ｅ３，Ｅ４には、陰極リセットパルス４６と陽極調整パルス４７が印加される。続くＴａ７２において、Ｅ１，Ｅ２に、走査パルス３８ａ，３８ｂがすべての走査電極でタイミングをずらして印加される。一方、Ｅ４には、Ｅ１に走査パルスが印加されている間、陽極となる副走査パルス４８ｂが印加される。Ｅ３には、Ｅ２に走査パルスが印加されている間、陽極となる副走査パルス４８ａが印加される。アドレス電極２１には、走査パルスに同期して、アドレス電極２１と走査電極の交点のセルでアドレス放電を起こさせるアドレスパルス５６，５７が印加される。

続くＴｓ７３において、Ｅ１，Ｅ２に、第１の陽サステインパルス３９が印加され、次に陰サステインパルス４０が印加され、同様に交互に極性を入れ替えながら繰り返しパルス（３９，４０）が印加される。一方、Ｅ３，Ｅ４には、第１の陰サステインパルス４９が印加され、次に陽サステインパルス５０が印加され、同様に交互に極性を入れ替えながらパルス（４９，５０）が印加される。

Ｔｓ７３で、間引きリセットのために、次の「ＳＦ２」に入る直前のサステインパルスとして、Ｅ３とＥ４には、陰サステインパルス４９が印加され、Ｅ１とＥ２には陽サステインパルス３９が印加される。このパルス対（４９，３９）によってＴｓ７３の放電を終わらせることで、次のＴｒ７１でのＥ１及びＥ２に印加されるリセットパルス３６と、Ｅ３及びＥ４に印加される陰極リセットパルス４６とを間引くことができ、次の「ＳＦ２」で直前の「ＳＦ１」で点灯していた表示ラインのセルのみに対してリセットがかかるようになる。「ＳＦ２」のＴｒ７３でのリセットでは、Ｅ３とＥ４には陽極調整パルス１３１が印加され、Ｅ１とＥ２には電圧が徐々に弱くなる調整パルス１４１が印加される。

上記Ｆｅ時の駆動波形による動作は、Ｆｏ時の動作と考え方は同様である。Ｆｅ時において、点灯したセルでの前記最後のサステインパルス対がＴｒ７１でのリセットパルス３６と陰極リセットパルス４６の役割を果たし、走査電極（Ｅ１，Ｅ２）付近に負の壁電荷、維持電極（Ｅ３，Ｅ４）近傍に正の壁電荷が形成される。偶数表示ライン（Ｌｅ）のセルでは２つの表示電極が同電位なので書き込みリセット放電は発生しない。続いて調整パルス１４１と陽極調整パルス１３１が２つの表示電極に印加された奇数表示ライン（Ｌｏ）のセルでは、印加電圧に壁電荷の電圧が重畳され、微弱な放電（調整リセット放電）が前のＳＦ７０で点灯していたセルのみ繰り返し発生する。これにより、走査電極（Ｅ１，Ｅ２）近傍の負の壁電荷、維持電極（Ｅ３，Ｅ４）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

上記駆動波形（Ｐ１〜Ｐ４）により、Ｆｏでは偶数表示ライン（Ｌｅ）が、Ｆｅでは奇数表示ライン（Ｌｏ）が点灯及びリセットされる表示ラインとなり、Ｆｏでは奇数表示ライン（Ｌｏ）が、Ｆｅでは偶数表示ライン（Ｌｅ）が非点灯表示ラインとなりリセット放電も発生しない。

以上により、実施の形態２によれば、実施の形態１と同様に背景輝度低減などにつながると共に、間引きリセットにより一部波形を間引くことによって駆動時間の短縮化につながる。

（実施の形態３）
次に、図１２，図１３，図１４，図１５を参照して実施の形態３を説明する。実施の形態３は、特徴として、実施の形態１の特徴である通常のリセット動作（第１種リセット動作）に加え、第２種リセット動作として間引きリセット動作を追加したものである。ＰＤＰ１０１の構造（第２構成）、フィールド６０構成などについては、実施の形態１と同様である。

図１２において、実施の形態３のＰＤＰ装置の概略構成を示している。ＰＤＰ１０１Ｂは、前記図３で示すＰＤＰ１０１と同様の構造である（ただし実施の形態１とは表示電極の役割が異なる）。ＰＤＰ装置の回路構成として、回路部１００Ｂは、制御回路１１３、アドレス駆動回路１１２、維持回路（Ｘ）１１０、走査回路（Ｙ）１１１を有する。

維持回路１１０は、表示電極に維持電極の役割を果たさせるための駆動回路である。走査回路１１１は、表示電極に走査電極の役割を果たさせるための駆動回路である。

ＰＤＰ１０１Ｂの各表示電極（Ｅ）は、維持回路１１０に接続される維持用（ｘ）の電極（第１種の電極：Ｅｘ）と、走査回路１１１に接続される走査用（ｙ）の電極（第２種の電極：Ｅｙ）とが、交互に繰り返し配置されている。さらに、本ＰＤＰ１０１Ｂは、走査用（ｙ）の表示電極の両側に表示ラインを形成するため、全体の表示ラインの最上部に、１番目の表示電極（Ｄ１）として、維持回路１１０に接続される表示電極を有する。

図１５において、各ＳＦ７０での点灯表示ライン及びセル、並びにリセット対象を示している。実施の形態３では、全ＳＦ７０で同様に制御する（前記間引きリセットは無しである）。表示電極（Ｅ）において、Ｅ１，Ｅ３は維持用（ｘ）、Ｅ２，Ｅ４は走査用（ｙ）にする。全体の表示電極（Ｄ）において、走査電極（Ｅ２，Ｅ４）は（２Ｎ）本目に、維持電極（Ｅ１，Ｅ３）は（２Ｎ−１）本目に配置されている。最初と最終の表示電極（Ｄ）は維持電極である。インターレース駆動に対応して、Ｆｏでは奇数表示ライン（Ｌｏ）が、Ｆｅでは偶数表示ライン（Ｌｅ）が点灯表示ラインとなり、Ｆｏでは偶数表示ライン（Ｆｅ）が、Ｆｅでは奇数表示ライン（Ｌｏ）が非点灯表示ラインとなりリセット放電も発生しない。Ｔｒ７１における２つの期間（Ｒ１，Ｒ２）による二段階の制御では、例えばＦｏにおける奇数の表示ライン（Ｌｏ）の半分（例えばＬ２，Ｌ６，……）を先に、残り半分（例えばＬ４，Ｌ８，……）を後にリセット放電させる。

図１３及び図１４において、実施の形態３の駆動方法を示す駆動波形として特にＴｒ７１部分を示している（前述の実施の形態と記号は同様であるが波形は異なる）。図１５に示すような奇数番目の維持用（ｘ，ｏ）と偶数番目の走査用（ｙ，ｅ）との二種類の表示電極（Ｄ）が交互に配置されている表示電極群（Ｅ１〜Ｅ４）に対応した駆動波形（Ｐ１〜Ｐ４）及びアドレス電極２１の駆動波形（Ｐａ）を示す。

Ｅ１とＥ３は維持回路１１０に接続されており、Ｅ２とＥ４は走査回路１１１に接続されている。また、各ＳＦ７０に印加される駆動波形は基本的に同じであるため、ＦｏとＦｅにおける代表的な駆動波形の一例を説明する。

実施の形態３では、Ｔｒ７１における第１の期間（Ｒ１）と第２の期間（Ｒ２）とでの二段階の壁電荷制御によるリセット動作を実行する。

図１３のＦｏのＴｒ７１において、第１の期間（Ｒ１）で、Ｅ２に、電圧が徐々に高くなるリセットパルス１６０と、Ｅ１に、電圧が徐々に低くなる調整パルス（陰極リセットパルス）１５０とが印加され、その間に、Ｅ３には、Ｅ２とほぼ同電位になるようなリセット放電回避陽パルス１７０が、Ｅ４には、Ｅ１とほぼ同電位になるようなリセット放電回避陰パルス１８０が、それぞれ印加される。

これらのパルスによる動作において、Ｅ１，Ｅ２間には、リセットパルス１６０と陰極リセットパルス１５０が２つの表示電極に印加された奇数表示ライン（Ｌｏ）のセルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ２）近傍に負の壁電荷、維持電極（Ｅ１）近傍に正の壁電荷が形成される。これにより、Ｅ１−Ｅ２間をリセットする間に、Ｅ３−Ｅ４間、Ｅ２−Ｅ３間、及びＥ４−Ｅ１間で、それぞれリセットがかかるのを防ぐことができる。

第１の期間（Ｒ１）の第２の期間（ｒ２）では、Ｅ１に陽極調整パルス１５１、Ｅ２に調整パルス１６１、Ｅ３にリセット調整回避陰パルス１７１、Ｅ４にリセット調整回避陽パルス１８１が、それぞれ印加される。

その後のＴｒ７１の第２の期間（Ｒ２）には、今度はＥ３，Ｅ４間をリセットするために、Ｅ４に、電圧が徐々に高くなるリセットパルス１６０と、Ｅ３に、電圧が徐々に低くなる調整パルス１５０とを印加し、Ｅ１−Ｅ２間およびＥ２−Ｅ３間でリセットがかからないように、Ｅ２にはＥ３とほぼ同電位になるようなリセット放電回避陰パルス１８０が、Ｅ１にはＥ４とほぼ同電位になるようなリセット放電回避陽パルス１７０が、それぞれ印加される。

これらのパルスによる動作において、Ｅ３，Ｅ４間には、リセットパルス１６０と陰極リセットパルス１５０が２つの表示電極に印加された奇数表示ライン（Ｌｏ）のセルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ４）近傍に負の壁電荷、維持電極（Ｅ３）近傍に正の壁電荷が形成される。これにより、Ｅ３−Ｅ４間をリセットする間に、Ｅ１−Ｅ２間、Ｅ２−Ｅ３間、及びＥ４−Ｅ１間で、リセットがかかるのを防ぐことができる。

第２の期間（Ｒ２）の第２の期間（ｒ２）には、Ｅ１にリセット調整回避陰パルス１７１、Ｅ２にリセット調整回避陽パルス１８１、Ｅ３に陽極調整パルス１５１、Ｅ４に調整パルス１６１がそれぞれ印加される。

また図１４のＦｅのＴｒ７１においては、Ｅ２に、電圧が徐々に高くなるリセットパルス１６５と、Ｅ３に、電圧が徐々に低くなる調整パルス１５５とが印加され、その間に、Ｅ４にはＥ３とほぼ同電位になるようなリセット放電回避陰パルス１８５が、Ｅ１にはＥ２とほぼ同電位になるようなリセット放電回避陽パルス１７５が、それぞれ印加される。

これらのパルスによる動作において、Ｅ２，Ｅ３間には、陰極リセットパルス１５５とリセットパルス１６５が２つの表示電極に印加された偶数表示ライン（Ｌｅ）のセルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ２）近傍に負の壁電荷、維持電極（Ｅ３）近傍に正の壁電荷が形成される。これにより、Ｅ２−Ｅ３間をリセットする間に、Ｅ１−Ｅ２間、Ｅ３−Ｅ４間、及びＥ４−Ｅ１間で、リセットがかかるのを防ぐことができる。

第１の期間（Ｒ１）の第２の期間（ｒ２）では、Ｅ１にリセット調整回避陰パルス１７６、Ｅ２に調整パルス１６６、Ｅ３に陽極調整パルス１５６、Ｅ４に調整パルス１８６が、それぞれ印加される。

その後のＴｒ７１の第２の期間（Ｒ２）には、今度はＥ４，Ｅ１間をリセットするために、Ｅ４に、電圧が徐々に高くなるリセットパルス１６５と、Ｅ１に、電圧が徐々に低くなる調整パルス１５５とを印加し、Ｅ２にはＥ１とほぼ同電位になるようなリセット放電回避陰パルス１８５が、Ｅ３にはＥ４とほぼ同電位になるようなリセット放電回避陽パルス１７５がそれぞれ印加される。

これらのパルスによる動作において、Ｅ４，Ｅ１間には、リセットパルス１６５と陰極リセットパルス１５５が２つの表示電極に印加された偶数表示ライン（Ｌｅ）のセルでは、微弱な放電（書き込みリセット放電）が繰り返し発生し、走査電極（Ｅ４）近傍に負の壁電荷、維持電極（Ｅ１）近傍に正の壁電荷が形成される。これにより、Ｅ４−Ｅ１間をリセットする間に、Ｅ１−Ｅ２間、Ｅ２−Ｅ３間、及びＥ３−Ｅ４間で、リセットがかかるのを防ぐことができる。

第２の期間（Ｒ２）の第２の期間（ｒ２）には、Ｅ１に陽極調整パルス１５６、Ｅ２にリセット調整回避陽パルス１８６、Ｅ３にリセット調整回避陰パルス１７６、Ｅ４に調整パルス１６６がそれぞれ印加される。

上記駆動波形により、Ｆｏでは奇数表示ライン（Ｌｏ）が、Ｆｅでは偶数表示ライン（Ｌｅ）が点灯表示ラインとなり、それぞれの点灯表示ラインでリセット放電が発生し、また、Ｆｏでは偶数表示ライン（Ｆｅ）が、Ｆｅでは奇数表示ライン（Ｌｏ）が非点灯表示ラインとなりリセット放電も発生しない。

以上により、実施の形態３によれば、奇数／偶数の非点灯表示ラインにおける表示セルに対してリセットをかけないことで無駄な発光を削減できるため、背景輝度が低減しコントラストが向上できる。

（実施の形態４）
次に、図１６，図１７を参照して実施の形態４を説明する。実施の形態４は、特徴として、実施の形態２及び３の両方の特徴を備えたものである。ＰＤＰ１０１の構造（第２構成）、フィールド６０構成などについては、実施の形態１と同様であり、回路構成については、実施の形態３と同様である。

図１６，図１７において、実施の形態４の駆動方法における駆動波形を示している。実施の形態３と同様に維持電極（Ｅ１，Ｅ３）と走査電極（Ｅ２，Ｅ４）とが交互に配置されている表示電極群（Ｅ１〜Ｅ４）に対する駆動波形（Ｐ１〜Ｐ４）である。Ｅ１とＥ３は維持回路１１０に接続されており、Ｅ２とＥ４は走査回路１１１に接続されている。また、実施の形態４で各ＳＦ７０に印加される駆動波形は基本的には同じであるため、ＦｏとＦｅにおける代表的な駆動波形の一例を説明する。

まず、図１６のＦｏにおいて、Ｔｒ７１の第１の期間（Ｒ１）においては、Ｅ１−Ｅ２間リセット及びそれ以外での非リセットのために、Ｅ２にリセットパルス１６０、Ｅ１に調整パルス１５０が印加され、その間に、Ｅ３にはＥ２とほぼ同電位になるようなリセット放電回避陽パルス１７０が、Ｅ４にはＥ１とほぼ同電位になるようなリセット放電回避陰パルス１８０が印加される。続いて、Ｅ１〜Ｅ４に、前述形態と同様に各パルス（１５１，１６１，１７１，１８１）が印加される。その後の第２の期間（Ｒ２）には、Ｅ３−Ｅ４間リセット及びそれ以外での非リセットのために、Ｅ４にリセットパルス１６０、Ｅ３に調整パルス１５０を印加し、Ｅ２にはＥ３とほぼ同電位になるようなリセット放電回避陰パルス１８０、Ｅ１にはＥ４とほぼ同電位になるようなリセット放電回避陽パルス１７０が印加される。続いて、Ｅ１〜Ｅ４に、前述形態と同様に各パルス（１７１，１８１，１５１，１６１）が印加される。

続くＴａ７２においては、前述形態と同様に、走査パルス３３ａ，３３ｂ、副走査パルス４３ａ、副走査パルス４３ｂが印加され、アドレス電極２１には、アドレスパルス５１，５２が印加される。

続くＴｓ７３においては、Ｅ２，Ｅ３に、第１の陽サステインパルス２３２、第２の陰サステインパルス２３３といったように交互に極性を入れ替えながら繰り返しパルスが印加される。一方、Ｅ１，Ｅ４には、第１の陰サステインパルス２３０、第２の陽サステインパルス２３１といったように交互に極性を入れ替えながら繰り返しパルスが印加される。そして、次の「ＳＦ２」のＴｒ７１に入る直前のＴｓ７３の最後のサステインパルス対では、間引きリセットのために、Ｅ１とＥ３には陰サステインパルス２３０が、Ｅ２とＥ４には陽サステインパルス２３２が印加される。

このパルス対によってＴｓ７３での放電が終わることで、次のＴｒ７１における各第１の期間（ｒ１）の電荷蓄積パルス、即ちリセットパルス１６０と陰極リセットパルス１５０、並びに、リセット放電回避陰パルス１８０とリセット放電回避陽パルス１７０、の二組を間引くことができ、次のＳＦ７０で、直前に点灯していた表示ライン及びセルのみに対してリセットがかかるようになる。

次の「ＳＦ２」のＴｒ７１のリセット動作では、前半部（ｒ２’）では、Ｅ１には陽極調整パルス１９０が印加され、Ｅ２には調整パルス２００が印加され、Ｅ４にはＥ１とほぼ同電位になるようなリセット調整回避陽パルス２０１が印加され、Ｅ３にはＥ２と同電位になるようなリセット調整回避陰パルス１９１が印加される。後半部（ｒ２’’）では、Ｅ３には陽極調整パルス１９０が印加され、Ｅ４には調整パルス２００が印加され、Ｅ１にはＥ４とほぼ同電位になるようなリセット調整回避陰パルス１９１が印加され、Ｅ２にはＥ３と同電位になるようなリセット調整回避陽パルス２０１が印加される。その後は同様である。

これらのパルスによる動作において、前述形態と同様に、Ｔｒ７１のＲ１では、Ｅ１，Ｅ２間、奇数表示ライン（Ｌｏ）のセルでは、書き込みリセット放電が発生し、Ｅ１−Ｅ２間をリセットする間に、それ以外の表示電極間でリセットがかかるのを防ぐことができる。その後のリセットで、Ｅ３，Ｅ４間、奇数表示ライン（Ｌｏ）のセルでは、書き込みリセット放電が発生し、Ｅ３−Ｅ４間をリセットする間に、それ以外の表示電極間でリセットがかかるのを防ぐことができる。

続くＴａ７２では、前述形態と同様のアドレス動作がなされる。続くＴｓ７３では、アドレス放電で壁電荷を形成したセルのみ、その壁電荷を利用してサステイン放電が発生する。点灯したセルでの最後のサステインパルス対がＴｒ７１でのリセットパルス１６０と陰極リセットパルス１５０の役割を果たし、走査電極（Ｅ２，Ｅ４）付近に負の壁電荷、維持電極（Ｅ１，Ｅ３）近傍に正の壁電荷が形成される。偶数表示ライン（Ｌｅ）のセルでは２つの表示電極が同電位なので書き込みリセット放電は発生しない。続いて調整パルス２００と陽極調整パルス１９０が２つの表示電極に印加された奇数表示ライン（Ｌｏ）のセルでは、印加電圧に壁電荷の電圧が重畳され、調整リセット放電が前ＳＦ７０で点灯していたセルのみ繰り返し発生する。これにより、走査電極（Ｅ２,Ｅ４）近傍の負の壁電荷、維持電極（Ｅ１，Ｅ３）近傍の正の壁電荷量が減少し、調整される。この時、アドレス電極２１近傍の正の壁電荷も減少し、調整される。

また、図１７のＦｅにおいて、Ｔｒ７１においては、Ｅ２にリセットパルス１６５と、Ｅ３に調整パルス１５５とが印加され、その間に、Ｅ１にはＥ２とほぼ同電位になるようなリセット放電回避陽パルス１７５が、Ｅ４にはＥ３とほぼ同電位になるようなリセット放電回避陰パルス１８５がそれぞれ印加される。その後には、Ｅ４，Ｅ１間リセット及びそれ以外の非リセットのために、Ｅ４にリセットパルス１６５と、Ｅ１に調整パルス１５５とが印加され、Ｅ２にはＥ１とほぼ同電位になるようなリセット放電回避陰パルス１８５、Ｅ３にはＥ４とほぼ同電位になるようなリセット放電回避陽パルス１７５が印加される。

続くＴａ７２においては、前述形態と同様に、走査パルス３８ａ，３８ｂ、副走査パルス４８ｂ、副走査パルス４８ａが印加される。アドレス電極２１には、アドレスパルス５６，５７が印加される。

続くＴｓ７３においては、Ｅ１，Ｅ２に、第１の陽サステインパルス２３４、第２の陰サステインパルス２３５といったように繰り返しパルスが印加される。一方、Ｅ３，Ｅ４には、第１の陰サステインパルス２３７、第２の陽サステインパルス２３６といったように繰り返しパルスが印加される。「ＳＦ２」に入る直前のサステインパルスは、Ｅ１とＥ３には、陰サステインパルス２３７が印加され、Ｅ２とＥ４には、陽サステインパルス２３４が印加される。このパルス対によって放電が終わることで、リセットパルス１６５、陰極リセットパルス１５５、リセット放電回避陰パルス１８５、及びリセット放電回避陽パルス１７５を間引くことができ、次のＳＦ７０では直前ＳＦ７０で点灯していたセルのみに対してリセットがかかるようになる。

「ＳＦ２」でのリセット動作では、前半部（ｒ２’）では、Ｅ３には陽極調整パルス２０３、Ｅ２には調整パルス１９２、Ｅ４にはＥ３とほぼ同電位になるようなリセット調整回避陽パルス１９３、Ｅ１にはＥ２と同電位になるようなリセット調整回避陰パルス２０２がそれぞれ印加される。後半部（ｒ２’’）では、Ｅ１には陽極調整パルス２０３、Ｅ４には調整パルス１９２、Ｅ３にはＥ４とほぼ同電位になるようなリセット調整回避陰パルス２０２、Ｅ２にはＥ１と同電位になるようなリセット調整回避陽パルス１９３がそれぞれ印加される。

これらのパルスによる動作において、Ｒ１で、Ｅ２，Ｅ３間、偶数表示ライン（Ｌｅ）では、書き込みリセット放電が発生し、Ｅ２−Ｅ３間をリセットする間にそれ以外の電極間でリセットがかかるのを防ぐことができる。その後のＲ２で、Ｅ４，Ｅ１間、偶数表示ライン（Ｌｅ）では、書き込みリセット放電が発生し、Ｅ４−Ｅ１間をリセットする間にそれ以外の電極間でリセットがかかるのを防ぐことができる。

続くＴａ７２では、前述形態と同様にアドレス動作がなされる。続くＴｓ７３では、前述形態と同様にサステイン動作がなされる。点灯したセルでの最後のサステインパルス対がＴｒ７１でのリセットパルス１６５と陰極リセットパルス１５５の役割を果たし、Ｆｏ時と同様の動作により、各電極近傍の壁電荷量が調整される。

以上、実施の形態４によれば、前記実施の形態２及び３の両方による効果が得られ、背景輝度の低減などと共に駆動時間の短縮化が可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、ＰＤＰ装置などのディジタル表示装置に利用可能である。

Claims (12)

1. 第１基板上に、第１方向に伸びるように平行に配置され、第１方向と垂直な第２方向で両側に隣り合う当該電極との間にそれぞれ放電ギャップを形成する表示電極群と、前記表示電極群を覆う誘電体層及び保護層とを有し、
   前記第１基板に対向する第２基板上に、前記表示電極群と交差するように配置されるアドレス電極群と、前記アドレス電極群を覆う誘電体層と、前記アドレス電極群の両側に配置され前記第２方向に伸びる第２隔壁と、前記表示電極と重なるように前記第１方向に伸びる第１隔壁と、前記第１及び第２隔壁間の領域に塗付された蛍光体とを有し、
   前記第１基板と第２基板を貼り合わせてなり、隣り合う前記表示電極の対でそれぞれ表示ラインが形成され、前記第１及び第２隔壁により格子状に囲まれ前記表示電極の対と前記アドレス電極が交差する領域に表示セルが形成されるプラズマディスプレイパネルの駆動方法であって、
   前記プラズマディスプレイパネルのフィールドごとに、奇数と偶数の前記表示ラインを交互に点灯表示させるインターレース駆動方式を用い、
   駆動回路側からの駆動波形により、前記点灯表示対象となる前記奇数と偶数のいずれか一方側のみの前記表示ラインの表示電極の対を対象として、アドレッシングの準備動作となるリセット動作を行うことを特徴とする、プラズマディスプレイパネルの駆動方法。
2. 請求項１記載のプラズマディスプレイパネルの駆動方法において、
   前記プラズマディスプレイパネルのフィールドを階調で分割する複数のサブフィールドを有し、前記サブフィールドは、リセット期間、アドレス期間、及びサステイン期間を有し、
   前記リセット期間の動作において、前記点灯表示対象となる前記奇数と偶数のいずれか一方側の表示ラインの表示電極の対に、リセット放電を発生させるパルスを印加し、その他方側の表示ラインの表示電極の対に、リセット放電を発生させないパルスを印加するものであり、
   奇数と偶数の前記フィールドの各々において、少なくとも先頭の前記サブフィールドで、
   前記リセット期間に、各前記表示ラインで前記点灯表示対象ではない他方側の表示ラインの表示電極の対に対しては、同電位、もしくは、当該表示電極の対の放電開始電圧よりも小さい電圧を印加することを特徴とする、プラズマディスプレイパネルの駆動方法。
3. 請求項２記載のプラズマディスプレイパネルの駆動方法において、
   前記表示電極群は、
   走査パルスの印加が行われない維持用の第１種電極と、
   走査パルスの印加が行われる走査用の第２種電極と、
   前記維持及び前記走査が選択的に行われる第３種電極とで構成され、
   前記第１種電極は、｛１，４Ｎ＋１｝本目に、
   前記第２種電極は、｛４Ｎ−１｝本目に、
   前記第２種電極は、｛４Ｎ，４Ｎ−２｝本目に、それぞれ配置され、
   前記第３種電極において、前記（４Ｎ−２）の表示電極では、前記奇数のフィールドでは前記維持の役割に駆動し、前記偶数のフィールドでは前記走査の役割に駆動し、前記（４Ｎ）の表示電極では、前記奇数のフィールドでは前記走査の役割に駆動し、前記偶数のフィールドでは前記維持の役割に駆動することを特徴とする、プラズマディスプレイパネルの駆動方法。
4. 請求項３記載のプラズマディスプレイパネルの駆動方法において、
   前記リセット期間に前記表示電極群に印加される駆動波形は、第１の期間の電荷蓄積のためのパルスと、続く第２の期間の電荷調整のためのパルスとを有し、
   前記フィールドにおける先頭以外のサブフィールドで、直前のサブフィールドで点灯させた表示セルを含む前記奇数と偶数の一方側の表示ラインのみを対象として、
   前記サステイン期間の最後において、次の前記リセット期間の前記第１の期間のパルスを間引く調整のためのパルス放電を発生させるサステインパルス対を印加することにより、前記次のリセット期間における第１の期間のパルスの印加を間引く動作を行うことを特徴とする、プラズマディスプレイパネルの駆動方法。
5. 請求項２記載のプラズマディスプレイパネルの駆動方法において、
   前記表示電極群は、
   走査パルスの印加が行われない維持用の第１種電極と、
   走査パルスの印加が行われる走査用の第２種電極とで構成され、
   前記第１種電極は、｛２Ｎ−１，２Ｎ＋１｝本目に、
   前記第２種電極は、｛２Ｎ｝本目に、それぞれ配置されることを特徴とする、プラズマディスプレイパネルの駆動方法。
6. 請求項５記載のプラズマディスプレイパネルの駆動方法において、
   前記リセット期間に印加される駆動波形は、第１の期間の電荷蓄積のためのパルスと、続く第２の期間の電荷調整のためのパルスとを有し、
   前記フィールドにおける先頭以外のサブフィールドで、直前のサブフィールドで点灯させた表示セルを含む前記奇数と偶数の一方側の表示ラインのみを対象として、
   前記サステイン期間の最後において、次の前記リセット期間の前記第１の期間のパルスを間引く調整のためのパルス放電を発生させるサステインパルス対を印加することにより、前記次のリセット期間における第１の期間のパルスの印加を間引く動作を行うことを特徴とする、プラズマディスプレイパネルの駆動方法。
7. 第１基板上に、第１方向に伸びるように平行に配置され、第１方向と垂直な第２方向で両側に隣り合う当該電極との間にそれぞれ放電ギャップを形成する表示電極群と、前記表示電極群を覆う誘電体層及び保護層とを有し、
   前記第１基板に対向する第２基板上に、前記表示電極群と交差するように配置されるアドレス電極群と、前記アドレス電極群を覆う誘電体層と、前記アドレス電極群の両側に配置され前記第２方向に伸びる第２隔壁と、前記表示電極と重なるように前記第１方向に伸びる第１隔壁と、前記第１及び第２隔壁間の領域に塗付された蛍光体とを有し、
   前記第１基板と第２基板を貼り合わせてなり、隣り合う前記表示電極の対でそれぞれ表示ラインが形成され、前記第１及び第２隔壁により格子状に囲まれ前記表示電極の対と前記アドレス電極が交差する領域に表示セルが形成されるプラズマディスプレイパネルと、
   前記表示電極群に電圧を印加する第１の駆動回路と、前記アドレス電極群に電圧を印加する第２の駆動回路と、前記第１と第２の駆動回路を制御する制御回路とを有し、
   前記プラズマディスプレイパネルのフィールドごとに、奇数と偶数の前記表示ラインを交互に点灯表示させるインターレース駆動方式を用い、
   前記第１の駆動回路側からの駆動波形により前記表示電極群を駆動することにより、
   前記点灯表示対象となる前記奇数と偶数のいずれか一方側のみの前記表示ラインの表示電極の対を対象として、アドレッシングの準備動作となるリセット動作を行うことを特徴とするプラズマディスプレイ装置。
8. 請求項７記載のプラズマディスプレイ装置において、
   前記プラズマディスプレイパネルのフィールドを階調で分割する複数のサブフィールドを有し、前記サブフィールドは、リセット期間、アドレス期間、及びサステイン期間を有し、
   前記リセット期間の動作において、前記点灯表示対象となる前記奇数と偶数のいずれか一方側の表示ラインの表示電極の対に、リセット放電を発生させるパルスを印加し、その他方側の表示ラインの表示電極の対に、リセット放電を発生させないパルスを印加するものであり、
   奇数と偶数の前記フィールドの各々において、少なくとも先頭の前記サブフィールドで、
   前記リセット期間に、各前記表示ラインで前記点灯表示対象ではない他方側の表示ラインの前記表示電極の対に対しては、同電位、もしくは、当該表示電極の対の放電開始電圧よりも小さい電圧を印加することを特徴とするプラズマディスプレイ装置。
9. 請求項８記載のプラズマディスプレイ装置において、
   前記表示電極群は、
   走査パルスの印加が行われない維持用の第１種電極と、
   走査パルスの印加が行われる走査用の第２種電極と、
   前記維持及び前記走査が選択的に行われる第３種電極とで構成され、
   前記第１種電極は、｛１，４Ｎ＋１｝本目に、
   前記第２種電極は、｛４Ｎ−１｝本目に、
   前記第２種電極は、｛４Ｎ，４Ｎ−２｝本目に、それぞれ配置され、
   前記第１の駆動回路は、前記第１種電極を駆動する回路と、前記第２種電極を駆動する回路と、前記第３種電極を駆動する回路とを有し、
   前記第３種電極において、前記（４Ｎ−２）の表示電極では、前記奇数のフィールドでは前記維持の役割に駆動し、前記偶数のフィールドでは前記走査の役割に駆動し、前記（４Ｎ）の表示電極では、前記奇数のフィールドでは前記走査の役割に駆動し、前記偶数のフィールドでは前記維持の役割に駆動することを特徴とするプラズマディスプレイ装置。
10. 請求項９記載のプラズマディスプレイ装置において、
    前記リセット期間に前記表示電極に印加される駆動波形は、第１の期間の電荷蓄積のためのパルスと、続く第２の期間の電荷調整のためのパルスとを有し、
    前記フィールドにおける先頭以外のサブフィールドで、直前のサブフィールドで点灯させた表示セルを含む前記奇数と偶数の一方側の表示ラインのみを対象として、
    前記サステイン期間の最後において、次の前記リセット期間の前記第１の期間のパルスを間引く調整のためのパルス放電を発生させるサステインパルス対を印加することにより、前記次のリセット期間における第１の期間のパルスの印加を間引く動作を行うことを特徴とするプラズマディスプレイ装置。
11. 請求項８記載のプラズマディスプレイ装置において、
    前記表示電極群は、
    走査パルスの印加が行われない維持用の第１種電極と、
    走査パルスの印加が行われる走査用の第２種電極とで構成され、
    前記第１種電極は、｛２Ｎ−１，２Ｎ＋１｝本目に、
    前記第２種電極は、｛２Ｎ｝本目に、それぞれ配置され、
    前記第１の駆動回路は、前記第１種電極を駆動する回路と、前記第２種電極を駆動する回路とを有することを特徴とするプラズマディスプレイ装置。
12. 請求項１１記載のプラズマディスプレイ装置において、
    前記リセット期間に印加される駆動波形は、第１の期間の電荷蓄積のためのパルスと、続く第２の期間の電荷調整のためのパルスとを有し、
    前記フィールドにおける先頭以外のサブフィールドで、直前のサブフィールドで点灯させた表示セルを含む前記奇数と偶数の一方側の表示ラインのみを対象として、
    前記サステイン期間の最後において、次の前記リセット期間の前記第１の期間のパルスを間引く調整のためのパルス放電を発生させる正または負のサステインパルスを印加することにより、前記次のリセット期間における第１の期間のパルスの印加を間引く動作を行うことを特徴とするプラズマディスプレイ装置。

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