JP2002304151A

JP2002304151A - プラズマディスプレイパネル用駆動装置及びプラズマディスプレイ装置

Info

Publication number: JP2002304151A
Application number: JP2001105843A
Authority: JP
Inventors: Kenichi Kawabata; 憲一川畑
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-04
Filing date: 2001-04-04
Publication date: 2002-10-18

Abstract

(57)【要約】【課題】最上部に配設されている集積回路自身からの
発熱量を抑制することにより、ヒートシンクやファンの
配設を不要としてコストを低減できるプラズマディスプ
レイパネル用駆動装置を得る。【解決手段】合計４８０本の行電極Ｙ₁〜Ｙ₄₈₀の各々
は、最上部に配設されている集積回路５１ａの出力端子
ＯＵＴ３３から、最下部に配設されている集積回路５８
ａの出力端子ＯＵＴ６４までの、合計４８０個の出力端
子にそれぞれ接続されている。従って、スキャンドライ
バ部４２においては、いずれの行電極Ｙ₁〜Ｙ₄₈₀にも接
続されていない３２個の余剰の出力端子の全てが、最上
部に配設された集積回路５１ａ内に存在している。これ
により、集積回路５１ａ自身からの発熱量を、他の集積
回路５２ａ〜５８ａ自身からの発熱量よりも抑制するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル（以下「ＰＤＰ」と称する）を駆動するため
のＰＤＰ用駆動装置、及び該ＰＤＰ用駆動装置を備える
プラズマディスプレイ装置に関するものである。

【０００２】

【従来の技術】図５は、従来のＰＤＰ２１の放電セル構
造を模式的に示す斜視図である（特開平１０−３２８１
号公報参照）。表示面である第１主面（図５における上
面）を有する前面ガラス基板１０２の第２主面（図５に
おける下面）上には、互いに対を成す帯状の行電極（維
持電極）Ｘ及び行電極（走査電極）Ｙが、いずれも紙面
の左右方向に沿って平行に形成されている。図５には、
各１本の行電極Ｘ及び行電極Ｙのみが図示されている
が、ＰＤＰ２１全体では行電極Ｘ及び行電極Ｙから成る
電極対（以下「電極対ＸＹ」とも称する）が複数対形成
されている。各電極対ＸＹは、ＰＤＰ２１の表示面にお
ける各表示ラインに相当する。前面ガラス基板１０２の
第２主面上には、行電極Ｘ，Ｙを覆って誘電体層１０６
が形成されている。また、誘電体層１０６上には保護層
１０７が形成されている。

【０００３】放電空間を挟んで前面ガラス基板１０２に
対向する背面ガラス基板１０３の主面（前面ガラス基板
１０２に対向する側の面）上には、行電極Ｘ，Ｙが延在
する方向に垂直な方向に沿って延在する複数（図５では
そのうちの３本を図示している）の帯状の列電極（アド
レス電極）Ａが形成されている。また、背面ガラス基板
１０３の主面上において、互いに隣接する列電極Ａ同士
の間には、列電極Ａと平行に隔壁１１０が形成されてい
る。また、互いに対向する隔壁１１０の側面と背面ガラ
ス基板１０３の主面とによって規定される略Ｕ字形の溝
の内壁面上には、列電極Ａを覆って蛍光体層１０９が形
成されている。

【０００４】ＰＤＰ２１においては、各１本の行電極Ｘ
及び行電極Ｙ（即ち上述の電極対ＸＹ）と１本の列電極
Ａとが平面視上交差する部分に、１個の放電セル（又は
発光セル）が規定される。図５には３個の放電セルが図
示されている。上記電極対ＸＹ（より特定的には行電極
Ｙ）及び列電極Ａの選択の組み合わせにより、マトリク
ス状に配置された複数の放電セルの中から、所望の放電
セルを選択することができる。各放電セルにおける点灯
動作及び消去動作を各放電セルごとに独立に制御するた
めに、各行電極Ｙ及び各列電極Ａはそれぞれ絶縁されて
いる。

【０００５】図６は、従来のプラズマディスプレイ装置
２０１Ｐの構成を示すブロック図である。プラズマディ
スプレイ装置２０１Ｐは、ＰＤＰ２１と、該ＰＤＰ２１
を駆動するための駆動装置２０１ＤＰとを備えており、
駆動装置２０１ＤＰはＰＤＰ２１を以下のように駆動す
る。

【０００６】まず、入力画像信号であるビデオ信号Ｓ
が、駆動装置２０１ＤＰのビデオ信号処理回路１１及び
同期分離回路１２にそれぞれ入力される。ビデオ信号処
理回路１１はビデオ信号Ｓを色信号ＳＣと輝度信号ＳＬ
とに分離し、これらの信号ＳＣ，ＳＬをアナログ−ディ
ジタル変換回路（以下「Ａ／Ｄ変換回路」と称する）１
３へ入力する。他方、同期分離回路１２は、入力された
ビデオ信号Ｓから、制御回路１５の動作の基準となる垂
直同期信号及び水平同期信号を抽出し、これらの同期信
号を制御回路１５へ入力する。

【０００７】Ａ／Ｄ変換回路１３は、色信号ＳＣ及び輝
度信号ＳＬに基づいて、アナログ形式のビデオ信号Ｓを
ＲＧＢ（Red Green Blue）の色成分ごとにディジタル変
換し、変換して得られるディジタル形式の画像信号であ
るＲＧＢ信号を、表示データとしてフレームメモリ１４
へ書き込む。制御回路１５は、Ａ／Ｄ変換回路１３から
フレームメモリ１４へのＲＧＢ信号の書き込み動作、及
びフレームメモリ１４からのＲＧＢ信号の読み出し動作
を制御する。また、制御回路１５は駆動シーケンス生成
回路１６Ｐの動作をも制御する。

【０００８】駆動シーケンス生成回路１６Ｐは、ＰＤＰ
２１を駆動するためのシーケンスを生成して、それらの
シーケンスを、走査ドライバ２２、維持ドライバ２３、
及びアドレスドライバ２４へそれぞれ入力する。各ドラ
イバ２２〜２４は入力された信号及び高電圧で以て駆動
パルスを生成し、それらの駆動パルスをＰＤＰ２１の各
電極Ｘ，Ｙ，Ａへ印加する。なお、後述する書き込み期
間用のアドレスパルスを生成するための表示データが、
フレームメモリ１４から読み出され、アドレスドライバ
２４へ入力される。

【０００９】次に、例えば上述のプラズマディスプレイ
装置２０１Ｐにおいて適用される、ＰＤＰ２１の第１の
従来の駆動方法を説明する。図７は、階調表示を行う場
合の１フィールドの構成を示す図である。１フィールド
とは、画面に１枚の絵や画像を表示するための時間を意
味し、ＮＴＳＣ（National Television System Committ
ee）の場合では、１フィールドは約１６．７ｍｓｅｃ
（６０Ｈｚ）である。図７において、縦方向は表示ライ
ンの並びを示し、横方向は時間の流れを示す。

【００１０】図７に示すように、１フィールドは複数の
サブフィールドＳＦによって構成されている。図７では
一例として、１フィールドが８個のサブフィールド、即
ち第１サブフィールドＳＦ１〜第８サブフィールドＳＦ
８によって構成されている場合を示している。各サブフ
ィールドＳＦ１〜ＳＦ８は、時系列に並んだ消去期間Ｅ
Ｔ、書き込み期間（又はアドレス期間）ＷＴ、及び維持
放電期間（又は維持期間）ＳＴを有している。

【００１１】図８は、１つのサブフィールドＳＦにおけ
る駆動を説明するためのタイミングチャートである（特
開平１０−３２８１号公報参照）。図８において、
（ａ）は、行電極Ｘへ印加されるパルス列の波形を示し
ており、（ｂ）は、行電極Ｙへ印加されるパルス列の波
形を示しており、（ｃ）は、行電極Ａへ印加されるパル
ス列の波形を示している。

【００１２】（消去期間ＥＴ）消去期間ＥＴでは、ＰＤ
Ｐ２１の全ての放電セルを同じ状態にする。即ち、消去
動作を行う。具体的には、全ての行電極Ｘにプライミン
グパルス３１を印加する。このとき、プライミングパル
ス３１の電圧ＶＰ_Pを行電極Ｘ，Ｙ間の放電開始電圧以
上に設定することにより、直前のサブフィールドＳＦで
の発光・非発光に関係なく、全ての放電セルにおいて放
電を行わせる。プライミングパルス３１は、例えば後述
の維持放電パルス３３よりも高電圧かつパルス幅を広く
設定される。プライミングパルス３１の印加によって行
電極Ｘ，Ｙ間には電位差（＝ＶＰ _P）が生じており、上
記放電により生成された電子やイオン等の荷電粒子は、
この電圧による電界によって行電極Ｘ，Ｙへ引きつけら
れる。これにより、多量の壁電荷が保護膜１０７（図５
参照）の表面に蓄積される。

【００１３】プライミングパルス３１が立ち下がって
も、行電極Ｘ，Ｙ間には壁電荷による電界が残る。蓄積
された壁電荷は多量であるので、この電界は大きく、こ
の電界のみで再び放電が行われる。しかし、この際、行
電極Ｘ，Ｙへは電圧が印加されていないので、この放電
で生じた荷電粒子は行電極Ｘ，Ｙに引きつけられること
なく中和して消滅する。これにより壁電荷が消去され
る。

【００１４】（書き込み期間ＷＴ）続く書き込み期間Ｗ
Ｔでは、所望の放電セルのみに壁電荷を付与する。即
ち、書き込み動作を行う。具体的には、各行電極Ｙに負
の走査パルス３６（電圧ＶＳ _cp＜０、パルス幅ｔ）を順
次に印加する（即ち走査する）とともに、当該走査に同
期して、各列電極Ａへの電圧の印加／不印加を表示デー
タに基づいて制御する。このとき、表示データが後続の
維持放電期間ＳＴにおいて放電セルを発光させるための
ものである場合には、当該放電セルに属する列電極Ａへ
正のアドレスパルス３８（電圧ＶＡ_p＞０）を印加す
る。これにより、列電極Ａと行電極Ｙとの間に電位差
（ＶＡ_p−ＶＳ_cp）を生じさせ、それによって書き込み
放電を発生させ、当該放電セルに壁電荷を付与する。

【００１５】（維持放電期間ＳＴ）１画面全体の走査が
完了した後、駆動シーケンスは維持放電期間（ＳＴ）に
移行する。維持放電期間ＳＴでは、書き込み期間ＷＴに
おいて壁電荷が付与された放電セルに維持放電を発生さ
せる。具体的には、各行電極Ｘ，Ｙに交互に又は交流的
に維持放電パルス（維持パルス）３３を印加する。この
とき、書き込み期間ＷＴにおいて壁電荷が付与された放
電セルでのみ維持放電が起こる。

【００１６】維持放電期間における発光量（各サブフィ
ールドＳＦにおける発光量）は、維持放電パルス３３の
印加数によって制御可能である。ＰＤＰでは、かかる点
を利用して、以下のようにして階調表示が行われてい
る。図１０は、ＰＤＰにおける階調表示を説明するため
のタイミングチャートである。図１０に示すように、維
持放電パルス３３の印加数を各サブフィールドＳＦ１〜
ＳＦ８ごとに異ならせ、各サブフィールドＳＦ１〜ＳＦ
８での発光量を組み合わせることによって、階調表示が
行われている。

【００１７】例えば第１サブフィールドＳＦ１での発光
・非発光を最下位ビット（ＬＳＢ）に対応させると、第
１サブフィールドＳＦ１での維持放電パルス数は最小単
位である１（＝２⁰）となる。また、第２サブフィール
ドＳＦ２での発光・非発光を第２ビット（ＬＳＢの次の
ビット）に対応させると、第２サブフィールドＳＦ２で
の維持放電パルス数は２（＝２¹）となる。第３サブフ
ィールドＳＦ３〜第８サブフィールドＳＦ８での維持放
電パルス数も同様に設定すると、例えば第８サブフィー
ルドＳＦ８は最上位ビット（ＭＳＢ）に対応し、第８サ
ブフィールドＳＦ８での維持放電パルス数は、全サブフ
ィールドＳＦ１〜ＳＦ８のうちで最多の１２８（＝
２⁷）となる。

【００１８】このように、各サブフィールドＳＦ１〜Ｓ
Ｆ８での維持放電パルス数を２のべき乗で規定すること
によって、全く維持放電発光のない０から全サブフィー
ルドにわたって維持放電発光が起こる２５５（＝２⁰＋
２¹＋２²＋２³＋２⁴＋２⁵＋２ ⁶＋２⁷）までの、２５６
（＝２⁸）階調表示が可能となる。

【００１９】（駆動シーケンス生成回路１６Ｐ）次に、
消去期間ＥＴ、書き込み期間ＷＴ、及び維持放電期間Ｓ
Ｔでの印加パルスが、駆動シーケンス生成回路１６Ｐに
よってどのように生成されているのかについて説明す
る。図９は、駆動シーケンス生成回路１６Ｐの構成を示
すブロック図である。駆動シーケンス生成回路１６Ｐ
は、アドレスドライバ用駆動シーケンス生成回路１６１
Ｐ、走査ドライバ用駆動シーケンス生成回路１６２Ｐ、
及び維持ドライバ用駆動シーケンス生成回路１６３Ｐを
備えている。

【００２０】アドレスドライバ用駆動シーケンス生成回
路１６１Ｐは、制御回路１５から入力された制御信号に
基づいて所定の駆動シーケンスを生成する。この駆動シ
ーケンスはアドレスドライバ２４へ入力される。走査ド
ライバ用駆動シーケンス生成回路１６２Ｐは、制御回路
から入力された制御信号に基づいて、所定の駆動シーケ
ンスを生成する。この駆動シーケンスは走査ドライバ２
２へ入力される。維持ドライバ用駆動シーケンス生成回
路１６３Ｐは、制御回路から入力された制御信号に基づ
いて、所定の駆動シーケンスを生成する。この駆動シー
ケンスは維持ドライバ２３へ入力される。

【００２１】（走査パルス）図８に示したように、書き
込み期間ＷＴにおいては、各行電極Ｙに順次に（即ちタ
イミングの異なった）負の走査パルス３６を印加してい
くわけであるが、各行電極Ｙに走査パルスを順次印加す
る方法としては、出力段にシフトレジスタ機能を有する
集積回路を使用するのが一般的である。図１１は、走査
ドライバ２２の構成を示すブロック図である。走査ドラ
イバ２２は、走査側高圧パルス発生回路４１とスキャン
ドライバ部４２Ｐとを備えている。また、図１２は、ス
キャンドライバ部４２Ｐの具体的な構成を示すブロック
図である。スキャンドライバ部４２Ｐは、シフトレジス
タ機能を有する複数の集積回路５１〜５８を備えてお
り、集積回路５１〜５８の各出力端子ＯＵＴ１〜ＯＵＴ
６４からは、走査パルスが異なったタイミングで出力さ
れる。

【００２２】（行電極Ｙへの接続）ＰＤＰ２１の行電極
Ｙ（図１２におけるＹ₁〜Ｙ₄₈₀）は、集積回路５１〜５
８の各出力端子ＯＵＴ１〜ＯＵＴ６４に接続されてい
る。図１３は、例えば集積回路５１の構成を具体的に示
すブロック図である。集積回路５１内のシフトレジスタ
のシフト方向及び出力端子方向はＦ／Ｒバーピンの極性
によって制御ができ、例えばＦ／ＲバーピンにＨｉの信
号が入力された場合、ＳＩ／ＳＯバーピンはＳＩ（入
力）、ＳＯ／ＳＩバーピンはＳＯ（出力）として働き、
出力端子ＯＵＴ１から出力端子ＯＵＴ６４に順に出力さ
れる。図１３に示すように、一般的に用いられる集積回
路の多くは６４本の出力端子ＯＵＴ１〜ＯＵＴ６４を有
していることから、行電極Ｙの総数が４８０本であるＶ
ＧＡ級のＰＤＰに適用する場合は、図１２に示すように
８個の集積回路５１〜５８を使用する必要がある。この
場合、集積回路５１〜５８の出力端子の総数は６４×８
＝５１２個であり、行電極Ｙの総数は４８０本であるの
で、行電極Ｙに接続されない５１２−４８０＝３２個の
余剰の出力端子が存在することとなる。従来のスキャン
ドライバ部４２Ｐにおいては、図１２に示すように、集
積回路５８の出力端子ＯＵＴ３３〜ＯＵＴ６４が、行電
極Ｙに接続されない余剰の出力端子として割り当てられ
ている。

【００２３】（駆動回路の配置）図１４は、プラズマデ
ィスプレイ装置における各ドライバ２２〜２４の配置を
示す模式図である。走査ドライバ２２、維持ドライバ２
３、及びアドレスドライバ２４は、いずれもプラズマデ
ィスプレイ装置の背面に配置されている。また、走査ド
ライバ２２は行電極Ｙに、維持ドライバ２３は行電極Ｘ
に、アドレスドライバ２４は列電極Ａにそれぞれ接続す
る必要があるため、各ドライバ２２〜２４はＰＤＰ２１
（図１４には示さない）に近接して所定の箇所に配置さ
れている。具体的には、図１４に示すように、維持ドラ
イバ２３は背面右隅において地面に対して垂直に配置さ
れており、走査ドライバ２２は背面左隅において地面に
対して垂直に配置されており、アドレスドライバ２４は
背面下隅において地面に対して平行に配置されている。
また、走査ドライバ２２に関して、例えばＶＧＡ級のＰ
ＤＰ２１を例にとると、８個の集積回路５１〜５８は、
走査ドライバ２２内において上下方向に沿ってほぼ均等
に配置されている。ここでは、８個の集積回路５１〜５
８のうちの集積回路５１が、最上部に配設されているも
のとする。

【００２４】

【発明が解決しようとする課題】図１４に示したよう
に、ＰＤＰ駆動装置２０１ＤＰの備える走査ドライバ２
２は、プラズマディスプレイ装置の背面において、上下
方向に沿って地面に対して垂直に配置されており、走査
ドライバ２２内の８個の集積回路５１〜５８も同様に、
上下方向に沿って並設されている。

【００２５】ところで、ＰＤＰ駆動装置２０１ＤＰは、
ＰＤＰ駆動装置２０１ＤＰ内の素子をオン／オフさせる
こと（以下「スイッチング動作」と称する）によってＰ
ＤＰ２１を駆動するのであるが、このスイッチング動作
等のＰＤＰ駆動装置２０１ＤＰの動作によって、ＰＤＰ
駆動装置２０１ＤＰにおいて発熱が生じる。また、ＰＤ
Ｐ２１においても、放電によって発熱が生じる。このよ
うに、プラズマディスプレイ装置からは多くの熱が発生
し、ＰＤＰ駆動装置２０１ＤＰ内の温度はかなり上昇す
る。また、プラズマディスプレイ装置から発生した熱は
下方から上方に向けて装置内を拡散するため、ＰＤＰ駆
動装置２０１ＤＰ内の温度は、下部よりも上部の方が高
くなる。従って、図１４を参照して、最上部に配設され
ている集積回路５１は、他の集積回路５２〜５８よりも
厳しい温度使用条件が課されることになる。

【００２６】にも拘わらず従来のＰＤＰ駆動装置２０１
ＤＰにおいては、図１２に示したように、最上部に配設
されている集積回路５１に６４本の行電極Ｙ₁〜Ｙ₆₄が
接続されている。集積回路５１〜５８自身からの発熱量
は、それに接続されている行電極Ｙの本数が増加するほ
ど多くなるため、集積回路５１からは他の集積回路５２
〜５７と同様の発熱が生じる。即ち、従来のＰＤＰ駆動
装置２０１ＤＰにおいて、最上部に配設されている集積
回路５１は、厳しい温度使用条件が課されるにも拘わら
ず、自身からの発熱量も大きいことになる。

【００２７】維持放電期間ＳＴにおける維持放電パルス
の数を減少させることによって、集積回路５１〜５８自
身からの発熱量を抑制することができるが、この方策に
よると階調の低下を招くため、根本的な解決とはならな
い。

【００２８】そのため、従来のＰＤＰ駆動装置２０１Ｄ
Ｐによれば、最上部に配設されている集積回路５１にヒ
ートシンクを装着したり、ファンによって集積回路５１
を強制空冷する等の対策を講じることが必要となり、コ
ストの上昇を招くという問題があった。

【００２９】本発明はかかる問題を解決するために成さ
れたものであり、最上部に配設されている集積回路自身
からの発熱量を抑制することにより、ヒートシンクやフ
ァンの配設を不要としてコストを低減できるプラズマデ
ィスプレイパネル用駆動装置、及び該プラズマディスプ
レイパネル用駆動装置を備えるプラズマディスプレイ装
置を得ることを目的とするものである。

【００３０】

【課題を解決するための手段】この発明のうち請求項１
に記載のプラズマディスプレイパネル用駆動装置は、ａ
本（ａは複数）の行電極が上下方向に沿って並設された
基板を有するプラズマディスプレイパネルを駆動するた
めのプラズマディスプレイパネル用駆動装置であって、
上下方向に沿って並設され、それぞれｂ個（ｂは複数）
の出力端子を有するｃ個（ｃは複数であり、ｂ×ｃ＞ａ
の関係が成り立つ）の集積回路を備え、行電極は出力端
子に接続されており、最上部に配設された集積回路に
は、行電極に接続されていない出力端子が存在すること
を特徴とするものである。

【００３１】また、この発明のうち請求項２に記載のプ
ラズマディスプレイパネル用駆動装置は、請求項１に記
載のプラズマディスプレイパネル用駆動装置であって、
合計（ｂ×ｃ）個の出力端子のうち、行電極に接続され
ていない（ｂ×ｃ−ａ）個の出力端子は、全て、最上部
に配設された集積回路に存在することを特徴とするもの
である。

【００３２】また、この発明のうち請求項３に記載のプ
ラズマディスプレイパネル用駆動装置は、請求項２に記
載のプラズマディスプレイパネル用駆動装置であって、
行電極に接続されていない（ｂ×ｃ−ａ）個の出力端子
は、最上部に配設された集積回路において、最上部の出
力端子から順番に割り当てられており、ａ本の行電極
は、最下部に配設された行電極から順番に、最上部に配
設された行電極まで走査されることを特徴とするもので
ある。

【００３３】また、この発明のうち請求項４に記載のプ
ラズマディスプレイ装置は、請求項１〜３のいずれか一
つに記載のプラズマディスプレイパネル用駆動装置と、
該プラズマディスプレイパネル用駆動装置によって駆動
されるプラズマディスプレイパネルとを備えるものであ
る。

【００３４】

【発明の実施の形態】以下、ＶＧＡ級（表示ラインが４
８０本）のプラズマディスプレイ装置を例にとり、本発
明に係るプラズマディスプレイパネル用駆動装置の実施
の形態について、図面を参照して具体的に説明する。な
お、各図面において、既述した図面中の参照符号と同一
符号のものは、従来のプラズマディスプレイパネル用駆
動装置と同一又は相当のものを示している。

【００３５】実施の形態１．図１は、本発明の実施の形
態１に係るスキャンドライバ部４２の構成を示すブロッ
ク図である。本実施の形態１に係るスキャンドライバ部
４２は、図１１に示した従来のスキャンドライバ部４２
Ｐに代えて、走査ドライバ２２内に配設されている。図
１を参照して、スキャンドライバ部４２は、合計８個の
集積回路５１ａ〜５８ａを備えている。集積回路５１ａ
〜５８ａはそれぞれ、６４個の出力端子ＯＵＴ１〜ＯＵ
Ｔ６４を有している。行電極Ｙ₁〜Ｙ₄₈₀の本数をａ本、
集積回路５１ａ〜５８ａの出力端子ＯＵＴ１〜ＯＵＴ６
４の個数をｂ個、集積回路５１ａ〜５８ａの個数をｃ個
とすると、ｂ×ｃ＞ａの関係が成り立つ。

【００３６】図１４に示したように、走査ドライバ２２
は、プラズマディスプレイ装置の背面において、上下方
向に沿って配置されており、走査ドライバ２２内の８個
の集積回路５１ａ〜５８ａも同様に、上下方向に沿って
並設されている。集積回路５１ａは、最上部に配設され
た集積回路である。

【００３７】上記の通り、ＶＧＡ級のＰＤＰ２１は、合
計４８０本の行電極Ｙ₁〜Ｙ₄₈₀を備えている。行電極Ｙ
₁〜Ｙ₄₈₀の各々は、集積回路５１ａの出力端子ＯＵＴ３
３から集積回路５８ａの出力端子ＯＵＴ６４までの、合
計４８０個の出力端子にそれぞれ接続されている。従っ
て、本実施の形態１に係るスキャンドライバ部４２にお
いては、いずれの行電極Ｙ₁〜Ｙ₄₈₀にも接続されていな
い３２個（ｂ×ｃ−ａ）の余剰の出力端子の全てが、最
上部に配設された集積回路５１ａ内に存在している。本
実施の形態１に係るプラズマディスプレイパネル用駆動
装置及びプラズマディスプレイ装置のその他の構成は、
既述した従来のプラズマディスプレイパネル用駆動装置
及びプラズマディスプレイ装置の構成と同様である。

【００３８】図２は、書き込み期間ＷＴにおける、集積
回路５１ａ〜５８ａの各出力端子ＯＵＴ１〜ＯＵＴ６４
の波形を示すタイミングチャートである。書き込み期間
ＷＴにおいては、図１中の走査方向を示す矢印の通り、
最上部に配設されている集積回路５１ａの最上部の出力
端子ＯＵＴ１から、最下部に配設されている集積回路５
８ａの最下部の出力端子ＯＵＴ６４まで、クロックＣＬ
Ｋに同期して順に負の走査パルスが印加される。従っ
て、書き込み期間ＷＴにおける走査パルスの数は、集積
回路５１ａ〜５８ａの出力端子の総数に等しい５１２個
である。

【００３９】このように本実施の形態１に係るスキャン
ドライバ部４２によれば、いずれの行電極Ｙ₁〜Ｙ₄₈₀に
も接続されていない３２個の余剰の出力端子の全てが、
最上部に配設された集積回路５１ａ内に存在している。
従って、集積回路５１ａ自身からの発熱量を、他の集積
回路５２ａ〜５８ａ自身からの発熱量よりも抑制するこ
とができる。その結果、最上部に配設されている集積回
路５１ａにヒートシンクを装着したり、ファンによって
集積回路５１ａを強制空冷する等の対策を講じる必要が
なくなり、プラズマディスプレイ装置のコストの低減を
図ることができる。しかも、維持放電パルス数の削減に
起因する階調の低下を伴うこともない。

【００４０】なお、最上部に配置されている集積回路５
１ａからの発熱量を、従来の集積回路５１からの発熱量
よりも抑制するためには、理論上、３２個の余剰の出力
端子のうちの少なくとも１個の出力端子が、集積回路５
１ａ内に存在していればよい。但し、３２個の余剰の出
力端子の全てを集積回路５１ａ内に割り当てることによ
り、集積回路５１ａからの発熱を抑制する効果は顕著と
なる。

【００４１】実施の形態２．図３は、本発明の実施の形
態２に係るスキャンドライバ部４２の構成を示すブロッ
ク図である。本実施の形態２に係るスキャンドライバ部
４２は、図１１に示した従来のスキャンドライバ部４２
Ｐに代えて、走査ドライバ２２内に配設されている。図
３を参照して、スキャンドライバ部４２は、合計８個の
集積回路５１ｂ〜５８ｂを備えている。集積回路５１ｂ
〜５８ｂはそれぞれ、６４個の出力端子ＯＵＴ１〜ＯＵ
Ｔ６４を有している。集積回路５１ａ〜５８ａと同様
に、集積回路５１ｂ〜５８ｂも上下方向に沿って並設さ
れており、最上部に配設された集積回路は集積回路５１
ｂである。

【００４２】上記実施の形態１と同様に、行電極Ｙ₁〜
Ｙ₄₈₀の各々は、集積回路５１ｂの出力端子ＯＵＴ３３
から集積回路５８ｂの出力端子ＯＵＴ６４までの、合計
４８０個の出力端子にそれぞれ接続されており、いずれ
の行電極Ｙ₁〜Ｙ₄₈₀にも接続されていない３２個の余剰
の出力端子の全てが、最上部に配設された集積回路５１
ｂ内に存在している。特に本実施の形態２においては、
いずれの行電極Ｙ₁〜Ｙ₄ ₈₀にも接続されていない３２個
の出力端子は、最上部に配設された集積回路５１ｂにお
いて、最上部の出力端子ＯＵＴ１からＯＵＴ３２までに
割り当てられている。従って、最上部の行電極Ｙ₁に接
続される出力端子（集積回路５１ｂの出力端子ＯＵＴ３
３）から最下部の行電極Ｙ₄₈₀に接続される出力端子
（集積回路５８ｂの出力端子ＯＵＴ６４）までの全ての
出力端子が、行電極Ｙに接続されない出力端子を挟むこ
となく連続している。本実施の形態２に係るプラズマデ
ィスプレイパネル用駆動装置及びプラズマディスプレイ
装置のその他の構成は、既述した従来のプラズマディス
プレイパネル用駆動装置及びプラズマディスプレイ装置
の構成と同様である。

【００４３】図４は、書き込み期間ＷＴにおける、集積
回路５１ｂ〜５８ｂの各出力端子ＯＵＴ１〜ＯＵＴ６４
の波形を示すタイミングチャートである。書き込み期間
ＷＴにおいては、図４中の走査方向を示す矢印の通り、
最下部に配設されている集積回路５８ｂの最下部の出力
端子ＯＵＴ６４から、最上部に配設されている集積回路
５１ｂの出力端子ＯＵＴ３３まで、クロックＣＬＫに同
期して順に負の走査パルスが印加される。従って、集積
回路５１ｂの出力端子ＯＵＴ１〜ＯＵＴ３２には走査パ
ルスが印加されない。そのため、書き込み期間ＷＴにお
ける走査パルスの数は、ＰＤＰ２１の行電極Ｙ₁〜Ｙ₄₈₀
の本数に等しい４８０個である。なお、このような上部
方向に向けての走査制御は、図１３に示したシフトレジ
スタ９４によるシフト方向を上記実施の形態１とは逆方
向に設定することによって、例えば図３において集積回
路５１ｂ〜５８ｂのＦ／Ｒバーの極性をＬｏにすること
によって、実現することができる。また、走査を集積回
路５１ｂの出力端子ＯＵＴ３３で終了させるためには、
４８０個のクロックＣＬＫが入力されると１サブフィー
ルドＳＦの書き込みが終了する旨を、予め装置に教示し
ておけばよい。

【００４４】このように本実施の形態２に係るスキャン
ドライバ部４２によれば、行電極Ｙ ₁〜Ｙ₄₈₀に接続され
る集積回路５１ｂ〜５８ｂの出力端子が連続するよう
に、行電極Ｙ₁〜Ｙ₄₈₀と集積回路５１ｂ〜５８ｂとを互
いに接続した。また、最下部の行電極Ｙ₄₈₀に接続され
る集積回路５８ｂの出力端子ＯＵＴ６４から上部方向に
向かって走査パルスを順番に印加し、最上部の行電極Ｙ
₁に接続される集積回路５１ｂの出力端子ＯＵＴ３３
で、走査パルスの印加を終了する構成とした。従って、
書き込み期間ＷＴにおける走査パルスの数は、ＰＤＰ２
１の行電極Ｙ₁〜Ｙ₄ ₈₀の本数に等しい４８０個で足り
る。そのため、上記実施の形態１に係るプラズマディス
プレイパネル用駆動装置と比較すると、余剰の出力端子
（集積回路５１ａの出力端子ＯＵＴ１〜ＯＵＴ３２）へ
走査パルスを印加しない分だけ、書き込み期間ＷＴを短
縮することができる。その結果、短縮された分の期間を
消去期間ＥＴや維持放電期間ＳＴに割り当てることがで
き、表示品質の向上を図ることができる。

【００４５】なお、以上の説明では、行電極Ｙが４８０
本のＶＧＡ級のＰＤＰ２１を想定したが、また、出力端
子数が各６４本の８個の集積回路５１〜５８を想定した
が、行電極Ｙの本数、集積回路の出力端子数、及び集積
回路の個数は、これらに限定されるものではない。

【００４６】

【発明の効果】この発明のうち請求項１に係るものによ
れば、最上部に配設された集積回路の全ての出力端子に
行電極が接続されているタイプのプラズマディスプレイ
パネル用駆動装置と比較すると、最上部に配設された集
積回路自身からの発熱を抑制することができる。

【００４７】また、この発明のうち請求項２に係るもの
によれば、最上部に配設された集積回路自身からの発熱
を、最大限抑制することができる。

【００４８】また、この発明のうち請求項３に係るもの
によれば、書き込み期間における走査パルスの数は、プ
ラズマディスプレイパネルの行電極の本数に等しい個数
で足りる。そのため、（ｂ×ｃ）個の全ての出力端子に
走査パルスを印加するタイプのプラズマディスプレイパ
ネル用駆動装置と比較すると、行電極に接続されていな
い（ｂ×ｃ−ａ）個の出力端子へ走査パルスを印加しな
い分だけ、書き込み期間を短縮することができる。

【００４９】また、この発明のうち請求項４に係るもの
によれば、最上部に配設されている集積回路自身からの
発熱量が、他の集積回路自身からの発熱量よりも抑制さ
れるため、最上部に配設されている集積回路にヒートシ
ンクを装着したり、ファンによってその集積回路を強制
空冷する等の対策を講じる必要がなくなり、プラズマデ
ィスプレイ装置のコストの低減を図ることができる。し
かも、維持放電パルス数の削減に起因する階調の低下を
伴うこともない。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るスキャンドライ
バ部の構成を示すブロック図である。

【図２】本発明の実施の形態１に関して、書き込み期
間における、集積回路の出力端子の波形を示すタイミン
グチャートである。

【図３】本発明の実施の形態２に係るスキャンドライ
バ部の構成を示すブロック図である。

【図４】本発明の実施の形態２に関して、書き込み期
間における、集積回路の出力端子の波形を示すタイミン
グチャートである。

【図５】従来のＰＤＰの放電セル構造を模式的に示す
斜視図である。

【図６】従来のプラズマディスプレイ装置の構成を示
すブロック図である。

【図７】階調表示を行う場合の１フィールドの構成を
示す図である。

【図８】１つのサブフィールドにおける駆動を説明す
るためのタイミングチャートである。

【図９】駆動シーケンス生成回路の構成を示すブロッ
ク図である。

【図１０】ＰＤＰにおける階調表示を説明するための
タイミングチャートである。

【図１１】走査ドライバの構成を示すブロック図であ
る。

【図１２】スキャンドライバ部の具体的な構成を示す
ブロック図である。

【図１３】集積回路の構成を具体的に示すブロック図
である。

【図１４】プラズマディスプレイ装置におけるドライ
バの配置を示す模式図である。

【符号の説明】

２２走査ドライバ、４２スキャンドライバ部、５１
ａ〜５８ａ，５１ｂ〜５８ｂ集積回路、ＯＵＴ１〜Ｏ
ＵＴ６４出力端子、Ｙ₁〜Ｙ₄₈₀ 行電極。

Claims

【特許請求の範囲】

【請求項１】ａ本（ａは複数）の行電極が上下方向に
沿って並設された基板を有するプラズマディスプレイパ
ネルを駆動するためのプラズマディスプレイパネル用駆
動装置であって、前記上下方向に沿って並設され、それぞれｂ個（ｂは複
数）の出力端子を有するｃ個（ｃは複数であり、ｂ×ｃ
＞ａの関係が成り立つ）の集積回路を備え、前記行電極は前記出力端子に接続されており、最上部に配設された前記集積回路には、前記行電極に接
続されていない前記出力端子が存在することを特徴とす
る、プラズマディスプレイパネル用駆動装置。
【請求項２】合計（ｂ×ｃ）個の前記出力端子のう
ち、前記行電極に接続されていない（ｂ×ｃ−ａ）個の
前記出力端子は、全て、最上部に配設された前記集積回
路に存在することを特徴とする、請求項１に記載のプラ
ズマディスプレイパネル用駆動装置。
【請求項３】前記行電極に接続されていない前記（ｂ
×ｃ−ａ）個の前記出力端子は、前記最上部に配設され
た前記集積回路において、最上部の前記出力端子から順
番に割り当てられており、前記ａ本の行電極は、最下部に配設された前記行電極か
ら順番に、最上部に配設された前記行電極まで走査され
る、請求項２に記載のプラズマディスプレイパネル用駆
動装置。
【請求項４】請求項１〜３のいずれか一つに記載のプ
ラズマディスプレイパネル用駆動装置と、該プラズマディスプレイパネル用駆動装置によって駆動
されるプラズマディスプレイパネルとを備えるプラズマ
ディスプレイ装置。