KR20070097816A - 평판표시장치와 그 제조방법, 화질제어 방법 및 장치 - Google Patents

평판표시장치와 그 제조방법, 화질제어 방법 및 장치 Download PDF

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Abstract

본 발명은 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치에 관한 것이다.
본 발명에 따른 평판표시장치의 제조방법은 표시패널에서 불량 픽셀을 검출하는 단계와; 상기 표시패널에서 상기 불량 픽셀과 그와 이웃한 정상 픽셀이 전기적으로 연결된 링크 픽셀을 형성하는 단계와; 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 표시패널에 테스트 데이터를 공급하여 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역을 검출하는 단계와; 상기 무라 영역과 상기 정상 영역 간 휘도차를 보상하기 위한 제1 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터를 이용하여 상기 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 상기 표시패널에 공급하여 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에서 상기 무라 및 정상 영역에 비해 휘도차를 가지는 경계부 노이즈를 검출하는 단계와; 상기 경계부 노이즈를 보상하기 위한 무라 제2 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터와 제2 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출하는 단계와; 상기 충전특성 보상 데이터 및 상기 최종 무라 보상 데이터를 메모리에 저장하는 단계를 포함한다.

Description

평판표시장치와 그 제조방법, 화질제어 방법 및 장치{Flat Panel Display, Fabricating Method, Picture Quality Controling Method And Apparatus Thereof}
도 1a 내지 도 1c는 암점화된 불량 픽셀의 계조 별 인지 정도를 나타내는 도면.
도 2a 내지 도 2e는 무라의 다양한 예를 나타내는 도면.
도 3은 백 라이트에 의한 휘선의 예를 나타내는 도면.
도 4a 및 도 4b는 본 발명에 따른 평판표시장치의 제조방법을 단계적으로 나타내는 흐름도.
도 5는 본 발명의 실시예에 따른 리페어 공정을 개략적으로 설명하기 위한 도면.
도 6은 감마특성 곡선을 나타내는 도면.
도 7a 내지 7c는 무라 영역과 정상 영역의 경계부 휘도 특성을 나타내는 도면.
도 8은 정상 영역과 무라 영역의 휘도차가 나타나는 예를 나타내는 도면.
도 9a 내지 도 9f는 도 8의 휘도차를 보상하기 위한 보상값 설정의 예를 나타내는 도면.
도 10a 내지 도 10f는 도 8의 휘도차를 보상하기 위한 보상값 설정의 다른 예를 나타내는 도면.
도 11a 내지 도 11f는 도 8의 휘도차를 보상하기 위한 보상값 설정의 또 다른 예를 나타내는 도면.
도 12a 내지 도 12e는 도 11a 내지 도 11f에서 나타낸 예를 구체화 한 도면.
도 13a 내지 도 13c는 본 발명의 실시예에 따른 리페어 공정의 제1 실시예를 나타내는 도면.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 리페어 공정의 제2 실시예를 나타내는 도면.
도 15a 및 도 15b는 본 발명의 실시예에 따른 리페어 공정의 제3 실시예를 나타내는 도면.
도 16a 내지 도 16c는 본 발명의 실시예에 따른 리페어 공정의 제4 실시예를 나타내는 도면.
도 17 내지 도 20은 프레임 레이트 컨트롤 및 디더링에 의한 화질 제어를 설명하기 위한 도면.
도 21은 본 발명의 실시예에 따른 평판표시장치의 구성을 간단히 나타낸 도면.
도 22는 본 발명의 실시예에 따른 평판표시장치를 나타내는 도면.
도 23은 도 22에 도시된 보상회로를 나타내는 도면.
도 24는 도 23에 도시된 보상회로의 제1 실시예를 나타내는 도면.
도 25는 도 23에 도시된 보상회로의 제2 실시예를 나타내는 도면.
도 26 및 도 27은 도 23에 도시된 보상회로의 제3 실시예를 나타내는 도면.
도 28 및 도 29은 도 23에 도시된 보상회로의 제3 실시예를 나타내는 도면.
도 30 및 도 31은 도 23에 도시된 보상회로의 제3 실시예를 나타내는 도면.
<도면의 주요 부호에 대한 설명>
10 : 불량 서브픽셀
11 : 정상 서브픽셀
13 : 링크 픽셀
14 : 링크되지 않은 정상 서브픽셀
43A, 73A, 103A, 123A : 불량 픽셀의 픽셀전극
43B, 73B, 103B, 123B : 불량 픽셀과 이웃하는 정상 픽셀의 픽셀전극
44, 74, 104 : 링크 패턴
45, 75, 105, 125 : 유리기판
46, 76, 106, 126 : 게이트 절연막
47, 77, 107, 127 : 보호막
131 : 게이트라인에서 게이트금속이 제거된 C자형 개구패턴
132 : 게이트라인 내에 패터닝된 네크부
133 : 게이트라인 내에 패터닝된 헤드부
251 : 보상부
251a : 제1 보상부
251b : 제2 보상부
253 : 메모리
255 : 레지스터
257 : 인터페이스 회로
301 : 데이터 구동회로
302 : 게이트 구동회로
303 : 표시패널
304 : 타이밍 컨트롤러
305 : 보상회로
306 : 데이터 라인
308 : 게이트 라인
310 : 구동부
361, 381, 401 : 위치 판단부
362, 382, 402 : 계조 판단부
363, 383, 403 : 어드레스 생성부
364 : FRC 제어부
365, 373, 385, 393, 405, 422 : 연산기
371, 391, 411 : 보상값 판정부
372, 423 : 프레임 수 감지부
392, 424 : 픽셀 위치 감지부
384 : 디더링 제어부
404 : FRC 및 디더링 제어부
본 발명은 평판표시장치에 관한 것으로, 특히, 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 화질제어 방법 및 장치에 관한 것이다.
최근 음극선관(Cathode Ray Tude)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 대두되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기발광소자(Organic Light Emitting Diode)표시장치 등이 있다.
이와 같은 평판표시장치들은 화상을 표시하기 위한 표시패널을 구비하며, 이러한 표시패널에는 테스트 과정에서 화질 결함이 발견되고 있다.
표시패널의 테스트 과정에서 나타나는 화질 결함의 한 예로 불량 픽셀에 의한 화질 결함이 있다. 표시패널상의 불량 픽셀은 신호배선의 단락(short) 및 단선(open), 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 함)의 불량, 전 극 패턴의 불량 등에 의해 발생한다. 이러한 불량 픽셀에 의한 화질 결함은 표시화면에서 암점 또는 휘점으로 나타나게 되는데, 휘점이 암점에 비하여 육안으로 느끼는 인지정도가 상대적으로 크기 때문에, 종래의 일반적인 리페어 공정에서는 휘점으로 나타나는 불량 픽셀을 암점화시킴으로써 화질 결함을 극복하고자 하였다. 그런데, 도 1a에서 보는 바와 같이 암점화된 불량 픽셀은 블랙 계조의 표시화면에서는 거의 인지되지 않지만, 도 1b 및 도 1c에서 보는 바와 같이 중간 계조 및 화이트 계조의 표시화면에서는 암점화된 불량 픽셀(10)이 휘점에 비하여 육안으로 느끼는 인지정도는 작더라도 여전히 표시화상에서 어두운 점으로 확연히 인지되는 문제점이 있다.
표시패널의 테스트 과정에서 나타나는 화질 결함의 다른 예로 무라(Mura)에 의한 화질 결함이 있다. 여기서 '무라'란 표시화면상 휘도차를 수반하는 표시얼룩을 말한다. 즉, 표시패널상의 무라 영역과 정상 영역에 동일한 신호를 인가했을 경우 무라 영역에 표시되는 화상은 정상 영역에 표시되는 화상에 비하여 어둡거나 밝게 표시되거나, 색감이 다르게 나타나게 된다. 이러한 무라는 대부분 표시패널의 제조 공정상 발생하며, 그 발생 원인에 따라 점, 선, 띠, 원, 다각형 등과 같은 정형적인 형상을 가지기도 하고 부정형적인 형상을 가지기도 한다. 이와 같이 다양한 형상을 가지는 무라의 예를 도1a 내지 도1e에 도식화하여 나타었다. 이 중, 도 1a 내지 도 1c에서 보는 바와 같은 수직 띠 형상의 무라는 주로 중첩노광, 렌즈수차 등의 원인으로 발생하며, 도 2d에서 보는 바와 같은 점 형상의 무라는 주로 이물질 등에 의해 발생한다. 무라는 그 정도에 따라 제품의 불량으로 이어지기도 하며, 무 라로 인한 제품의 불량은 수율을 떨어뜨려 비용을 상승시킨다. 또한, 이러한 무라가 발견된 제품이 양품으로 출하된다 하더라도, 무라로 인하여 저하된 화질은 제품의 신뢰도를 떨어뜨리게 된다. 따라서, 무라에 의한 화질 결함을 개선하기 위하여 다양한 방법들이 제안되어 왔다. 하지만, 종래의 개선 방안들은 대부분 제조 공정상에서 문제점을 해결하고자 하는 것들이었고, 개선된 공정상에서 발생하는 무라에 대하여는 적절히 대처하기가 어려운 단점이 있다.
표시패널의 테스트 과정에서 나타나는 화질 결함의 또 다른 예로 백 라이트에 의한 휘선과 같은 화질 결함이 있다. 백 라이트에 의한 휘선은 다양한 평판표시장치 중 특히 액정표시장치에서 나타날 수 있는 화질 결함이다. 자발광소자를 이용하는 표시장치가 아닌 액정표시장치는 표시패널의 배면에서 백 라이트로 광을 조사하고, 표시패널의 배면에서 전면으로의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 백 라이트로부터의 광이 표시패널의 입사면 전체에 대하여 고르게 입사되지 않음으로써 표시화면상에 휘선이 나타나는 문제점이 있다. 도 3은 직하형 백 라이트를 이용하는 액정표시장치에 주로 나타나는 휘선의 예를 나타낸다. 그런데, 종래의 개선 방안들은 대부분 백 라이트의 구조 또는 동작의 개선으로 문제점을 해결하고자 하는 것들이었고, 개선된 백 라이트의 구조 또는 동작 하에서 발생하는 휘선에 대해서는 적절히 대처하기가 어려운 단점이 있다.
상기 예들 외에도 다양한 종류의 화질 결함들이 평판표시장치의 테스트 과정에서 발견될 수 있으며, 이러한 화질 결함들은 한 평판표시장치에서 중첩되어 나타나기도 한다. 이와 같이 다양한 종류의 화질 결함들에 대하여 적절히 대처함으로써 평판표시장치의 표시품질을 향상시킬 수 있는 장치 및 방법의 개발이 요구된다.
따라서, 본 발명의 목적은 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 화질을 향상시킬 수 있는 평판표시장치와 그 제조방법, 화질제어 방법 및 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 평판표시장치의 제조방법은, 평판표시장치의 표시패널에서 불량 픽셀을 검출하는 단계와; 상기 표시패널에서 상기 불량 픽셀과 그와 이웃한 정상 픽셀이 전기적으로 연결된 링크 픽셀을 형성하는 단계와; 상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 표시패널에 테스트 데이터를 공급하여 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역을 검출하는 단계와; 상기 무라 영역과 상기 정상 영역 간 휘도차를 보상하기 위한 제1 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터를 이용하여 상기 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 상기 표시패널에 공급하여 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에서 상기 무라 및 정상 영역에 비해 휘도차를 가지는 경계부 노이즈를 검출하는 단계와; 상기 경계부 노이즈를 보상하기 위한 무라 제2 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터와 제2 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출하는 단계와; 상기 충전특성 보상 데이터 및 상기 최종 무라 보상 데이터를 메모리에 저장하는 단계를 포함한다.
상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀이다.
상기 충전특성 보상 데이터는 상기 링크 픽셀의 위치에 따라, 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정된다.
상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함한다.
상기 메모리는 EEPROM 또는 EDID ROM을 포함한다.
상기 평판표시장치는 상기 데이터라인들과 상기 스캔라인들의 교차부에 형성되어 상기 데이터라인으로부터의 데이터신호를 상기 링크 픽셀을 포함한 픽셀들에 공급하는 다수의 스위치소자들을 구비한다.
상기 링크 픽셀을 형성하는 단계는, 상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와; 절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 W-CVD 공정을 이용하여 전기적으로 연결하는 단계를 포함한다.
상기 링크 픽셀을 형성하는 단계는, 절연막을 사이에 두고 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극과 적어도 일부가 중첩되는 링크 패턴을 상기 평판표시장치의 표시패널에 형성하는 단계와; 상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와; 상기 링크 패턴의 양측에 레이저 광을 조사하여 상기 절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 상기 링크 패턴을 매개로 하여 전기적으로 연결하는 단계를 포함한다.
상기 링크 패턴은 상기 스캔라인과 동일층에서 상기 스캔라인과 동시에 형성된다.
상기 링크 패턴은 상기 스캔라인과 연결된다.
상기 링크 픽셀과 상기 스캔라인을 분리하는 단계를 더 포함한다.
상기 링크 패턴은 상기 데이터라인과 동일층에서 상기 데이터라인과 동시에 형성된다.
상기 제1 무라 보상 데이터는 상기 무라 영역의 위치에 따라, 상기 무라 영역에 표시될 데이터의 계조에 따라 다르게 설정된다.
상기 제2 무라 보상 데이터는 상기 경계의 위치에 따라, 상기 경계에 표시될 데이터의 계조에 따라 다르게 설정된다.
상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀에 대하여 동일한 보상값을 가진다.
상기 제2 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평 한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정된다.
상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고, 상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정된다.
상기 제2 무라 보상 데이터는, 상기 무라 영역 및 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정된다.
상기 제2 무라 보상 데이터는, 상기 무라 영역 및 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정된다.
상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값을 가진다.
상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정된다.
상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고, 상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정된다.
상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 증가시키고 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 감소시키고 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정된다.
상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정된다.
상기 제1 및 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 충전특성 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정된다.
본 발명에 따른 평판표시장치의 화질제어 방법은, 평판표시장치의 표시패널에서 불량 픽셀을 검출하는 단계와; 상기 표시패널에서 상기 불량 픽셀과 그와 이웃한 정상 픽셀이 전기적으로 연결된 링크 픽셀을 마련하는 단계와; 상기 링크 픽 셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와; 상기 표시패널에 테스트 데이터를 공급하여 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역을 검출하는 단계와; 상기 무라 영역과 상기 정상 영역 간 휘도차를 보상하기 위한 제1 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터를 이용하여 상기 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 상기 표시패널에 공급하여 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에서 상기 무라 및 정상 영역에 비해 휘도차를 가지는 경계부 노이즈를 검출하는 단계와; 상기 경계부 노이즈를 보상하기 위한 제2 무라 보상 데이터를 결정하는 단계와; 상기 제1 무라 보상 데이터와 제2 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출하는 단계와; 상기 충전특성 보상 데이터 및 상기 최종 무라 보상 데이터를 메모리에 저장하는 단계와; 상기 최종 무라 보상 데이터를 이용하여 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 변조하는 제1 데이터 변조 단계와; 상기 충전특성 보상 데이터를 이용하여 상기 링크 픽셀에 공급될 데이터를 변조하는 제2 데이터 변조 단계를 포함한다.
상기 제1 데이터 변조 단계는, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 최종 무라 보상 데이터로 증감시키는 단계를 포함한다.
상기 제1 데이터 변조 단계는, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 m 비트의 적색 데이터, m 비트의 청색 데이터 및 m 비트의 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 추출하는 단계와; 상기 n 비트의 휘도 정보를 상기 최종 무라 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하는 단계와; 상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 단계를 포함한다.
상기 제1 데이터 변조 단계는, 상기 최종 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함한다.
상기 최종 무라 보상 데이터는 프레임기간 단위로 분산된다.
상기 제1 데이터 변조 단계는, 상기 최종 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 공간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함한다.
상기 최종 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
상기 제1 데이터 변조 단계는, 상기 최종 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적 및 공간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함한다.
상기 최종 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
상기 제2 데이터 변조 단계는, 상기 링크 픽셀에 공급될 데이터를 상기 충전특성 보상 데이터로 증감하는 단계를 포함한다.
본 발명에 따른 평판표시장치의 화질제어 장치는, 평판표시장치의 표시패널에서 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대한 충전특성을 보상하기 위한 충전특성 보상 데이터, 상기 표시패널에서 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 무라 보상 데이터가 저장된 메모리와; 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와; 상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비한다.
상기 제1 보상부는, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 최종 무라 보상 데이터로 증감시킨다.
상기 제1 보상부는, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 m 비트의 적색 데이터, m 비트의 청색 데이터 및 m 비트의 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 추출하고, 상기 n 비트의 휘도 정보를 상기 무라 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하고, 상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생한다.
상기 제1 보상부는, 상기 무라 보상 데이터를 시간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시킨다.
상기 무라 보상 데이터는 프레임기간 단위로 분산된다.
상기 제1 보상부는, 상기 무라 보상 데이터를 공간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시킨다.
상기 무라 보상 데이터는 이웃한 픽셀들로 분산된다.
상기 제1 보상부는, 상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고, 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시킨다.
상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산된다.
상기 제2 보상부는, 상기 링크 픽셀에 공급될 데이터를 상기 충전특성 보상 데이터로 증감시킨다.
본 발명에 따른 평판표시장치는, 표시패널과; 상기 표시패널에서 불량 픽셀 과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대한 충전특성을 보상하기 위한 충전특성 보상 데이터, 상기 표시패널에서 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 무라 보상 데이터가 저장된 메모리와; 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와; 상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부와; 상기 제1 및 제2 보상부에 의해 변조된 디지털 비디오 데이터 및 미변조된 디지털 비디오 데이터를 이용하여 상기 표시패널을 구동하는 구동부를 구비한다.
상기 목적 및 특징 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하여 드러나게 될 것이다.
이하, 도 4a 내지 도 31을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다. 이하의 본 발명에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치에 대한 실시예들에서는 평판표시장치 중 액정표시장치를 중심으로 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 우선, 표시패널의 상부기판(컬러필터 기판) 및 하부기판(TFT-어레이 기판)을 각각 제작한다(S1). 이 S1 단계는 기판 세정 공정, 기판 패터닝 공정, 배향막형성/러빙 공정 등을 포함한다. 기판 세정 공정에서는 상부기판 및 하부기판의 표면 상 이물질을 세정액으로 제거한다. 기판 패터닝 공정은 상부기판의 패터닝과 하부기판의 패터닝 공정으로 나뉘어진다. 상부기판의 패터닝 공정에서는 칼라필터, 공통전극, 블랙 매트릭스 등을 형성한다. 하부기판의 패터닝 공정에서는 데이터라인과 게이트라인 등의 신호배선을 형성하고, 데이터라인과 게이트라인의 교차부에 TFT를 형성하며, 데이터라인과 게이트라인의 교차로 마련되는 픽셀영역에 픽셀전극을 형성한다. 한편, 하부기판의 패터닝 공정에는 도 5에서 보는 바와 같이 정상 서브픽셀(11)과 불량 서브픽셀(10)을 링크시키기 위한 전도성 링크 패턴(12)을 형성하는 과정이 포함될 수 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 표시패널의 하부기판에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 그 화상에 대하여 전기/자기적인 검사를 통해 불량 픽셀 및/또는 무라의 유무를 검사한다(S2).
S2 단계의 검사 결과 불량 픽셀 및/또는 무라가 검출된 경우(S3[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 불량 픽셀 및/또는 무라에 의한 결함을 개선하기 위한 보정을 실시한다(S4).
S4 단계에 대하여 도 4b를 참조하면, S2 단계의 검사 결과 불량 픽셀이 검출된 경우(S3[예, 불량 픽셀]), 검출된 불량 픽셀에 대하여 리페어 공정(S21)을 실시한다. 한편, 한 픽셀은 적색(R), 녹색(G) 및 청색(B)의 서브픽셀을 포함하며, 픽셀 불량은 일반적으로 서브픽셀을 단위로 나타나게 된다. 따라서, 불량 픽셀에 대한 검사 공정(S2) 및 리페어 공정(S21)은 서브픽셀을 단위로 이루어지게 되며, 이는 이하의 검사 공정들 및 리페어 공정들에서도 마찬가지이다.
불량 픽셀에 대한 리페어 공정(S21)은 도 5에서 보는 바와 같이 불량 서브픽셀(10)을 이 불량 서브픽셀(10)과 이웃하며 동일한 색을 나타내는 정상 서브픽셀(11)과 전기적으로 쇼트 또는 링크시키는 방법으로 이루어진다. 이 리페어 공정(S21)은 불량 서브픽셀(10)의 픽셀전극에 데이터전압이 공급되는 경로를 차단하는 과정 및 정상 서브픽셀(11)과 불량 서브픽셀(10)을 전도성 링크 패턴(12)을 이용하여 전기적으로 쇼트 또는 링크시키는 과정을 포함하는데, 상기 과정들은 후술될 전도성 링크 패턴(12)의 형성에 대한 실시예들에 따라, 즉, 도 7 내지 도 17에서 보는 바와 같이 W-CVD(Chemical Vapor Deposition) 공정에 의해 링크 패턴(44, 104)을 형성하는 경우, 하부기판 제작 공정(S1) 중 링크 패턴(74)을 형성하는 경우, 또는 게이트 라인의 헤드부(133)를 이용하는 경우에 따라 그 세부 과정이 달라지게 된다.
한편, 불량 서브픽셀(10)과 정상 서브픽셀(11)이 전기적으로 연결된 링크 픽셀(13)에서 링크된 불량 서브픽셀(10)은 링크된 정상 서브픽셀(11)의 데이터전압 충전시 이와 동일한 데이터전압으로 충전된다. 그런데 링크 픽셀(13)은 하나의 TFT를 통해 두 개의 서브픽셀(10, 11)에 포함된 픽셀전극들에 전하가 공급되므로 링크되지 않은 정상 서브픽셀(14)에 비하여 충전특성이 달라지게 된다. 예컨대, 링크 픽셀(13)과 링크되지 않은 정상 서브픽셀(14)에 동일한 데이터전압이 공급된다고 할 때, 링크 픽셀(13)은 두 개의 서브픽셀(10, 11)에 전하가 분산되므로 링크되지 않은 정상 서브픽셀(14)에 비하여 전하 충전양이 작아지게 된다. 그 결과, 링크되 지 않은 정상 서브픽셀(14)과 링크 픽셀(13)에 동일한 데이터전압이 공급될 때 링크 픽셀(13)은 데이터전압이 작을수록 투과율 또는 계조가 높아지는 노말리 화이트 모드(Normally White Mode)에서 링크되지 않은 정상 서브픽셀(14)에 비하여 더 밝게 보이게 되는 반면, 데이터전압이 클수록 투과율 또는 계조가 높아지는 노말리 블랙 모드(Normally Black Mode)에서 링크되지 않은 정상 픽셀(14)에 비하여 더 어둡게 보이게 된다. 일반적으로, 액정셀의 픽셀전극과 공통전극이 액정을 사이에 두고 대향하는 두 개의 기판상에 분리형성되어 픽셀전극과 공통전극 사이에 종전계가 인가되는 트위스티드 네마틱 모드(Twisted Nematic Mode : 이하 "TN 모드"라 함)는 노말리 화이트 모드로 구동되는 반면, 액정셀의 픽셀전극과 공통전극이 동일 기판상에 형성되어 픽셀전극과 공통전극 사이에 횡전계가 인가되는 인플레인 스위칭 모드(In-Plane Switching Mode : 이하, "IPS 모드"라 함)는 노말리 블랙 모드로 구동된다.
불량 서브픽셀(10)에 대한 리페어 공정(S21)을 거치면, 링크 픽셀(13)의 위치에 대한 정보와 함께 불량 서브픽셀(10)의 유무에 대한 정보는 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 링크 픽셀(13)의 각 위치에 대하여 계조별 충전특성 보상 데이터를 산정한다(S22). 여기서, 충전특성 보상 데이터는 링크되지 않은 정상 픽셀(14)에 대한 링크 픽셀(13)의 충전특성을 보상하기 위한 데이터를 말한다. 한편, 링크 픽셀(13)의 충전특성은 링크 픽셀(13)의 위치에 따라 링크되지 않은 정상 서브픽셀(14)과의 휘도차 또는 색차의 정도가 다르기 때문에 충전특성 보상 데이터는 링크 픽셀(13)의 각 위치별로 최적화되어야 하며, 또한 링크 픽셀(13)이 링크되 지 않은 정상 서브픽셀(14)의 계조 표현능력과 동일한 계조 표현능력을 가지도록 계조별로 다르게 되거나 다수의 계조를 포함한 계조영역별로 다르게 되게 하는 것이 바람직하다.
S2 단계의 검사 결과 무라가 검출된 경우(S3[예, 무라]), 무라(또는 무라 영역)의 위치 정보와 함께 무라의 유무에 대한 정보가 검사용 컴퓨터에 저장된다. 검사용 컴퓨터는 무라의 각 위치에 대하여 계조별 무라 보상 데이터를 산정한다(S31). 이 때, 검사용 컴퓨터에 의해 산정되는 무라 보상 데이터는 무라의 위치에 따라 정상 영역과의 휘도차 또는 색차의 정도가 다르기 때문에 각 위치별로 최적화되어야 하며, 또한 도 6과 같은 감마특성을 고려하여 각 계조별로 최적화되어야 한다. 따라서, 보상값은 R, G, B 서브픽셀 각각에서 각 계조별로 설정되거나 도 6에서 보는 바와 같이 다수의 계조들을 포함하는 계조 구간(A, B, C, D)별로 설정될 수 있다. 예컨대, 보상값은 '무라 1' 위치에서 '+1', '무라 2' 위치에서 '-1', '무라 3' 위치에서 '0' 등으로 위치별로 최적화된 값으로 설정되고, 또한 '계조 구간 A'에서 '0', '계조 구간 B'에서 '0', '계조 구간 C'에서 '1', '계조 구간 D'에서 '1' 등으로 계조 구간별로 최적화된 값으로 설정될 수 있다. 따라서, 보상값은 동일한 무라 위치에서 계조별로 다르게 될 수 있고 또한, 동일한 계조에서 무라 위치별로 달라질 수 있다. 이와 같은 보상값은 휘도 보정시에 한 픽셀(Pixel)의 R, G, B 데이터 각각에 동일한 값으로 설정되어 R, G, B 서브픽셀을 포함한 한 픽셀 단위로 설정된다. 또한, 보상값은 색차 보정시에 R, G, B 데이터 각각에 다르게 설정된다. 예컨대, 특정 무라 위치에서 적색이 비무라 위치보다 더 두드러지게 보이 면 R 보상값은 G, B 보상값에 비하여 더 작게 된다.
한편, 평판표시장치의 구동회로는 이진(Binary) 데이터, 즉 디지털 비디오 데이터를 이용하여 이산적(Discrete) 휘도분포의 계조범위(Gray scale)를 표시패널에 표시하게 된다. 이러한 구동회로에 의해 표시 가능한 계조범위 내의 이웃한 계조레벨(Gray level)간의 휘도차, 즉 이 구동회로에 의해 표시될 수 있는 최소의 휘도차를 이하 'ΔL'이라 하기로 한다. ΔL은 평판표시장치가 가지는 구동회로의 데이터 처리용량 또는 다양한 화상처리기법에 의해 평판표시장치마다 다른 값을 가질 수 있다. 예를 들어, 6비트 처리용량의 구동회로를 가지는 평판표시장치에서의 ΔL과 8비트 처리용량의 구동회로를 가지는 평판표시장치에서의 ΔL은 다른 값을 가지며, 동일한 비트 처리용량의 구동회로를 가지는 평판표시장치들 간에도 화상처리기법 적용 여부에 따라 다른 ΔL값을 가질 수 있다.
이와 같은 ΔL값을 가지는 평판표시장치에서 무라 영역에 표시될 데이터 보정을 통한 회로적 무라 보상의 경우, 무라 영역의 휘도는 ΔL을 간격으로 증감되어 정상 영역의 휘도에 접근하게 되는데, 정상 영역의 휘도와 ΔL 미만의 편차가 발생할 경우 그 보상이 어렵게 된다.
예를 들어, 도 7a에서 보는 바와 같이 무라 영역와 정상 영역의 휘도차를 d 라고 할 때, 도 7b에서 보는 바와 같이 무라 영역의 휘도를 3ΔL 만큼 증가시키는 보상을 하였을 경우 Δ1 만큼의 휘도 편차가 발생하며, 도 7c에서 보는 바와 같이 무라 영역의 휘도를 4ΔL 만큼 증가시키는 보상을 하였을 경우 Δ2 만큼의 휘도 편차가 발생하게 된다. 이러한 Δ1, Δ2와 같은 ΔL 미만의 휘도 편차에 대해서는 데 이터 보정을 통한 회로적인 보상이 어려운데, 이와 같은 휘도 편차는 무라 영역과 정상 영역 간 경계 및 경계 주변, 즉, 무라 영역과 정상 영역의 경계부(이하 '경계부'라 함)에서 노이즈로 나타나게 된다.
따라서, 본 발명의 평판표시장치의 제조방법은 S31 단계에서 산정한 무라 보상 데이터를 이용하여 무라 영역의 휘도를 보상한 후, 즉, 테스트 데이터를 S31 단계에서 산정된 무라 보상 데이터로 변조하여 표시패널에 인가한 후, 경계부에 대하여 전기/자기적인 검사를 실시한다(S32, S33).
S33 단계의 검사 결과 경계부 노이즈가 검출된 경우(S34[예]), 경계부 노이즈가 나타나는 위치에 대한 정보와 함께 경계부 노이즈의 유무에 대한 정보가 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 경계부 노이즈가 나타나는 각 위치에 대하여 계조별 경계부 노이즈 보상 데이터를 산정한다(S35). 검사용 컴퓨터는 S35 단계에서 산정된 경계부 노이즈 보상 데이터와 S31 단계에서 산정된 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출한다. 이 때, 최종 무라 보상 데이터는 표시패널 상의 인접하는 수평라인에 대하여 서로 다른 보상값을 가진다. 즉, 무라 영역 검사공정에서 판정된 무라 보상 데이터를 제1 무라 보상 데이터, 경계부 노이즈 검사공정에서 판정된 경계부 노이즈 보상 데이터를 제2 무라 보상 데이터라 하고, 표시패널에서 무라 영역과 정상 영역의 경계와 수직하며 서로 이웃하는 제1 및 제2 수평라인에 대하여 제1 수평라인에 대한 보상 데이터를 제1 타입, 제2 수평라인에 대한 보상데이터를 제2 타입이라 하면, 제1 타입 제1 무라 보상 데이터와 제2 타입 제1 무라 보상 데이터는 수직으로 이웃하는 픽셀들에 대하여 동일하거나 서로 다르게 설정되고, 제1 타입 제2 무라 보상 데이터와 제2 타입 제2 무라 보상 데이터는 수직으로 이웃하는 픽셀들에 대하여 서로 다르게 설정된다. 따라서, 제1 무라 보상 데이터와 제2 무라 보상 데이터의 합으로 산출되는 최종 무라 보상 데이터는 제1 타입과 제2 타입이 수직으로 이웃하는 픽셀간에 서로 다르게 설정된다.
이하, 도 8 내지 도 12e를 참조하여 최종 무라 보상 데이터 설정 방법에 대한 본 발명의 실시예들에 대하여 상세히 설명하기로 한다.
본 발명의 제1 실시예에 따른 최종 무라 보상 데이터 설정 방법은 무라 영역과 정상 영역이 A×ΔL과 (A+1)×ΔL 사이의 휘도차(d)를 보일 때, 제1 및 제2 타입 제1 무라 보상 데이터를 정상 영역에서 0, 무라 영역에서 ±A×ΔL의 보상값으로 설정한다. 제1 타입 제2 무라 보상 데이터는 무라 영역 및 정상 영역에서 0으로 설정되며, 제2 타입 제2 무라 보상 데이터는 경계에 인접한 픽셀 및 이 픽셀을 포함하여 무라 영역의 동일 수평라인 상에서 격셀(every other pixel)마다 ±k×ΔL의 보상값으로 설정된다. 이 때, 제2 타입 제2 무라 보상 데이터는 무라 영역에서 최소한 경계에 인접한 1 픽셀에 대하여, 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지에 대하여 상기 보상값으로 설정될 수 있다. 한편, 'A'는 양의 정수, 'k'는 'A'보다 작거나 같은 양의 정수, '+'는 휘도 증가, '-'는 휘도 감소를 뜻하며, d 및 ΔL은 기 정의된 바와 같다.
예를 들어, 도 8에서 보는 바와 같이 무라 영역의 휘도가 정상 영역의 휘도에 비해 d 만큼 떨어지며 d 는 3ΔL과 4ΔL 사이의 값을 가질 때, 본 발명의 제1 실시예에 따른 최종 무라 보상 데이터 설정 방법은 아래과 같다.
도 9a를 참조하면, 제1 타입 제1 무라 보상 데이터(211a)는 정상 영역에서 0, 무라 영역에서 +3ΔL의 보상값으로 설정되고, 제1 타입 제2 무라 보상 데이터(212a)는 무라 영역 및 정상 영역에서 0의 보상값으로 설정되며, 제1 타입 최종 무라 보상 데이터(213a)는 제1 타입 제1 무라 보상 데이터(211a)와 제1 타입 제2 무라 보상 데이터(212a)의 합으로 산출된다.
도 9b를 참조하면, 제2 타입 제1 무라 보상 데이터(211b)는 제1 타입 제1 무라 보상 데이터(211a)와 동일하게 정상 영역에서 0, 무라 영역에서 +3ΔL의 보상값으로 설정되며, 제2 타입 제2 무라 보상 데이터(212b)는 무라 영역에서 경계에 인접한 픽셀에 대하여 +k×ΔL, 예를 들어 +ΔL의 보상값으로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(212b)는 상기 픽셀을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀 단위로 설정될 수 있다. 그리고, 제2 타입 최종 무라 보상 데이터(213b)는 제2 타입 제1 무라 보상 데이터(211b)와 제2 타입 제2 무라 보상 데이터(212b)의 합으로 산출된다.
이와 같이 설정된 최종 무라 보상 데이터에 의해 예측 가능한 무라 및 경계부의 휘도 보상 결과는 도 9c에서 보는 바와 같다. 즉, 무라 영역 및 정상 영역에서 이웃하는 제1 및 제2 수평라인의 휘도가 200a 및 200b와 같을 때, 213a와 같은 제1 타입 최종 무라 보상 데이터를 이용하여 제1 수평라인의 휘도를 214a와 같이 보상하고, 213b와 같은 제2 타입 최종 무라 보상 데이터를 이용하여 제2 수평라인의 휘도를 214b와 같이 보상하면, 무라 및 경계부 노이즈가 보상된 제1 수평라인과 제2 수평라인의 평균휘도는 215에서 보는 바와 같이 나타나게 된다.
도 9d 내지 도 9f는 무라 영역 및 그 경계부에 배치된 픽셀들의 각 위치에 대응하여 보상 데이터를 설정하는 구체적인 예를 나타낸다. 도 9d 이하의 도면들에서 나열된 사각형으로 구분된 공간은 표시패널 상의 픽셀들을 의미하며 그 안에 기재된 'A', '+' 및 'ΔL'은 기 정의된 바와 같다.
도 9d를 참조하면, 제1 타입 제1 무라 보상 데이터(211a)는 정상 영역에서 '0'의 보상값 설정되며, 무라 영역에서 '+A×ΔL'의 보상값으로 설정된다. 여기서 무라 영역과 정상 영역의 휘도차가 도 8에서와 같을 경우 A는 3과 같은 값을 가진다. 그리고, 제1 타입 제2 무라 보상 데이터(212a)는 정상 영역 및 무라 영역에서 '0'의 보상값으로 설정된다. 이와 같이 설정된 제1 타입 제1 무라 보상 데이터(211a)와 제1 타입 제2 무라 보상 데이터(212a)의 합으로써 제1 타입 최종 무라 보상 데이터(213a)가 산출된다.
도 9e를 참조하면, 제2 타입 제1 무라 보상 데이터(211b)는 제1 타입 제1 무라 보상 데이터(211a)와 같이 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+A×ΔL'로 설정된다. 그리고, 제1 타입 제2 무라 보상 데이터(212b)는 정상 영역에서 '0'의 보상값으로 설정되고 무라 영역에서 경계에 인접한 픽셀에 대하여 '+ΔL'로 설정된다. 이와 같이 설정된 제2 타입 제1 무라 보상 데이터(211b)와 제2 타입 제2 무라 보상 데이터(212a)의 합으로써 제2 타입 최종 무라 보상 데이터(213b)가 산출된다.
위와 같이 산출된 제1 및 제2 타입 최종 무라 보상 데이터(213a, 213b)는 도 9f에서 보는 바와 같이 표시패널 상의 이웃하는 수평라인들에 대하여 번갈아 적용 된다.
본 발명의 제2 실시예에 따른 최종 무라 보상 데이터 설정 방법은 무라 영역과 정상 영역이 A×ΔL과 (A+1)×ΔL 사이의 휘도차(d)를 보일 때, 제1 및 제2 타입 제1 무라 보상 데이터를 정상 영역에서 0, 무라 영역에서 ±A×ΔL의 보상값으로 설정한다. 제1 타입 제2 무라 보상 데이터는 정상 영역에서 경계에 인접한 픽셀 및 이 픽셀을 포함하여 무라 영역 및 정상 영역의 동일 수평라인 상에서 격셀마다 ±k×ΔL의 보상값으로 설정된다. 제2 타입 제2 무라 보상 데이터는 무라 영역에서 경계에 인접한 픽셀 및 이 픽셀을 포함하여 무라 영역 및 정상 영역의 동일 수평라인 상에서 격셀마다 ±k×ΔL의 보상값으로 설정된다. 이 때, 제1 및 제2 타입 제2 무라 보상 데이터는 무라 영역 및 정상 영역에서 최소한 경계에 인접한 1 픽셀에 대하여, 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지에 대하여 상기 보상값으로 설정될 수 있다.
예를 들어, 도 8에서 보는 바와 같이 무라 영역의 휘도가 정상 영역의 휘도에 비해 d 만큼 떨어지며 d 는 3ΔL과 4ΔL 사이의 값을 가질 때, 본 발명의 제2 실시예에 따른 최종 무라 보상 데이터 설정 방법은 아래과 같다.
도 10a를 참조하면, 제1 타입 제1 무라 보상 데이터(221a)는 정상 영역에서 0, 무라 영역에서 +3ΔL의 보상값으로 설정되고, 제1 타입 제2 무라 보상 데이터(222a)는 정상 영역에서 경계에 인접한 픽셀 및 이 픽셀과 경계를 사이에 두고 격셀 간격에 위치한 픽셀에 대하여 +k×ΔL, 예를 들어 +ΔL의 보상값으로 설정된다. 이러한 제1 타입 제2 무라 보상 데이터(222a)는 상기 픽셀들을 포함하여 최대 한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 그리고, 제1 타입 최종 무라 보상 데이터(223a)는 제1 타입 제1 무라 보상 데이터(221a)와 제1 타입 제2 무라 보상 데이터(222a)의 합으로 산출된다.
도 10b를 참조하면, 제2 타입 제1 무라 보상 데이터(221b)는 제1 타입 제1 무라 보상 데이터(211a)와 동일하게 정상 영역에서 0, 무라 영역에서 +3ΔL의 보상값으로 설정되며, 제2 타입 제2 무라 보상 데이터(222b)는 무라 영역에서 경계에 인접한 픽셀 및 이 픽셀과 경계를 사이에 두고 격셀 간격에 위치한 픽셀에 대하여 +k×ΔL, 예를 들어 +ΔL의 보상값으로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(222b)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 그리고, 제2 타입 최종 무라 보상 데이터(223b)는 제2 타입 제1 무라 보상 데이터(221b)와 제2 타입 제2 무라 보상 데이터(222b)의 합으로 산출된다.
이와 같이 설정된 최종 무라 보상 데이터에 의해 예측 가능한 무라 및 경계부의 휘도 보상 결과는 도 10c에서 보는 바와 같다. 즉, 무라 영역 및 정상 영역에서 이웃하는 제1 및 제2 수평라인의 휘도가 200a 및 200b와 같을 때, 223a와 같은 제1 타입 최종 무라 보상 데이터를 이용하여 제1 수평라인의 휘도를 224a와 같이 보상하고, 223b와 같은 제2 타입 최종 무라 보상 데이터를 이용하여 제2 수평라인의 휘도를 224b와 같이 보상하면, 무라 및 경계부 노이즈가 보상된 제1 수평라인과 제2 수평라인의 평균휘도는 225에서 보는 바와 같이 나타나게 된다.
도 10d 내지 도 10f는 무라 영역 및 그 경계부에 배치된 픽셀들의 각 위치에 대응하여 보상 데이터를 설정하는 구체적인 예를 나타낸다.
도 10d를 참조하면, 제1 타입 제1 무라 보상 데이터(221a)는 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+A×ΔL'의 보상값으로 설정된다. 여기서 무라 영역과 정상 영역의 휘도차가 도 8에서와 같을 경우 A는 3과 같은 값을 가진다. 그리고, 제1 타입 제2 무라 보상 데이터(222a)는 정상 영역에서 경계에 인접한 픽셀 및 이 픽셀과 경계를 사이에 두고 격셀 간격에 위치한 픽셀에 대하여 '+ΔL'로 설정된다. 이러한 제1 타입 제2 무라 보상 데이터(222a)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 이와 같이 설정된 제1 타입 제1 무라 보상 데이터(221a)와 제1 타입 제2 무라 보상 데이터(222a)의 합으로써 제1 타입 최종 무라 보상 데이터(223a)가 산출된다.
도 10e를 참조하면, 제2 타입 제1 무라 보상 데이터(221b)는 제1 타입 제1 무라 보상 데이터(221a)와 같이 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+A×ΔL'로 설정된다. 그리고, 제2 타입 제2 무라 보상 데이터(222b)는 무라 영역에서 경계에 인접한 픽셀 및 이 픽셀과 경계를 사이에 두고 격셀 간격에 위치한 픽셀에 대하여 '+ΔL'로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(222b)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 이와 같이 설정된 제2 타입 제1 무라 보상 데이터(221b)와 제2 타입 제2 무라 보상 데이터(222b)의 합으 로써 제2 타입 최종 무라 보상 데이터(223b)가 산출된다.
위와 같이 산출된 제1 및 제2 타입 최종 무라 보상 데이터(223a, 223b)는 도 25f에서 보는 바와 같이 표시패널 상의 이웃하는 수평라인들에 대하여 번갈아 적용된다.
본 발명의 제3 실시예에 따른 최종 무라 보상 데이터 설정 방법은 무라 영역과 정상 영역이 A×ΔL과 (A+1)×ΔL 사이의 휘도차(d)를 보일 때, 제1 타입 제1 무라 보상 데이터는 정상 영역에서 0, 무라 영역에서 +A×ΔL의 보상값으로 설정되고, 제2 타입 제1 무라 보상 데이터는 정상 영역에서 0, 무라 영역에서 +(A+1)×ΔL의 보상값으로 설정된다. 제1 타입 제2 무라 보상 데이터는 무라 영역에서는 경계에 인접한 픽셀에 대하여 -k×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정되며, 정상 영역에서는 위 무라 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 +k×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정된다. 그리고, 제2 타입 제2 무라 보상 데이터는 정상 영역에서는 경계에 인접한 픽셀에 대하여 +k×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정되며, 무라 영역에서는 위 정상 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 -k×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정된다. 이 때, 제1 및 제2 타입 제2 무라 보상 데이터는 무라 영역 및 정상 영역에서 최소한 경계 에 인접한 1 픽셀에 대하여, 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지에 대하여 상기 보상값으로 설정될 수 있다. 한편, 'A'는 양의 정수, 'k'는 'A'보다 작거나 같은 양의 정수, '+'는 휘도 증가, '-'는 휘도 감소를 뜻하며, d 및 ΔL은 기 정의된 바와 같으며, 특히, k는 ½A일 수 있다. 또한, 제1 및 제2 타입 제2 무라 보상 데이터는 위와 반대로 무라 영역에서 +k×ΔL로부터 감소되며, 정상 영역에서 -k×ΔL로부터 증가되는 보상값으로 설정될 수 있다.
예를 들어, 도 8에서 보는 바와 같이 무라 영역의 휘도가 정상 영역의 휘도에 비해 d 만큼 떨어지며 d 는 3ΔL과 4ΔL 사이의 값을 가질 때, 본 발명의 제3 실시예에 따른 최종 무라 보상 데이터 설정 방법은 아래과 같다.
도 11a를 참조하면, 제1 타입 제1 무라 보상 데이터(231a)는 정상 영역에서 0, 무라 영역에서 +3ΔL의 보상값으로 설정된다. 제1 타입 제2 무라 보상 데이터(232a)는 무라 영역에서는 경계에 인접한 픽셀에 대하여 -2ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정되며, 정상 영역에서는 위 무라 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 +2ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정된다. 이러한 제1 타입 제2 무라 보상 데이터(232a)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 그리고, 제1 타입 최종 무라 보상 데이터(233a)는 제1 타입 제1 무라 보상 데이터(231a)와 제1 타입 제2 무라 보상 데이터(232a)의 합으로 산출된다.
도 11b를 참조하면, 제2 타입 제1 무라 보상 데이터(231b)는 제1 타입 제1 무라 보상 데이터(231a)와 달리 정상 영역에서 0, 무라 영역에서 +4ΔL의 보상값으로 설정된다. 그리고, 제2 타입 제2 무라 보상 데이터(232b)는 정상 영역에서는 경계에 인접한 픽셀에 대하여 +2ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정되며, 무라 영역에서는 위 정상 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 -2ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(232b)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 그리고, 제2 타입 최종 무라 보상 데이터(233b)는 제2 타입 제1 무라 보상 데이터(231b)와 제2 타입 제2 무라 보상 데이터(232b)의 합으로 산출된다.
이와 같이 설정된 최종 무라 보상 데이터에 의해 예측 가능한 무라 및 경계부의 휘도 보상 결과는 도 11c에서 보는 바와 같다. 즉, 무라 영역 및 정상 영역에서 이웃하는 제1 및 제2 수평라인의 휘도가 200a 및 200b와 같을 때, 233a와 같은 제1 타입 최종 무라 보상 데이터를 이용하여 제1 수평라인의 휘도를 234a와 같이 보상하고, 233b와 같은 제2 타입 최종 무라 보상 데이터를 이용하여 제2 수평라인의 휘도를 234b와 같이 보상하면, 무라 및 경계부 노이즈가 보상된 제1 수평라인과 제2 수평라인의 평균휘도는 235에서 보는 바와 같이 나타나게 된다.
도 11d 내지 도 11f는 무라 영역 및 그 경계부에 배치된 픽셀들의 각 위치에 대응하여 보상 데이터를 설정하는 구체적인 예를 나타낸다.
도 11d를 참조하면, 제1 타입 제1 무라 보상 데이터(231a)는 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+A×ΔL'의 보상값으로 설정된다. 여기서 무라 영역과 정상 영역의 휘도차가 도 8에서와 같을 경우 A는 3과 같은 값을 가진다. 그리고, 제1 타입 제2 무라 보상 데이터(231a)는 무라 영역에서는 경계에 인접한 픽셀에 대하여 -½A×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정되며, 정상 영역에서는 위 무라 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 +½A×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정된다. 이러한 제1 타입 제2 무라 보상 데이터(232a)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 이와 같이 설정된 제1 타입 제1 무라 보상 데이터(231a)와 제1 타입 제2 무라 보상 데이터(232a)의 합으로써 제1 타입 최종 무라 보상 데이터(233a)가 산출된다.
도 11e를 참조하면, 제2 타입 제1 무라 보상 데이터(231b)는 제1 타입 제1 무라 보상 데이터(231a)와 같이 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+A×ΔL'로 설정된다. 그리고, 제2 타입 제2 무라 보상 데이터는 정상 영역에서는 경계에 인접한 픽셀에 대하여 +½A×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 감소되는 보상값으로 설정되며, 무라 영역에서는 위 정상 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 -½A×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 ΔL씩 증가되는 보상값으로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(232b)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 이와 같이 설정된 제2 타입 제1 무라 보상 데이터(231b)와 제2 타입 제2 무라 보상 데이터(232b)의 합으로써 제2 타입 최종 무라 보상 데이터(233b)가 산출된다.
위와 같이 산출된 제1 및 제2 타입 최종 무라 보상 데이터(233a, 233b)는 도 25f에서 보는 바와 같이 표시패널 상의 이웃하는 수평라인들에 대하여 번갈아 적용된다.
도 12a 내지 도 12e는 본 발명의 제3 실시예에 따른 최종 무라 보상 데이터 설정 방법에 대하여 임의의 수치를 적용한 예를 나타낸다.
예를 들어, 도 12a에서 보는 바와 같이 정상 영역의 휘도가 120일 때 무라 영역의 휘도가 116.5를 나타낸다고 하면, 다시 말해 무라 영역과 정상 영역의 휘도차(d)가 3.5이며 ΔL은 1의 값을 가진다고 가정하면, 제1 타입 제1 무라 보상 데이터(231a)는 도 12b에서 보는 바와 같이 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+3'의 보상값으로 설정된다. 그리고, 제1 타입 제2 무라 보상 데이터(232a)는 무라 영역에서는 경계에 인접한 픽셀에 대하여 -2의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 1씩 증가되는 보상값으로 설정되며, 정상 영역에서는 위 무라 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 +2의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 1씩 감소되는 보상값으로 설정된다. 이와 같이 설정된 제1 타입 제1 무라 보상 데이터(231a)와 제1 타입 제2 무라 보상 데이터(232a)의 합으로써 제1 타입 최종 무라 보상 데이터(233a)가 산출된다.
도 12c를 참조하면, 제2 타입 제1 무라 보상 데이터(231b)는 제1 타입 제1 무라 보상 데이터(231a)와 같이 정상 영역에서 '0'의 보상값으로 설정되며, 무라 영역에서 '+4'로 설정된다. 그리고, 제2 타입 제2 무라 보상 데이터는 정상 영역에서는 경계에 인접한 픽셀에 대하여 +2×ΔL의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 1씩 감소되는 보상값으로 설정되며, 무라 영역에서는 위 정상 영역의 경계에 인접한 픽셀과 경계를 사이에 두고 격셀간격에 위치한 픽셀에 대하여 -2의 보상값으로 설정되고 이 픽셀로부터 격셀간격으로 멀어지는 픽셀마다 1씩 증가되는 보상값으로 설정된다. 이러한 제2 타입 제2 무라 보상 데이터(232b)는 상기 픽셀들을 포함하여 최대한 경계로부터 무라 영역의 양끝간 거리의 절반 거리만큼 떨어진 픽셀까지 격셀마다 설정될 수 있다. 이와 같이 설정된 제2 타입 제1 무라 보상 데이터(231b)와 제2 타입 제2 무라 보상 데이터(232b)의 합으로써 제2 타입 최종 무라 보상 데이터(233b)가 산출된다.
위와 같이 산출된 제1 및 제2 타입 최종 무라 보상 데이터(233a, 233b)는 도 12d에서 보는 바와 같이 표시패널 상의 이웃하는 수평라인들에 대하여 번갈아 적용되며, 이러한 제1 및 제2 타입 최종 무라 보상 데이터(233a, 233b)들을 이용하여 예측 가능한 무라 및 경계부의 휘도 보상 결과는 도 12e에서 보는 바와 같다.
한편, 전술한 실시예에서는 상술한 단계를 순차적으로 모두 거쳐 보상 데이터들을 산출해내는 것을 중심으로 설명하였지만, 제조공정의 단순화 등 합리적인 공정과정을 위하여 실제의 양산과정에서는 반복적인 실험을 통해 무라 및 경계부 노이즈의 다양한 패턴들에 대하여 대응할 다수의 정형화된 보상 데이터들의 패턴을 데이터베이스화시킴으로써 간단한 검사공정 후 무라와 경계 영역의 휘도차 유형에 대응하는 최적의 보상 데이터 패턴들을 정형화된 패턴들 중에서 선택하여 한 번에 최적 보상 데이터를 산출할 수도 있다.
S3 또는 S4 단계에 이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판을 실재(Sealant)나 프릿글라스(Frit glass)로 합착한다(S5). 이 S5 단계는 배향막형성/러빙 공정과 기판합착/액정주입 공정을 포함한다. 배향막형성/러빙 공정에서는 표시패널의 상부기판과 하부기판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙한다. 기판합착/액정주입 공정에서는 실재를 이용하여 상부기판과 하부기판을 합착하고 액정주입구를 통하여 액정과 스페이서를 주입한 다음, 그 액정주입구를 봉지한다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판이 합착된 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 불량 픽셀 및/또는 무라의 유무를 검사한다(S6). S6 단계에서의 검사는 S2 단계에서의 검사에 비하여 육안 검사가 가능한 차이가 있다. 이 때의 육안 검사는 카메라 등과 같은 광학장비를 이용한 검사를 포함한다.
S6 단계의 검사 결과 불량 픽셀 및/또는 무라가 검출된 경우(S7[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 불량 픽셀 및/또는 무라에 의한 결함을 개선하기 위한 보정을 실시한다(S8).
도 4b를 참조하면, S6 단계의 검사 결과 불량 픽셀이 검출된 경우(S7[예, 불량 픽셀]), 검출된 불량 픽셀에 대하여 리페어 공정(S21)을 실시한다.
불량 픽셀에 대한 리페어 공정(S21)은 도 5에서 보는 바와 같이 불량 서브픽셀(10)을 이 불량 서브픽셀(10)과 이웃하며 동일한 색을 나타내는 정상 서브픽셀(11)과 전기적으로 쇼트 또는 링크시키는 방법으로 이루어진다. 이 리페어 공정(S21)은 불량 서브픽셀(10)의 픽셀전극에 데이터전압이 공급되는 경로를 차단하는 과정 및 정상 서브픽셀(11)과 불량 서브픽셀(10)을 전도성 링크 패턴(12)을 이용하여 전기적으로 쇼트 또는 링크시키는 과정을 포함한다. 한편, S8 단계에서의 리페어 공정(S21)은 W-CVD(Chemical Vapor Deposition) 공정에 의한 링크 패턴 형성이 어렵다는 점에서 S4 단계에서의 리페어 공정(S21)과 차이가 있다.
리페어 공정(S21) 후 링크 픽셀(13)의 위치에 대한 정보와 함께 불량 서브픽셀(10)의 유무에 대한 정보는 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 링크 픽셀(13)의 각 위치에 대하여 계조별 충전특성 보상 데이터를 산정한다(S22).
S6 단계의 검사 결과 무라가 검출된 경우(S7[예, 무라]), 무라(또는 무라 영역)의 위치 정보와 함께 무라의 유무에 대한 정보가 검사용 컴퓨터에 저장된다. 검사용 컴퓨터는 무라의 각 위치에 대하여 계조별 무라 보상 데이터를 산정한다(S31).
이어서, S31 단계에서 산정한 무라 보상 데이터를 이용하여 무라 영역의 휘도를 보상한 후, 즉, 테스트 데이터를 S31 단계에서 산정된 무라 보상 데이터로 변조하여 표시패널에 인가한 후, 경계부에 대하여 전기/자기적인 검사 및/또는 육안검사를 실시한다(S32, S33).
S33 단계의 검사 결과 경계부 노이즈가 검출된 경우(S34[예]), 경계부 노이즈가 나타나는 위치에 대한 정보와 함께 경계부 노이즈의 유무에 대한 정보가 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 경계부 노이즈가 나타나는 각 위치에 대하여 계조별 경계부 노이즈 보상 데이터를 산정한다(S35). 검사용 컴퓨터는 S35 단계에서 산정된 경계부 노이즈 보상 데이터와 S31 단계에서 산정된 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출한다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 상/하부기판이 합착된 표시패널에 구동회로를 실장하고, 구동회로가 실장된 표시패널 및 백 라이트 등을 케이스에 탑재하여 표시패널의 모듈 조립 공정을 실시한다(S9). 구동회로의 실장공정에서는 게이트 드라이브 집적회로 및 데이터 드라이브 집적회로 등의 집적회로가 실장된 테이프 케리어 패키지(Tape Carrier Package : 이하 "TCP"라 한다)의 출력단을 기판상의 패드부에 접속시키고, 테이프 케리어 패키지의 입력단을 타이밍 컨트롤러가 실장된 인쇄회로기판(Printed Circuit Board : 이하 "PCB"라 한다)과 접속시킨다. PCB상에는 보상 데이터들이 저장될 메모리와, 이 메모리에 저장된 데이터를 이용하여 표시패널에 공급될 데이터를 변조하고 이 변조된 데이터를 구동회로에 공급하는 보상회로가 실장된다. 메모리로는 데이터의 갱신 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory)과 같은 비휘발성 메모리가 사용된다. 한편, 보상회로는 타이밍 컨트롤러와 원-칩(One-Chip)화 하여 타이밍 컨트롤러에 내장하는 것이 가능하며, 드라이브 집적회로들은 테이프 케리어 패키지를 이용한 테이프 오토메이티드 본딩(Tape Automated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass ; COG) 방식 등으로 기판상에 직접 실장될 수도 있다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고 그 화상에 대하여 전기/자기적인 검사 및/또는 육안 검사를 통해 불량 픽셀 및/또는 무라의 유무를 검사한다(S10). S10 단계에서의 검사는 S6 단계에서와 마찬가지로 S2 단계에서의 검사에 비하여 육안 검사가 가능한 차이가 있다. 이 때의 육안 검사는 카메라 등과 같은 광학장비를 이용한 검사를 포함한다.
S10 단계의 검사 결과 불량 픽셀 및/또는 무라가 검출된 경우(S11[예]), 본 발명의 실시예에 따른 액정표시장치의 제조방법은 불량 픽셀 및/또는 무라에 의한 결함을 개선하기 위한 보정을 실시한다(S12).
도 4b를 참조하면, S10 단계의 검사 결과 불량 픽셀이 검출된 경우(S11[예, 불량 픽셀]), 검출된 불량 픽셀에 대하여 리페어 공정(S21)을 실시한다.
불량 픽셀에 대한 리페어 공정(S21)은 도 5에서 보는 바와 같이 불량 서브픽셀(10)을 이 불량 서브픽셀(10)과 이웃하며 동일한 색을 나타내는 정상 서브픽셀(11)과 전기적으로 쇼트 또는 링크시키는 방법으로 이루어진다. 이 리페어 공 정(S21)은 불량 서브픽셀(10)의 픽셀전극에 데이터전압이 공급되는 경로를 차단하는 과정 및 정상 서브픽셀(11)과 불량 서브픽셀(10)을 전도성 링크 패턴(12)을 이용하여 전기적으로 쇼트 또는 링크시키는 과정을 포함한다. 한편, S12 단계에서의 리페어 공정(S21)은 S8 단계에서와 마찬가지로 W-CVD(Chemical Vapor Deposition) 공정에 의한 링크 패턴 형성이 어렵다는 점에서 S4 단계에서의 리페어 공정(S21)과 차이가 있다.
리페어 공정(S21) 후 링크 픽셀(13)의 위치에 대한 정보와 함께 불량 서브픽셀(10)의 유무에 대한 정보는 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 링크 픽셀(13)의 각 위치에 대하여 계조별 충전특성 보상 데이터를 산정한다(S22).
S10 단계의 검사 결과 무라가 검출된 경우(S11[예, 무라]), 무라(또는 무라 영역)의 위치 정보와 함께 무라의 유무에 대한 정보가 검사용 컴퓨터에 저장된다. 검사용 컴퓨터는 무라의 각 위치에 대하여 계조별 무라 보상 데이터를 산정한다(S31).
이어서, S31 단계에서 산정한 무라 보상 데이터를 이용하여 무라 영역의 휘도를 보상한 후, 즉, 테스트 데이터를 S31 단계에서 산정된 무라 보상 데이터로 변조하여 표시패널에 인가한 후, 경계부에 대하여 전기/자기적인 검사 및/또는 육안검사를 실시한다(S32, S33).
S33 단계의 검사 결과 경계부 노이즈가 검출된 경우(S34[예]), 경계부 노이즈가 나타나는 위치에 대한 정보와 함께 경계부 노이즈의 유무에 대한 정보가 검사용 컴퓨터에 저장되며, 검사용 컴퓨터는 경계부 노이즈가 나타나는 각 위치에 대하 여 계조별 경계부 노이즈 보상 데이터를 산정한다(S35). 검사용 컴퓨터는 S35 단계에서 산정된 경계부 노이즈 보상 데이터와 S31 단계에서 산정된 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출한다.
이어서, 본 발명의 실시예에 따른 액정표시장치의 제조방법은 S4, S8 및 S12 단계를 통해 결정된 링크 픽셀, 무라(또는 무라 영역), 경계부에 대한 위치 데이터와 충전특성 보상 데이터 및 최종 무라 보상 데이터를 EEPROM에 저장한다(S13). 여기서, 검사용 컴퓨터는 ROM 기록기를 이용하여 위치 데이터들 및 보상 데이터들을 EEPROM에 공급한다. 이 때, ROM 기록기는 유저 커넥터(user connector)를 통해 EEPROM에 위치 데이터들 및 보상 데이터들을 전송할 수 있다. 유저 커넥터를 통해서 보상 데이터가 직렬로 전송되고 또한, 유저 커넥터를 통해서 직렬 클럭(Serial Clock)과 전원, 접지전원 등이 EEPROM에 전송된다.
한편, 상기 위치 데이터들 및 보상 데이터들의 저장을 위한 메모리로는 EEPROM 대신 EDID ROM(Extended Display Identification Data ROM)이 사용될 수 있다. EDID ROM에는 판매자/생산자 식별정보(ID) 및 기본 표시소자의 변수 및 특성 등과 같은 모니터 정보 데이터가 저장되며, 상기 모니터 정보 데이터가 저장되는 저장공간과는 별도의 저장공간에 상기 위치 데이터들 및 보상 데이터들이 저장된다. EEPROM 대신에 EDID ROM에 보상 데이터를 저장하는 경우에 ROM 기록기는 DDC(Data Display Channel)을 통해 보상 데이터를 전송한다. 따라서, EDID ROM을 사용하는 경우에는 EEPROM과 유저 커넥터가 제거될 수 있기 때문에 그 만큼 추가 개발비가 저감되는 효과가 있다. 이하, 보상 데이터가 저장되는 메모리는 EEPROM으 로 가정하여 설명하기로 한다. 물론, 이하의 실시예 설명에서 EEPROM과 유저 커넥터는 EDID ROM과 DDC로 대신될 수 있다. 한편, 상기 위치 데이터들 및 보상 데이터들의 저장을 위한 메모리로는 EEPROM과 EDID ROM 뿐만 아니라 데이터의 갱신 및 소거가 가능한 다른 종류의 비휘발성 메모리의 사용도 가능하다.
이어서, 본 발명에 따른 액정표시장치의 제조방법은 EEPROM에 저장된 위치 데이터들 및 보상 데이터들을 이용하여 테스트 데이터를 변조하고, 이 변조된 데이터를 표시패널에 인가하여 화질 검사를 실시한다(S14).
S14 단계에서의 검사 결과 양품 기준 허용치를 초과하는 화질 결함들이 발견된 경우 이에 대한 보정을 실시한다(S16). 이 때의 보정 대상은 S2, S6 및 S10 단계의 검사에서 미발견된 화질 결함과, S4, S8 및 S12 단계에서 산정된 보상값의 비최적화로 인한 화질 결함을 포함한다. 예를 들어, S2, S6 및 S10에서 미발견된 불량 픽셀이 S14 단계에서 검출된 경우 이에 대한 리페어 공정을 실시하고 충전특성 보상 데이터를 산정하여 EEPROM에 저장하며(S13), S4, S8 및 S12 단계에서 산정된 보상 데이터들이 최적화되지 않은 경우에는 이를 재산정하여 EEPROM에 저장된 보상 데이터들을 갱신하여 저장한다(S13). 한편, S14 단계에서 백 라이트에 의한 휘선이 검출된 경우 이에 대한 보상 데이터는 상술한 무라 보상 데이터와 같이 산정하여 이를 EEPROM에 저장한다(S13).
S14 단계의 검사 결과 화질 결함이 발견되지 않은 경우(S15[아니오]), 즉 화질 결함의 정도가 양품 허용 기준치 이하로 발견되면, 그 액정표시장치는 양품으로 판정되어 출하된다(S17).
한편, 상술한 검사 단계들 및 보정 단계들은 제조공정의 단순화 등 합리적인 공정과정을 위하여 그 과정의 간소화 또는 소정 단계의 생략이 가능하다.
도 13a 내지 도 16c는 리페어 공정(S21)에서 전도성 링크 패턴(13)을 형성하는 다양한 실시예를 보여 주는 도면들이다.
도 13a 내지 도 13c는 본 발명의 제1 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 13a 및 도 13b를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD(Chemical Vapor Deposition) 공정을 이용하여 링크 패턴(44)을 이웃하는 불량 서브픽셀(10)의 픽셀전극(43A)과 정상 서브픽셀(11)의 픽셀전극(43B)상에 직접 형성한다.
하부기판의 유리기판(45)상에는 게이트라인(41)과 데이터라인(42)이 교차되고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(41)에 전기적으로 연결되고, 소스전극은 데이터라인(42)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(43A, 43B)에 전기적으로 연결된다.
게이트라인(41), TFT의 게이트전극 등을 포함한 게이트 금속패턴은 알루미늄(Al), 알루미늄네오듐(AlNd) 등의 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(45)상에 형성된다.
데이터라인(42), TFT의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등의 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(46)상에 형성된다.
게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하기 위한 게이트 절연막(46)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 무기 절연막으로 형성된다. 그리고 TFT, 게이트라인(41), 데이터라인(42)을 덮는 보호막(Passivation Film)은 무기 절연막 또는 유기 절연막으로 형성된다.
픽셀전극들(43A, 43B)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 틴 옥사이드(Tin Oxide, TO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO) 등의 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(47)상에 형성된다. 이 픽셀전극들(43A, 43B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(42)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 서브픽셀(10)의 TFT와 픽셀전극(43A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(42) 사이 또는, TFT의 드레인전극과 픽셀전극(43A) 사이의 전류패스를 레이저 커팅공정으로 단선(Open)시킨다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크 패턴(44)을 불량 서브픽셀(10)의 픽셀전극(43A)과 그와 이웃하는 동일 색의 정상 서브픽셀(11)의 픽셀전극(43B) 그리고 그 픽셀전극들(43A, 43B) 사이의 보호막(47)상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
W-CVD 공정은 도 13c와 같이 W(CO)6 분위기 하에서 픽셀전극(43A, 43B)들 중 어느 하나의 픽셀전극상에 레이저광을 집광시키고 그 집광된 레이저광을 다른 픽셀전극 쪽으로 이동 또는 스캐닝하게 된다. 그러면 레이저광에 반응하여 W(CO)6 에서 텅스텐(W)이 분리되고 그 텅스텐(W)이 레이저광의 스캔방향을 따라 일측 픽셀전극(43A), 보호막(47), 타측 픽셀전극(43B)으로 이동하면서 픽셀전극들(43A, 43B)과 그 사이의 보호막(47)상에 증착된다.
도 14a 내지 도 14c는 본 발명의 제2 실시예에 따른 TN 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 14a 및 도 14b를 참조하면, 본 발명에 따른 리페어 공정은 보호막(77)을 사이에 두고 불량 서브픽셀(10)의 픽셀전극(73A) 및 그와 이웃하는 정상 서브픽셀(11)의 픽셀전극(73B)과 중첩되는 링크 패턴(74)을 구비한다.
하부기판의 유리기판(75)상에는 게이트라인(71)과 데이터라인(72)이 교차되고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(71)에 전기적으로 연결되고, 소스전극은 데이터라인(72)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(73A, 73B)에 전기적으로 연결된다.
게이트라인(71), TFT의 게이트전극 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(75)상에 형성된다.
게이트라인(71)은 링크 패턴(74)과 중첩되지 않도록 링크 패턴(74)과 소정의 거리로 이격되고 링크 패턴(74)을 둘러 싸는 형태의 오목 패턴(78)을 포함한다.
데이터라인(72), TFT의 소스 및 드레인 전극, 링크 패턴(74) 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(76)상에 형성된다.
링크 패턴(74)은 리페어 공정 전에 게이트라인(71), 데이터라인(72) 및 픽셀전극들(73A, 73B)과 접속되지 않은 고립 패턴(Island pattern)으로 형성된다. 이 링크 패턴(74)의 양단은 수직으로 이웃하는 픽셀전극들(73A, 73B)과 중첩되어 레이저 용접 공정에서 픽셀전극들(73A, 73B)와 접속된다.
게이트 절연막(76)은 게이트 금속패턴과 소스/드레인 금속패턴을 전기적으로 절연하고, 보호막(77)은 소스/드레인 금속패턴과 픽셀전극들(73A, 73B)을 전기적으로 절연한다.
픽셀전극들(73A, 73B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(77)상에 형성된다. 픽셀전극(73A, 73B)은 상단의 일측에서 신장된 신장부(79)를 포함한다. 이 신장부(79)에 의해 픽셀전극들(73A, 73B)은 링크 패턴(74)의 일단과 충분히 중첩된다. 이 픽셀전극들(73A, 73B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(72)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 픽셀의 TFT와 픽셀전극(73A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(72) 사이 또는, TFT의 드레인전극과 픽셀전극(73A) 사이의 전류패스를 레이저 커팅공정으로 단선시킨다. 이어서, 리페어 공정은 레이저 용접 공정을 이용하여 도 8과 같이 링크 패턴(74)의 양단에서 이웃하는 픽셀전극들(73A, 73B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(73A, 73B) 및 보호막(77)이 녹게 되고, 그 결과, 픽셀전극들(73A, 73B)이 링크 패턴(74)과 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 14c는 레이저 용접 공정 전, 보호막(77)에 의해 전기적으로 분리된 픽셀전극들(73A, 73B)과 링크 패턴(74)을 보여 준다.
도 15a 및 도 15b는 본 발명의 제3 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다.
도 15a 및 도 15b를 참조하면, 본 발명에 따른 리페어 공정은 W-CVD(Chemical Vapor Deposition) 공정을 이용하여 링크 패턴(104)을 이웃하는 불량 서브픽셀(10)의 픽셀전극(103A)과 정상 서브픽셀(11)의 픽셀전극(103B)상에 직접 형성한다.
하부기판의 유리기판(105)상에는 게이트라인(101)과 데이터라인(102)이 교차되고 그 교차부에 TFT가 형성된다. TFT의 게이트전극은 게이트라인(101)에 전기적으로 연결되고, 소스전극은 데이터라인(102)에 전기적으로 연결된다. 그리고 TFT의 드레인전극은 콘택홀을 통해 픽셀전극(103A, 103B)에 전기적으로 연결된다.
게이트라인(101), TFT의 게이트전극, 공통전극(108) 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(105)상에 형성된다. 공통전극(108)은 모든 액정셀들에 연결되어 액정셀들에 공 통전압(Vcom)을 인가한다. 이 공통전극(108)에 인가되는 공통전압(Vcom)과 픽셀전극(103A, 103B)에 인가되는 데이터전압에 의해 액정셀들에는 횡전계가 인가된다.
데이터라인(102), TFT의 소스 및 드레인 전극 등을 포함한 소스/드레인 금속패턴은 소스/드레인 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 게이트 절연막(106)상에 형성된다.
픽셀전극들(103A, 103B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(107)상에 형성된다. 이 픽셀전극들(103A, 103B)에는 TFT의 턴-온되는 스캐닝기간 동안 TFT를 통해 데이터라인(102)으로부터 데이터전압이 공급된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 서브픽셀(10)의 TFT와 픽셀전극(103A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인(102) 사이 또는, TFT의 드레인전극과 픽셀전극(103A) 사이의 전류패스를 레이저 커팅공정으로 단선(Open)시킨다. 이어서, 리페어 공정은 W-CVD 공정을 이용하여 링크 패턴(104)을 불량 서브픽셀(10)의 픽셀전극(103A)과 그와 이웃하는 동일 색의 정상 서브픽셀(11)의 픽셀전극(103B) 그리고 그 픽셀전극들(103A, 103B) 사이의 보호막(107)상에 텅스텐(W)을 직접 증착시킨다. 한편, 단선 공정과 W-CVD 공정의 순서는 바뀌어도 관계없다.
도 16a 내지 16c는 본 발명의 제4 실시예에 따른 IPS 모드의 액정표시장치의 리페어 공정을 설명하기 위한 도면들이다. 도 16a 내지 16c에 있어서, 데이터라인 등의 데이터 금속패턴, TFT, 픽셀전극과 함께 액정셀들에 횡전계를 인가하기 위한 공통전극 등은 생략된다.
도 16a 및 도 16b를 참조하면, 본 발명에 따른 액정표시장치의 게이트라인(121)은 네크부(132), 네크부(132)에 연결되고 면적이 확대된 헤드부(133), 네크부(132) 및 헤드부(133)의 주변에서 'C'자 형으로 제거된 개구패턴(131)을 포함한다.
게이트라인(121), 도시하지 않은 TFT의 게이트전극, 공통전극 등을 포함한 게이트 금속패턴은 게이트 금속 증착공정, 포토리쏘그래피 공정 및 식각 공정을 통해 유리기판(125)상에 형성된다.
픽셀전극들(123A, 123B)은 투명도전성금속을 증착하는 공정, 포토리소그래피 공정, 및 식각공정을 통해 보호막(127)상에 형성된다.
게이트라인(121)에 있어서, 네크부(132)는 리페어 공정에서 레이저 커팅공정에 의해 단선(open)된다. 헤드부(133)의 일측단은 게이트 절연막(126) 및 보호막(127)을 사이에 두고 불량 서브픽셀(10)의 픽셀전극(123A)과 중첩되고, 헤드부(133)의 타측단은 게이트 절연막(126) 및 보호막(127)을 사이에 두고 불량 서브픽셀(10)과 이웃하는 정상 서브픽셀(11)의 픽셀전극(123B)과 중첩된다.
리페어공정은 기판합착/액정주입 공정 전의 하부기판 또는 기판합착/액정주입 공정 후의 패널에 대하여 실시한다. 이 리페어 공정은 먼저, 불량 픽셀의 TFT와 픽셀전극(123A) 사이의 전류패스를 차단시키기 위하여 TFT의 소스전극과 데이터라인 사이 또는, TFT의 드레인전극과 픽셀전극(123A) 사이의 전류패스를 레이저 커팅공정으로 단선시키고, 게이트라인(121)의 네크부(132)를 단선시킨다. 이어서, 리페 어 공정은 레이저 용접 공정을 이용하여 도 16b와 같이 헤드부(133)의 양단에서 이웃하는 픽셀전극들(123A, 123B)에 레이저를 조사한다. 그러면, 레이저광에 의해 픽셀전극들(123A, 123B), 보호막(127), 게이트 절연막(126)이 녹게 되고 그 결과, 헤드부(133)는 독립패턴으로 되어 게이트라인(121)과 분리되고 픽셀전극들(103A, 103B)이 헤드부(133)에 접속된다. 한편, 단선 공정과 레이저 용접 공정의 순서는 바뀌어도 관계없다. 도 16c는 레이저 용접 공정 전, 보호막(127) 및 게이트 절연막(126)에 의해 전기적으로 분리된 픽셀전극들(123A, 123B)과 헤드부(133)를 보여 준다.
본 발명의 제4 실시예에 따른 리페어 공정은 게이트라인(121)의 패터닝 공정에서 네크부(133)를 미리 제거하여 도 14a의 링크 패턴(74)과 같은 독립 패턴으로 형성하여, 리페어 공정에서 네크부(133)의 커팅 공정을 생략할 수도 있다.
한편, 도 14a의 링크 패턴(74)이나 도 16a의 헤드부(133), 네크부(132) 및 개구패턴(131)은 전술한 실시예와 같이 한 픽셀 당 1 개씩 형성할 수도 있으나 링크 픽셀들의 전기적 접촉 특성 즉, 접촉 저항을 줄이기 위하여, 한 픽셀 당 복수 개씩 형성할 수도 있다.
이하, 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법에 대하여 설명하기로 한다.
본 발명의 실시예에 따른 액정표시장치의 화질제어 방법은 상술한 액정표시장치의 제조방법을 통해 결정된 최종 무라 보상 데이터를 이용하여 무라 영역 및 경계부에 공급될 비디오 데이터를 변조하는 제1 보상 단계와, 충전특성 보상 데이 터를 이용하여 링크 픽셀에 공급될 비디오 데이터를 변조하는 제2 보상 단계를 포함한다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계의 제1 실시예는, 무라 영역 및 경계부에 공급될 비디오 데이터를 최종 무라 보상 데이터로 증감시킨다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계의 제2 실시예는, 무라 영역 및 경계부에 표시될 적색(R), 녹색(G) 및 청색(B) 정보를 포함하는 m/m/m 비트의 R/G/B 데이터를 휘도(Y) 및 색차(U/V) 정보를 포함하는 n/n/n(n은 m보다 큰 정수) 비트의 Y/U/V 데이터로 변환하고, 변환된 n/n/n 비트의 Y/U/V 데이터 중 무라 영역 및 경계부에 표시될 Y 데이터를 최종 무라 보상 데이터로 증감하여 변조하고, 이를 다시 적색(R), 녹색(G), 청색(B)의 정보를 포함하는 m/m/m 비트의 R/G/B 데이터로 변환한다. 예를 들어, 8/8/8 비트의 R/G/B 데이터를 비트 수가 확장된 10/10/10 비트의 Y/U/V 데이터로 변환하고, Y/U/V 데이터로 변환시 Y 데이터의 확장된 비트에 무라 보상 데이터를 가산 또는 감산한 후, Y 데이터가 증감된 10/10/10 비트의 Y/U/V 데이터를 8/8/8비트의 R/G/B 데이터로 다시 변환한다.
예를 들어, 무라 영역 및 경계부에 대하여 위치별, 계조별 최종 무라 보상 데이터가 아래의 표 2에서와 같이 설정된 경우, '위치 1'에 공급될 8/8/8 비트의 R/G/B 데이터를 10/10/10 비트의 Y/U/V 데이터로 변환하고, 변환된 Y 데이터의 상위 8 비트가 '계조구간 2'에 해당하는 '01000000(64)'이면, 이 Y 데이터의 하위 2 비트에 '10(2)'을 가산하여 Y 데이터를 변조하고, 이 변조된 Y 데이터를 포함하는 Y/U/V 데이터를 다시 8/8/8 비트의 R/G/B 데이터로 변환함으로써 데이터를 변조한다. 그리고, '위치 4'에 공급될 8/8/8 비트의 R/G/B 데이터를 10/10/10 비트의 Y/U/V 데이터로 변환하고, 변환된 Y 데이터의 상위 8 비트가 '계조구간 3'에 해당하는 '10000000(128)'이면, 이 Y 데이터의 하위 2 비트에 '11(3)'을 가산하여 Y 데이터를 변조하고, 이 변조된 Y 데이터를 포함하는 Y/U/V 데이터를 다시 8/8/8 비트의 R/G/B 데이터로 변환함으로써 데이터를 변조한다. 한편, R/G/B 데이터와 Y/U/V 데이터 간 변환 방법에 대해서는 후술될 본 발명에 따른 액정표시장치의 화질제어 장치에 대한 설명에서 상세히 설명하기로 한다.
구 분 계조 영역 위치 1 위치 2 위치 3 위치 4
계조구간 1 00000000(0) ∼ 00110010(50) 01(1) 00(0) 01(1) 01(1)
계조구간 2 00110011(51) ∼ 01110000(112) 10(2) 00(0) 01(1) 10(2)
계조구간 3 01110001(113) ∼ 10111110(190) 11(3) 01(1) 10(2) 11(3)
계조구간 4 10111111(191) ∼ 11111010(250) 00(0) 01(1) 10(2) 11(3)
상술한 바와 같이 본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계의 제2 실시예는, 사람의 눈이 색상차보다는 휘도차에 민감한 점에 착안하여 무라 영역 및 경계부에 표시될 RGB 비디오 데이터를 휘도 성분과 색차 성분으로 변환하고, 이 중 휘도 정보를 포함하는 Y 데이터의 비트 수를 확장하여 무라 영역 및 경계부의 휘도를 조절함으로써, 휘도의 미세조절이 가능한 장점이 있다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계에 대한 제3 실시예는, 최종 무라 보상 데이터를 프레임 레이트 컨트롤(Frame Rate Control : FRC) 방법을 이용하여 다수의 프레임에 분산시키고, 무라 영역 및 경계부에 공급될 비디오 데이터를 다수의 프레임에 분산된 최종 무라 보상 데이터로 증감시킨다. 여기서, 프레임 레이트 컨트롤은 시감의 적분효과를 이용한 영상 제어 방법으로써, 다른 색상 또는 계조를 나타내는 픽셀들의 시간적 배열로써 그 사이의 색상 또는 계조를 표현하는 영상을 만들어 내는 화질제어 방법을 말하며, 픽셀들의 시간적 배열은 프레임 기간(Frame period)을 단위로 한다. 프레임 기간이란 필드 기간(Field Period)이라고도 하며, 한 화면의 모든 픽셀들에 데이터가 인가되는 한 화면의 표시기간을 말하며, 이 프레임 기간은 NTSC 방식의 경우 1/60 초이고 PAL 방식의 경우 1/50 초로 표준화되어 있다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계에 대한 제4 실시예는, 최종 무라 보상 데이터를 디더링(Dithering) 방법을 이용하여 이웃하는 다수의 픽셀들에 분산시키고, 무라 영역 및 경계부에 공급될 비디오 데이터를 다수의 픽셀들에 분산된 최종 무라 보상 데이터로 증감시킨다. 여기서, 디더링은 시감의 적분효과를 이용한 영상 제어 방법으로써, 다른 색상 또는 계조를 나타내는 픽셀들의 공간적 배열로써 그 사이의 색상 또는 계조를 표현하는 영상을 만들어 내는 화질제어 방법을 말한다.
본 발명에 따른 액정표시장치의 화질제어 방법 중 제1 보상 단계에 대한 제5 실시예는, 최종 무라 보상 데이터를 프레임 레이트 컨트롤 방법을 이용하여 다수의 프레임에 분산시킴과 아울러 디더링 방법을 이용하여 이웃하는 다수의 픽셀들에 보상값을 분산시키고, 무라 영역 및 경계부에 공급될 비디오 데이터를 다수의 프레임 및 픽셀들에 분산된 최종 무라 보상 데이터로 증감시킨다.
프레임 레이트 컨트롤과 디더링 방법에 대하여 도 17 내지 19을 참조하여 설명하기로 한다. 예를 들어, 0 계조와 1 계조만이 표시 가능한 픽셀들로 구성되는 화면에서 1/4계조, 1/2계조, 3/4계조 등과 같은 중간 계조를 표현하려는 경우, 프레임 레이트 컨트롤 방법에서는 도 17의 (a) 에서 보는 바와 같이 4 프레임을 프레임 그룹으로 하여 순차적으로 이어지는 4 프레임동안 어느 한 픽셀에 3 프레임은 0계조를 표시하고, 1 프레임은 1계조를 표시하면 이 픽셀에 대하여 관찰자는 1/4계조를 느끼게 된다. 마찬가지로, 도 17의 (b) 및 (c)에서 보는 바와 같이 1/2 계조와 3/4 계조도 표현된다. 그리고, 디더링 방법에서는 도 18의 (a)에서 보는 바와 같이 2×2 픽셀구조, 즉 4 개의 픽셀을 한 픽셀그룹으로 하여 어느 한 픽셀그룹에서 4 개의 픽셀 중 3개의 픽셀에 0계조를 표시하고, 1 개의 픽셀에 1계조를 표시하면 이 픽셀그룹에 대하여 관찰자는 1/4계조를 느끼게 된다. 마찬가지로, 도 18의 (b) 및 (c)에서 보는 바와 같이 1/2 계조와 3/4 계조도 표현된다. 그리고, 이러한 프레임 레이트 컨트롤 방법과 디더링 방법을 함께 이용하는 방법으로써, 도 19는 2×2 픽셀구조를 한 픽셀그룹으로 한 디더링과, 이 픽셀그룹에 대하여 4 프레임을 단위로 한 프레임 레이트 컨트롤을 동시에 적용하여 중간 계조를 표현하는 것을 나타낸다. 이와 같은 2×2 픽셀구조 및 4 프레임을 단위로 한 프레임 레이트 컨트롤 및 디더링 방법의 경우 도 19의 (a)를 참조하면, 4 프레임 동안 매 프레임에서 이 픽셀그룹이 나타내는 계조는 1/4 계조이며, 이 픽셀그룹을 형성하는 각 픽셀(제1 내지 제4 픽셀)은 4 프레임을 단위로 하여 각각 1/4 계조를 나타낸다. 마찬가지로, 1/2 계조를 표현함에 있어서도 도 19의 (b)에서 보는 바와 같이 각 픽셀그룹은 매 프레임마다 디더링에 의한 1/2 계조를 표현하고, 각 픽셀은 4 프레임에 걸쳐 각각 1/2 계조를 표현한다. 마찬가지로 도 19의 (c)와 같이 3/4 계조도 표현된다. 이와 같이 프레임 레이트 컨트롤과 디더링을 함께 적용하는 화질제어 방법은 프레임 레이트 컨트롤에서 발생할 수 있는 플리커(Flicker)와 디더링에서 발생할 수 있는 해상도 저하의 문제를 해결할 수 있는 장점이 있다.
한편, 프레임 레이트 컨트롤에 있어서의 프레임 그룹을 형성하는 프레임 수나 디더링에 있어서의 픽셀그룹을 형성하는 픽셀 수는 필요에 따라 다양한 조정이 가능하다. 그 예로써 도 20은 8×8 픽셀구조 및 8 프레임을 단위로 하여 프레임 레이트 컨트롤 및 디더링을 이용한 화질제어 방법을 나타낸다.
예를 들어, 무라 영역 및 경계부에 대하여 위치별, 계조별 최종 무라 보상 데이터가 아래의 표 2에서와 같이 설정된 경우, '위치 1'에 공급될 디지털 비디오 데이터가 '계조구간 2'에 해당하는 '01000000(64)'이면 '011(3)'의 보상 데이터를 이용하여 도 20의 (d)에서 보는 바와 같은 패턴으로 프레임 레이트 컨트롤 및 디더링을 실시함으로써 '위치 1'에 공급될 디지털 비디오 데이터를 변조하고, '위치 4'에 공급될 디지털 비디오 데이터가 '계조구간 3'에 해당하는'10000000(128)'이면 '110(6)'의 보상 데이터를 이용하여 도 20의 (g)에서 보는 바와 같은 패턴으로 프레임 레이트 컨트롤 및 디더링을 실시함으로써 '위치 4'에 공급될 디지털 비디오 데이터를 변조한다.
구 분 계조 영역 위치 1 위치 2 위치 3 위치 4
계조구간 1 00000000(0) ∼ 00110010(50) 010(2) 011(3) 010(2) 100(4)
계조구간 2 00110011(51) ∼ 01110000(112) 011(3) 100(4) 010(2) 101(5)
계조구간 3 01110001(113) ∼ 10111110(190) 100(4) 101(5) 011(3) 110(6)
계조구간 4 10111111(191) ∼ 11111010(250) 101(5) 110(6) 011(3) 111(7)
상술한 바와 같이 본 발명에 따른 액정표시장치의 화질제어 방법 중 1차 보상 단계의 제3 내지 제5 실시예는 표시장치의 데이터 처리용량에 따라 표시장치의 화면이 표현할 수 있는 색상 또는 계조를 더욱 세분화하여 표현할 수 있는 프레임 레이트 컨트롤 및/또는 디더링과 같은 화질제어 방법을 통해 무라 영역 및 경계부의 휘도를 보상함으로써 자연스럽고 고급스러운 화질 구현이 가능한 장점이 있다.
본 발명에 따른 액정표시장치의 화질제어 방법은 상술한 제1 보상 단계에 이어 제2 보상 단계에서 링크 픽셀에 공급될 데이터를 충전특성 보상 데이터로 증감시킨다.
예를 들어, 링크 픽셀에 대하여 위치별, 계조별 충전특성 보상 데이터가 아래의 표 3에서와 같이 설정된 경우, 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 2차 보상 단계는, '위치 1'에 공급될 디지털 비디오 데이터가 '계조구간 1'에 해당하는 '01000000(64)'이면 '01000000(64)'에 '00000100(4)'를 가산하여 '위치 1'에 공급될 디지털 비디오 데이터를 '01000100(68)'으로 변조하고, '위치 2'에 공급될 디지털 비디오 데이터가 '계조구간 3'에 해당하는 '10000000(128)'이면 '10000000(128)'에 '00000110(6)'를 가산하여 '위치 2'에 공급될 디지털 비디오 데이터를 '10000110(134)'으로 변조한다.
구 분 계조 영역 위치 1 위치 2
계조구간 1 00000000(0) ∼ 00110010(50) 00000100(4) 00000010(2)
계조구간 2 00110011(51) ∼ 01110000(112) 00000110(6) 00000100(4)
계조구간 3 01110001(113) ∼ 10111110(192) 00001000(8) 00000110(6)
상술한 바와 같이 본 발명의 실시예에 따른 액정표시장치의 화질제어 방법 중 2차 보상 단계는, 불량 서브픽셀을 그와 이웃하는 동일 색의 정상 서브픽셀과 전기적으로 연결하여 링크 픽셀을 형성하고, 링크 픽셀에 표시될 디지털 비디오 데이터를 링크 픽셀의 충전특성을 보상하기 위해 미리 설정된 보상 데이터로 변조함으로써 불량 서브픽셀의 인지정도를 낮추고 불량 서브픽셀을 포함한 링크 픽셀의 충전 특성을 보상할 수 있다.
한편, 표시패널상에서 무라 영역 및 경계부의 위치와 링크 픽셀의 위치가 중첩되는 경우가 발생할 수 있다. 이러한 경우 무라 영역 및 경계부의 위치와 링크 픽셀 위치가 중첩되는 위치에 대하여 최종 무라 보상 데이터 값을 감안하여 충전특성 보상 데이터를 산정한다. 예를 들어, 무라 영역 및 경계부와 링크 픽셀이 중첩되는 위치에 대하여 그러한 위치 중첩을 고려하지 않은 보상 데이터들로써, 즉, 각 위치에 대하여 독립적으로 산정한 보상 데이터들로써, 특정 계조(영역)에서의 무라 보상 데이터를 '+2'로, 충전특성 보상 데이터를 '+6'으로 산정하였다면, 본 발명의 실시예에 따른 화질제어 방법은 중첩 위치에 대하여 제1 보상 단계에서 링크 픽셀에 대한 충전특성을 '+2' 만큼 보상하므로 제2 보상 단계에서는 링크 픽셀에 대하여 '+4'(+6-2) 만큼의 충전특성을 보상한다.
상술한 바와 같은 본 발명의 실시예에 따른 화질제어 방법을 실현하기 위하여 본 발명의 실시예에 따른 액정표시장치는 도 21에서 보는 바와 같이 비디오 데이터를 입력받아 이를 변조하여 표시패널(203)을 구동하는 구동부(210)에 공급하는 보상회로(205)를 구비한다.
도 22는 본 발명의 실시예에 따른 액정표시장치를 나타낸다.
도 22를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 데이터라인(306)들과 게이트라인(308)들이 교차하고 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 표시패널(303)과, 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생하는 보상회로(305)와, 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 아날로그의 데이터전압으로 변환하여 데이터라인(306)들에 공급하는 데이터 구동회로(301)와, 게이트라인(306)들에 스캔펄스를 공급하는 게이트 구동회로(302)와, 데이터 구동회로(301) 및 게이트 구동회로(302)를 제어하는 타이밍 컨트롤러(304)를 구비한다.
표시패널(303)은 두 장의 기판(TFT 기판, 컬러필터 기판)의 사이에 액정분자들이 주입된다. TFT 기판상에 형성된 데이터라인(106)들과 게이트라인(308)들은 상호 직교한다. 데이터라인(306)들과 게이트라인(308)들의 교차부에 형성된 TFT는 게이트라인(308)으로부터의 스캔신호에 응답하여 데이터라인(306)을 경유하여 공급되는 데이터전압을 액정셀(Clc)의 픽셀전극에 공급한다. 칼라필터 기판상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 한편, 컬러필터 기판상에 형성되는 공통전극은 전계 인가 방식에 따라 TFT 기판상에 형성될 수 있다. TFT 기판과 컬러필터 기판에는 서로 수직의 편광축을 가지는 편광판이 각각 부착된다.
보상회로(305)는 시스템 인터페이스(System Interface)로부터 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 공급받아 무라의 위치에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 보상회로(305)에 대해서는 이 후 상세히 설명하기로 한다.
타이밍 컨트롤러(304)는 보상회로(305)를 경유하여 공급되는 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 도트 클럭(DCLK)에 맞추어 데이터 구동회로(301)에 공급함과 아울러 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 게이트 구동회로(302)를 제어하기 위한 게이트 제어신호(GDC), 데이터 구동회로(301)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다.
데이터 구동회로(301)는 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 입력받아 이 디지털 비디오 데이터(Rc/Gc/Bc)를 아날로그 감마보상전압(데이터전압)으로 변환하여 타이밍 컨트롤러(304)의 제어 하에 표시패널(303)의 데이터라인들(306)에 공급한다.
게이트 구동회로(302)는 스캔신호를 게이트라인들(308)에 공급함으로써 그 게이트라인들(308)에 접속된 TFT들을 턴-온(Turn-on)시켜 데이터전압들이 공급될 1 수평라인의 액정셀들(Clc)을 선택한다. 데이터 구동회로(301)로부터 발생되는 아날로그 데이터전압은 스캔펄스에 동기됨으로써 선택된 1 수평라인의 액정셀(Clc)에 공급된다.
이하, 도 23 내지 도 31을 참조하여 보상회로(305)에 대해 상세히 설명하기로 한다.
도 23을 참조하면 본 발명의 실시예에 따른 보상회로(305)는 표시패널(303)상의 무라, 경계부 및 링크 픽셀의 위치를 지시하는 위치 데이터(PD), 무라 및 경계부에 표시될 휘도를 보상하기 위한 최종 무라 보상 데이터(CD) 및 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터(CD)가 저장되는 EEPROM(253)과, EEPROM(253)에 저장되는 위치 데이터들 및 보상 데이터들을 이용하여 입력 비디오 디지털 데이터(Ri/Gi/Bi)를 변조함으로써 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생하는 보상부(251)와, 보상회로(305)와 외부 시스템과의 통신을 위한 인터페이스 회로(257)와, 인터페이스 회로(257)를 경유하여 EEPROM(253)에 저장될 데이터가 임시 저장되는 레지스터(255)를 구비한다.
EEPROM(253)에는 표시패널(303)상의 무라, 경계부 및 링크 픽셀의 위치를 지시하는 위치 데이터(PD), 무라 및 경계부의 휘도를 보상하기 위한 최종 무라 보상 데이터(CD) 및 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터(CD)가 저장된다. EEPROM(253)에 저장되는 보상 데이터들은 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조에 따른 보상값으로 설정된다. 여기서, 계조에 따른 보상값이란 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 각 계조에 대응하여 설정되는 보상값 또는 둘 이상의 계조를 포함하는 계조 구간에 대응하여 설정되는 보상값을 말한다. 계조 구간에 대응하여 보상값이 설정되는 경우 EEPROM(253)에는 계조 구간에 대한 정보, 즉, 계조 구간이 포함하는 계조에 대한 정보도 저장된다. 이 EEPROM(253)은 외부 시스템으로부터의 전기적 신호에 의해 무라 위치와 보상값에 대한 데이터의 갱신이 가능하다.
인터페이스 회로(257)는 보상회로(305)와 외부시스템 간의 통신을 위한 구성으로써 이 인터페이스 회로(257)는 I2C 등의 통신 표준 프로토콜 규격에 맞춰 설계된다. 외부 시스템에서는 이 인터페이스 회로(257)를 통해 EEPROM(253)에 저장된 데이터를 읽어들이거나 수정할 수 있다. 즉, EEPROM(253)에 저장된 위치 데이터(PD)들 및 보상 데이터(CD)들은 공정상 변화, 적용 모델간 차이 등과 같은 이유에 의해 갱신이 요구되며, 사용자는 갱신하고자 하는 위치 데이터(UPD)들 및 보상 데이터(UCD)들을 외부 시스템에서 공급하여 EEPROM(253)에 저장된 데이터를 수정할 수 있다.
레지스터(255)에는 EEPROM(253)에 저장된 위치 데이터(PD)들 및 보상 데이터(CD)들을 갱신 하기 위하여 인터페이스 회로(257)를 통해 전송되는 위치 데이터(UPD)들 및 보상 데이터(UCD)들이 임시 저장된다.
이하 도 24 내지 도 31을 참조하여 본 발명에 따른 보상부(251)의 실시예들에 대하여 상세히 설명하기로 한다.
도 24를 참조하면 본 발명의 제1 실시예에 따른 보상부(251)는 EEPROM(253)에 저장된 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)를 이용하여 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조하는 제1 보상부(251a)와, 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(251b)를 구비한다.
제1 보상부(251a)는 입력 디지털 비디오 데이터(Ri/Gi/Bi) 중 무라 및 경계부에 공급될 데이터를 EEPROM(253)에 저장된 최종 무라 보상 데이터로 증감하여 중간 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 발생한다. 이러한 제1 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제1 보상부(251a)가 참조하는 EEPROM(253)은 무라 및 경계부 위치 데이터(PD) 및 최종 무라보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 무라 및 경계부 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치가 무라 및 경계부에 해당하면, 그 위치에서의 최종 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 최종 무라 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 최종 무라 보상 데이터를 가산 또는 감산하여 무라 및 경계부에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 최종 무라 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
제2 보상부(251b)는 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 픽셀(13)에 공급될 데이터를 EEPROM(253)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제2 보상부(251b)가 참조하는 EEPROM(253)은 링크 픽셀(13) 위치 데이터(PD) 및 충전특성 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 링크 픽셀(13) 위치 데이터를 참조하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치가 링크 픽셀(13) 위치에 해당하면, 그 링크 픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 충전특성 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 변조된 디지털 비디오 데이터(Rm/Gm/Bm)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및 경계부의 휘도와 링크 픽셀의 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(310)를 거쳐 표시패널(303)에 공급되어 화질이 보정된 화상을 표시한다.
도 25를 참조하면 본 발명의 제2 실시예에 따른 보상부(251)는 EEPROM(253)에 저장된 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)를 이용하여 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조하는 제1 보상부(251a)와, 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(251b)를 구비한다.
제1 보상부(251a)는 RGB to YUV 변환기(360), 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(364), 및 YUV to RGB 변환기(365)를 구비한다. 한편, 제1 보상부(251a)가 참조하는 EEPROM(253Y)은 무라 및 경계부에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도정보(Yi)를 미세하게 변조하기 위한 위치별, 계조별 무라 보상 데이터가 저장된다.
RGB to YUV 변환기(360)는 m/m/m 비트의 R/G/B 데이터를 가지는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변수로 하는 아래의 수학식 1 내지 수학식 3을 이용하여 n/n/n(n은 m보다 큰 정수) 비트의 휘도정보(Yi)와 색차정보(Ui/Vi)를 산출한다.
Yi = 0.299Ri + 0.587Gi + 0.114Bi
Ui = -0.147Ri - 0.289Gi + 0.436Bi = 0.492(Bi - Y)
Vi = 0.615Ri - 0.515Gi - 0.100Bi = 0.877(Ri - Y)
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치를 판단한다.
계조 판단부(362)는 RGB to YUV 변환기(360)로부터의 휘도정보(Yi)를 기반으로 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 EEPROM(53Y)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시 위치가 무라 위치에 해당하면, 그 무라 위치에서의 무라 보상 데이터를 읽어 내기 위한 리드 어드레스를 생성하여 EEPROM(253Y)에 공급한다.
어드레스에 따라 EEPROM(53Y)으로부터 출력되는 무라 보상 데이터는 연산기(364)에 공급된다.
연산기(364)는 RGB to YUV 변환기(360)로부터의 n 비트 휘도 정보(Yi)에 EEPROM(253Y)으로부터의 무라 보상 데이터를 가산 또는 감산하여 무라 위치에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도를 변조한다. 여기서, 연산기(364)는 가산기, 감산기 이외에도 n 비트 휘도 정보(Yi)에 무라 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
이렇게 연산기(364)에 의해 변조된 휘도 정보(Yc)는 확장된 n 비트의 휘도정보(Yi)를 증감시키므로 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 휘도를 소수부까지 미세하게 조정할 수 있다.
YUV to RGB 변환기(365)는 연산기(364)에 의해 변조된 휘도정보(Yc)와 RGB to YUV 변환기(360)로부터의 색차정보(UiVi)를 변수로 하는 아래의 수학식 4 내지 수학식 6을 이용하여 m/m/m 비트의 변조된 데이터(Rm/Gm/Bm)를 산출한다.
Rm = Yc + 1.140Vi
Gm = Yc - 0.395Ui - 0.581Vi
Bm = Yc + 2.032Ui
제2 보상부(251b)는 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 픽셀(13)에 공급될 데이터를 EEPROM(253)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제2 보상부(251b)가 참조하는 EEPROM(253)은 링크 픽셀(13) 위치 데이터(PD) 및 충전특성 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 링크 픽셀(13) 위치 데이터를 참조하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치가 링크 픽셀(13) 위치에 해당하면, 그 링크 픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 충전특성 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 변조된 디지털 비디오 데이터(Rm/Gm/Bm)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및 경계부의 휘도와 링크 픽셀의 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(310)를 거쳐 표시패널(303)에 공급되어 화질이 보정된 화상을 표시한다.
도 26을 참조하면 본 발명의 제3 실시예에 따른 보상부(251)는 EEPROM(253)에 저장된 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)를 이용하여 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 방법으로 변조하는 제1 보상부(251a)와, 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(251b) 를 구비한다.
제1 보상부(251a)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363) 및 FRC 제어부(164)를 구비한다. 한편, 제1 보상부(251a)가 참조하는 EEPROM(253)은 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253FR, 253FG, 253FB)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253FR, 253FG, 253FB)의 무라 및 경계부 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치가 무라 및 경계부에 해당하면, 그 무라 및 경계부에서의 최종 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253FR, 253FG, 253FB)에 공급한다. 리드 어드레스에 따라 EEPROM(253FR, 253FG, 253FB)으로부터 출력되는 최종 무라 보상 데이터는 FRC 제어부(364R, 364G, 364B)에 공급된다.
FRC 제어부(364)는 적(R), 녹(G), 청(B) 별 FRC 제어부(364R, 364G, 364B)를 포함한다. 이 FRC 제어부(364R, 364G, 364B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 EEPROM(253FR, 253FG, 253FB)으로부터의 최종 무라 보상 데이터를 증감하여 무라위치에 표시될 데이터를 변조하되, 도 17과 같이 보상값에 따라 보상 데이터가 증감되는 프레임 개수와 프레임 순서를 다르게 하여 최종 무라 보상 데이터를 다수의 프레임에 분산시킨다. 예컨대, 도 17에서 보는 경우와 같이 FRC 제어를 위한 프레임 단위를 4 프레임으로 하며, '00'은 0계조, '01'은 1/4계조, '10'은 1/2계조, '11'은 3/4계조를 보상하기 위한 보상 데이터일 때, 무라 및 경계부에 보상될 보상값으로 설정되는 보상 데이터가 0.5(1/2)계조를 보상하기 위한 '01'이면, FRC 제어부(364R, 364G, 364B)는 4 개의 프레임 중 2 개의 프레임 기간동안 해당 무라 및 경계부에 공급될 데이터에 '1' 계조를 가산하여 무라 및 경계부에 표시될 데이터(Ri/Gi/Bi)를 0.5 계조 보상한다. 이러한 FRC 제어부(364R, 364G, 364B)는 도 27과 같은 회로 구성을 가진다.
도 27은 적색 데이터를 보정하기 위한 제1 FRC 제어부(364R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC 제어부(364G, 364B)는 제1 FRC 제어부(364R)와 실질적으로 동일한 회로 구성을 가진다.
도 27을 참조하면, 제1 FRC 제어부(364R)는 보상값 판정부(371), 프레임 수 감지부(372) 및 연산기(373)를 구비한다.
보상값 판정부(371)는 R 보상값을 판정하고 그 보상값을 프레임 수에 따라 나누어진 값으로 FRC 데이터(FD)를 발생한다. 예를 들어, 4 개의 프레임을 FRC의 한 프레임 그룹으로 할 때 R 보상 데이터 '00'은 0계조, R 보상 데이터 '01'은 1/4 계조, R 보상 데이터 '10'은 1/2계조, '11'은 3/4계조에 대한 보상값으로 인식하도록 미리 설정되었다면, 보상값 판정부(371)는 R 보상 데이터 '01'을 해당 무라 및 경계부 데이터의 표시 계조에 1/4 계조를 가산할 데이터로 판정한다. 이와 같이 R 보상 데이터의 계조가 판정되면, 보상값 판정부(371)는 해당 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 1/4계조를 보상하기 위하여, 도 17의 (a)에서 보는 바와 같이 제1 내지 제4 프레임 중 어느 한 프레임에 1 계조가 가산되도록 가산될 한 프레임 기간에 '1'의 FRC 데이터(FD)를 발생하고, 나머지 3 개 프레임 기간 동안 '0'의 FRC 데이터(FD)를 발생한다.
프레임 수 감지부(372)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(372)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
연산기(373)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 데이터(FD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, FRC 제어부(364)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 최종 무라 보상 데이터(CD)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 FRC 제어부(364)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 FRC 제어부(364)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 FRC 제어부(364)에 공급되는 경우 FRC 제어부(364)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 최종 무라 보상 데이터(CD)로 인식하여 FRC 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제3 실시예에 따른 제1 보상부(251a)는 입력 R, G, B 디지털 비디오 데이터가 각각 8 비트이고 4 개의 프레임기간을 한 프레임 그룹으로 하여 보상값을 시간적으로 분산시키는 것으로 가정할 때 1021 계조로 세분화하여 무라 위치에 표시될 데이터를 세밀하게 보정할 수 있다.
제2 보상부(251b)는 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 픽셀(13)에 공급될 데이터를 EEPROM(253)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제2 보상부(251b)가 참조하는 EEPROM(253)은 링크 픽셀(13) 위치 데이터(PD) 및 충전특성 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 링크 픽셀(13) 위치 데이터를 참조하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치가 링크 픽셀(13) 위치에 해당하면, 그 링크 픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 충전특성 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 변조된 디지털 비디오 데이터(Rm/Gm/Bm)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기 를 포함할 수도 있다.
상술한 제1 및 제2 보상부(251a, 251b)를 통해 변조되어 무라 및 경계부의 휘도와 링크 픽셀의 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(310)를 거쳐 표시패널(303)에 공급되어 화질이 보정된 화상을 표시한다.
도 28을 참조하면 본 발명의 제4 실시예에 따른 보상부(251)는 EEPROM(253)에 저장된 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)를 이용하여 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 디더링 방법으로 변조하는 제1 보상부(251a)와, 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(251b)를 구비한다.
제1 보상부(251a)는 위치 판단부(181), 계조 판단부(382), 어드레스 생성부(383) 및 디더링 제어부(384)를 구비한다. 한편, 제1 보상부(251a)가 참조하는 EEPROM(253)은 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253DR, 253DG, 253DB)을 포함한다.
위치 판단부(381)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(382)는 적(R), 녹(G), 청(B) 별 계조 판단부(382R, 382G, 382B)를 포함한다. 이 계조 판단부(382R, 382G, 382B)는 입력 디지털 비디오 데이 터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(383)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(383R, 383G, 383B)를 포함한다. 이 어드레스 생성부(383R, 383G, 383B)는 EEPROM(253DR, 253DG, 253DB)의 무라 및 경계부 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치가 무라 및 경계부에 해당하면, 그 위치에서의 최종 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253DR, 253DG, 253DB)에 공급한다. 리드 어드레스에 따라 EEPROM(253DR, 253DG, 253DB)으로부터 출력되는 최종 무라 보상 데이터는 디더링 제어부(384R, 384G, 384B)에 공급된다.
디더링 제어부(384R, 384G, 384B)는 EEPROM(253DR, 253DG, 253DB)으로부터의 최종 무라 보상 데이터를 다수의 픽셀을 포함한 단위 픽셀 윈도우의 각 픽셀들에 분산하여 무라 및 경계부에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.
도 29는 적색 데이터를 보정하기 위한 제1 디더링 제어부(384R)를 상세히 나타낸다. 한편, 제2 및 제3 디더링 제어부(384G, 384B)는 제1 디더링 제어부(384R)와 실질적으로 동일한 회로 구성을 가진다.
도 29를 참조하면, 제1 디더링 제어부(384R)는 보상값 판정부(391), 픽셀 위치 감지부(392) 및 연산기(393)를 구비한다.
보상값 판정부(391)는 R 보상값을 판정하고 그 보상값을 단위 픽셀 윈도우 내에 포함된 픽셀들에 분산될 값으로 디더링 데이터(DD)를 발생한다. 이 보상값 판 정부(391)에는 R 보상값에 따라 디더링 데이터(DD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(191)는 2진 데이터로 표현되는 R 보상값이 '00'이면 단위 픽셀 윈도우의 보상값을 1/4 계조로, R 보상값이 '10'이면 1/2 계조로, R 보상값이 '11'이면 3/4 계조로 디더 보상값을 인식하도록 미리 프로그래밍되어 있는 경우, 단위 픽셀 윈도우에 4 개의 픽셀들이 포함되어 있고 R 보상값이 '01'이면 그 단위 픽셀 윈도우 내의 한 픽셀 위치에서 '1'을 디더링 데이터(DD)로 발생하는 반면, 나머지 3 개의 픽셀 위치들에서 '0'을 디더링 데이터(DD)로 발생한다. 이러한 디더링 데이터(DD)는 연산기(332)에 의해 도 18과 같이 입력 디지털 비디오 데이터에 단위 픽셀 윈도우 내의 픽셀 위치별로 증감된다.
픽셀 위치 감지부(392)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(192)는 수평 동기 신호(Hsync)와 도트클럭(DCLK)을 카운팅하여 픽셀 위치를 감지할 수 있다.
연산기(393)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 디더링 데이터(DD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, 디더링 제어부(384)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 무라 보상 데이터(CD)가 3 비트 인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 디더링 제어부(384)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 디더링 제어부(384)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 디더링 제어부(384)에 공급되는 경우 디더링 제어부(384)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 최종 무라 보상 데이터(CD)로 인식하여 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제4 실시예에 따른 제1 보상부(251a)는 단위 픽셀 윈도우를 4 개의 픽셀들로 구성한다고 가정할 때 R, G, B 각각에 대하여 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.
제2 보상부(251b)는 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 픽셀(13)에 공급될 데이터를 EEPROM(253)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제2 보상부(251b)가 참조하는 EEPROM(253)은 링크 픽셀(13) 위치 데이터(PD) 및 충전특성 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 링크 픽셀(13) 위치 데이터를 참조하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치가 링크 픽셀(13) 위치에 해당하면, 그 링크 픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 충전특성 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 변조된 디지털 비디오 데이터(Rm/Gm/Bm)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산 기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및 경계부의 휘도와 링크 픽셀의 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(310)를 거쳐 표시패널(303)에 공급되어 화질이 보정된 화상을 표시한다.
도 30을 참조하면 본 발명의 제5 실시예에 따른 보상부(251)는 EEPROM(253)에 저장된 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)를 이용하여 무라 및 경계부에 공급될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 및 디더링 방법으로 변조하는 제1 보상부(51a)와, 제1 보상부(51a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm)를 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부(51b)를 구비한다.
제1 보상부(251a)는 위치 판단부(201), 계조 판단부(402), 어드레스 생성부(403) 및 FRC 및 디더링 제어부(204)을 구비한다. 한편, 제1 보상부(251a)가 참조하는 EEPROM(253)은 무라 및 경계부 위치 데이터(PD) 및 최종 무라 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253FDR, 253FDG, 253FDB)을 포함한다.
위치 판단부(401)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(402)는 적(R), 녹(G), 청(B) 별 계조 판단부(402R, 402G, 402B)를 포함한다. 이 계조 판단부(402R, 402G, 402B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(403)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(403R, 403G, 403B)를 포함한다. 이 어드레스 생성부(403R, 403G, 403B)는 EEPROM(253FDR, 253FDG, 253FDB)의 무라 위치 데이터를 참조하여 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 표시패널(303)상 표시 위치가 무라 및 경계부에 해당하면, 그 위치에서의 무라 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253FDR, 253FDG, 253FDB)에 공급한다. 리드 어드레스에 따라 EEPROM(253FDR, 253FDG, 253FDB)으로부터 출력되는 최종 무라 보상 데이터는 FRC 및 디더링 제어부(404R, 404G, 404B)에 공급된다.
FRC 및 디더링 제어부(404R, 404G, 404B)는 EEPROM(253FDR, 253FDG, 253FDB)로부터의 최종 무라 보상 데이터를 다수의 픽셀을 포함한 단위 픽셀 윈도우의 각 픽셀들에 분산하고, 또한, 최종 무라 보상 데이터를 다수의 프레임기간으로 분산시켜 무라 및 경계부에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다.
도 31은 적색 데이터를 보정하기 위한 제1 FRC 및 디더링 제어부(404R)를 상세히 나타낸다. 한편, 제2 및 제3 FRC 및 디더링 제어부(404G, 404B)는 제1 FRC 및 디더링 제어부(404R)와 실질적으로 동일한 회로 구성을 가진다.
도 31을 참조하면, 제1 FRC 및 디더링 제어부(404R)는 보상값 판정부(411), 프레임 수 감지부(423), 픽셀 위치 감지부(424) 및 연산기(422)를 구비한다.
보상값 판정부(421)는 R 보상값을 판정하고 그 보상값을 단위 픽셀 윈도우 내에 포함된 픽셀들과 다수의 프레임기간 동안 분산될 값으로 FRC 및 디더링 데이터(FDD)를 발생한다. 이 보상값 판정부(421)에는 R 보상값에 따라 FRC 및 디더링 데이터(FDD)가 자동 출력되도록 프로그래밍되어 있다. 예컨대, 보상값 판정부(421)는 R 무라 보상 데이터가 '00'이면 0 계조, '01'이면 1/4 계조, '10'이면 1/2 계조, '11'이면 3/4 계조에 대한 보상값으로 인식하도록 미리 프로그래밍되어 있다. R 무라 보상 데이터가 '01'이고, 4 개의 프레임기간을 FRC 프레임 그룹으로 하고 4 개의 픽셀을 디더링의 단위 픽셀 윈도우로 구성한다고 가정하면, 보상값 판정부(221)는 도 19와 같이 4 개의 프레임 기간 동안 단위 픽셀 윈도우 내에서 1 개의 픽셀 위치에 '1'을 FRC 및 디더링 데이터(FDD)로 발생하고 나머지 3 개의 픽셀 위치에 '0'을 FRC 및 디더링 데이터(FDD)으로 발생하되, '1'이 발생되는 픽셀의 위치를 매 프레임마다 변경시킨다.
프레임 수 감지부(423)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 프레임 수를 감지한다. 예를 들어, 프레임 수 감지부(423)는 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 감지할 수 있다.
픽셀 위치 감지부(424)는 수직/수평 동기신호(Vsync,Hsync), 도트클럭(DCLK) 및 데이터 인에이블 신호(DE) 중 어느 하나 이상을 이용하여 픽셀 위치를 감지한다. 예를 들어, 픽셀 위치 감지부(392)는 수평 동기 신호(Hsync)와 도트클럭(DCLK) 을 카운팅하여 픽셀 위치를 감지할수 있다.
연산기(422)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 FRC 및 디더링 데이터(FDD)로 증감하여 보정된 디지털 비디오 데이터(Rm)를 발생한다.
한편, FRC 및 디더링 제어부(204)에는 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 각각 다른 데이터 전송 회선을 경유하여 공급되거나, 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 최종 무라 보상 데이터(CD)가 병합되어 동일 회선으로 공급될 수 있다. 예를 들어, 표 2에서와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)가 8 비트인 '01000000'이고 최종 무라 보상 데이터(CD)가 3 비트인 '011'인 경우, '01000000'과 '011'이 각각 다른 데이터 전송 회선을 경유하여 FRC 및 디더링 제어부(404)에 공급되거나, '01000000011'의 11 비트 데이터로 병합되어 FRC 및 디더링 제어부(404)에 공급될 수 있다. 이와 같이 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)와 무라 보상 데이터(CD)가 11 비트 데이터로 병합되어 FRC 및 디더링 제어부(404)에 공급되는 경우 FRC 및 디더링 제어부(404)는 11 비트 데이터 중 상위 8 비트를 보정될 입력 디지털 비디오 데이터(Ri/Gi/Bi)로 인식하고, 하위 3 비트를 무라 보상 데이터(CD)로 인식하여 FRC 및 디더링 제어를 실시한다. 한편, 위에서 '01000000'과 '011'이 병합된 '01000000011'의 데이터를 생성하는 방법의 일 예로써, '01000000'의 최하위 비트에 더미(dummy) 비트 '000'을 추가하여 '01000000000'로 변환하고, 여기에 '011'을 가산하여 '01000000011'의 데이터를 생성하는 방법이 있다.
상술한 바와 같이 본 발명의 제5 실시예에 따른 제1 보상부(251a)는 단위 픽 셀 윈도우를 4 개의 픽셀들로 구성하고 4 개의 프레임기간을 한 FRC 프레임 그룹이라고 가정할 때 R, G, B 각각에 대하여 플리커와 해상도 저하가 거의 없이 1021 계조로 세분화된 보상값으로 무라위치에 표시될 데이터를 미세하게 조정할 수 있다.
제2 보상부(251b)는 제1 보상부(251a)에 의해 변조된 디지털 비디오 데이터(Rm/Gm/Bm) 중 링크 픽셀(13)에 공급될 데이터를 EEPROM(253)에 저장된 충전특성 보상 데이터로 증감하여 보정된 디지털 비디오 데이터(Rc/Gc/Bc)를 발생한다. 이러한 제2 보상부(251b)는 위치 판단부(361), 계조 판단부(362), 어드레스 생성부(363), 연산기(365)를 구비한다. 한편, 제2 보상부(251b)가 참조하는 EEPROM(253)은 링크 픽셀(13) 위치 데이터(PD) 및 충전특성 보상 데이터(CD)가 저장되는 적(R), 녹(G), 청(B) 별 EEPROM(253R, 253G, 253B)을 포함한다.
위치 판단부(361)는 수직/수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 도트 클럭(DCLK)을 이용하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치를 판단한다.
계조 판단부(362)는 적(R), 녹(G), 청(B) 별 계조 판단부(362R, 362G, 362B)를 포함한다. 이 계조 판단부(362R, 362G, 362B)는 입력 디지털 비디오 데이터(Ri/Gi/Bi)의 계조를 분석한다.
어드레스 생성부(363)는 적(R), 녹(G), 청(B) 별 어드레스 생성부(363R, 363G, 363B)를 포함한다. 이 어드레스 생성부(363R, 363G, 363B)는 EEPROM(253R, 253G, 253B)의 링크 픽셀(13) 위치 데이터를 참조하여 변조된 디지털 비디오 데이터(Rm/Gm/Bm)의 표시패널(303)상 표시 위치가 링크 픽셀(13) 위치에 해당하면, 그 링크 픽셀(13) 위치에서의 충전특성 보상 데이터를 읽어 내기 위한 리드 어드레스(Read Address)를 생성하여 EEPROM(253R, 253G, 253B)에 공급한다. 리드 어드레스에 따라 EEPROM(253R, 253G, 253B)으로부터 출력되는 충전특성 보상 데이터는 연산기(365R, 365G, 365B)에 공급된다.
연산기(365)는 적(R), 녹(G), 청(B) 별 연산기(365R, 365G, 365B)를 포함한다. 연산기(365R, 365G, 365B)는 변조된 디지털 비디오 데이터(Rm/Gm/Bm)에 충전특성 보상 데이터를 가산 또는 감산하여 링크 픽셀(13)에 포함된 정상 서브픽셀(11)에 표시될 입력 디지털 비디오 데이터(Ri/Gi/Bi)를 변조한다. 여기서, 연산기(365R, 365G, 365B)는 가산기, 감산기 이외에도 입력 디지털 비디오 데이터(Ri/Gi/Bi)에 충전특성 보상 데이터를 승산하거나 제산하는 승산기 또는 제산기를 포함할 수도 있다.
상술한 제1 및 제2 보상부(51a, 51b)를 통해 변조되어 무라 및 경계부의 휘도와 링크 픽셀의 충전특성이 보상된 디지털 비디오 데이터(Rc, Gc, Bc), 즉, 보정된 디지털 비디오 데이터(Rc, Gc, Bc)는 구동회로(310)를 거쳐 표시패널(303)에 공급되어 화질이 보정된 화상을 표시한다.
한편, 상술한 본 발명의 실시예에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 액정표시장치를 중심으로 설명되었지만, 액티브 매트릭스 유기발광다이오드(OLED)와 같은 다른 평판표시장치에도 유사하게 적용될 수 있다.
상술한 바와 같이 본 발명에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 불량 픽셀의 인지도를 낮출 수 있는 리페어 공정 및 보상회로를 이용한 데이터 변조를 통해 평판표시장치의 화질을 향상시킴으로써, 불량 픽셀에 대해서는 육안으로 느끼는 인지정도를 확연히 낮출 수 있는 있으며, 무라에 대해서는 공정상에서의 무라 보상에 대한 방안보다 다양한 발생원인에 따른 다양한 형상의 무라에 대하여 적절한 대처가 가능하다. 또한, 본 발명에 따른 평판표시장치와 그 제조방법, 그 화질제어 방법 및 장치는 무라를 보상함에 있어 무라 보상과 더불어 무라 영역과 정상 영역의 경계부를 보상하여 보다 향상된 화질 구현이 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (137)

  1. 평판표시장치의 표시패널에서 불량 픽셀을 검출하는 단계와;
    상기 표시패널에서 상기 불량 픽셀과 그와 이웃한 정상 픽셀이 전기적으로 연결된 링크 픽셀을 형성하는 단계와;
    상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와;
    상기 표시패널에 테스트 데이터를 공급하여 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역을 검출하는 단계와;
    상기 무라 영역과 상기 정상 영역 간 휘도차를 보상하기 위한 제1 무라 보상 데이터를 결정하는 단계와;
    상기 제1 무라 보상 데이터를 이용하여 상기 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 상기 표시패널에 공급하여 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에서 상기 무라 및 정상 영역에 비해 휘도차를 가지는 경계부 노이즈를 검출하는 단계와;
    상기 경계부 노이즈를 보상하기 위한 무라 제2 무라 보상 데이터를 결정하는 단계와;
    상기 제1 무라 보상 데이터와 제2 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출하는 단계와;
    상기 충전특성 보상 데이터 및 상기 최종 무라 보상 데이터를 메모리에 저장 하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀인 것을 특징으로 하는 평판표시장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 충전특성 보상 데이터는 상기 링크 픽셀의 위치에 따라, 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 메모리는 EEPROM 또는 EDID ROM을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 평판표시장치는 상기 데이터라인들과 상기 스캔라인들의 교차부에 형성되어 상기 데이터라인으로부터의 데이터신호를 상기 링크 픽셀을 포함한 픽셀들에 공급하는 다수의 스위치소자들을 구비하는 것을 특징으로 하는 평판표시장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와;
    절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 W-CVD 공정을 이용하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    절연막을 사이에 두고 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극과 적어도 일부가 중첩되는 링크 패턴을 상기 평판표시장치의 표시패널에 형성하는 단계와;
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와;
    상기 링크 패턴의 양측에 레이저광을 조사하여 상기 절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 상기 링크 패 턴을 매개로 하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 동일층에서 상기 스캔라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 링크 픽셀과 상기 스캔라인을 분리하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 링크 패턴은 상기 데이터라인과 동일층에서 상기 데이터라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역의 위치에 따라, 상기 무라 영역에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  14. 제 1 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계의 위치에 따라, 상기 경계에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  15. 제 1 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀에 대하여 동일한 보상값을 가지는 것을 특징으로 하는 평판표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  21. 제 1 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값을 가지는 것을 특징으로 하는 평판표시장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 증가시키고 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  26. 제 24 항 또는 제 25 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  27. 제 23 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 감소시키고 상기 정 상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  29. 제 27 항 또는 제 28 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  30. 제 1 항에 있어서,
    상기 제1 및 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 충전특성 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 제조방법.
  31. 평판표시장치의 표시패널에서 불량 픽셀을 검출하는 단계와;
    상기 표시패널에서 상기 불량 픽셀과 그와 이웃한 정상 픽셀이 전기적으로 연결된 링크 픽셀을 마련하는 단계와;
    상기 링크 픽셀의 충전특성을 보상하기 위한 충전특성 보상 데이터를 결정하는 단계와;
    상기 표시패널에 테스트 데이터를 공급하여 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역을 검출하는 단계와;
    상기 무라 영역과 상기 정상 영역 간 휘도차를 보상하기 위한 제1 무라 보상 데이터를 결정하는 단계와;
    상기 제1 무라 보상 데이터를 이용하여 상기 테스트 데이터를 변조하고, 그 변조된 테스트 데이터를 상기 표시패널에 공급하여 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에서 상기 무라 및 정상 영역에 비해 휘도차를 가지는 경계부 노이즈를 검출하는 단계와;
    상기 경계부 노이즈를 보상하기 위한 제2 무라 보상 데이터를 결정하는 단계와;
    상기 제1 무라 보상 데이터와 제2 무라 보상 데이터를 합산하여 최종 무라 보상 데이터를 산출하는 단계와;
    상기 충전특성 보상 데이터 및 상기 최종 무라 보상 데이터를 메모리에 저장하는 단계와;
    상기 최종 무라 보상 데이터를 이용하여 상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 변조하는 제1 데이터 변조 단계와;
    상기 충전특성 보상 데이터를 이용하여 상기 링크 픽셀에 공급될 데이터를 변조하는 제2 데이터 변조 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  32. 제 31 항에 있어서,
    상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀인 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  33. 제 31 항에 있어서,
    상기 충전특성 보상 데이터는 상기 링크 픽셀의 상기 표시패널상 위치에 따라 다르게 설정되고, 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  34. 제 31 항에 있어서,
    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  35. 제 34 항에 있어서,
    상기 메모리는 EEPROM 또는 EDID ROM을 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  36. 제 31 항에 있어서,
    상기 평판표시장치는 상기 데이터라인들과 상기 스캔라인들의 교차부에 형성되어 상기 데이터라인으로부터의 데이터신호를 상기 링크 픽셀을 포함한 픽셀들에 공급하는 다수의 스위치소자들을 구비하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  37. 제 36 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와;
    절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 W-CVD 공정을 이용하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  38. 제 36 항에 있어서,
    상기 링크 픽셀을 형성하는 단계는,
    절연막을 사이에 두고 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극과 적어도 일부가 중첩되는 링크 패턴을 상기 평판표시장치의 표시패널에 형성하는 단계와;
    상기 불량 픽셀과 상기 스위치소자 사이의 전류패스를 단선하는 단계와;
    상기 링크 패턴의 양측에 레이저광을 조사하여 상기 절연막 상에서 분리된 상기 불량 픽셀의 화소전극과 그와 이웃하는 정상 픽셀의 화소전극을 상기 링크 패턴을 매개로 하여 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  39. 제 38 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 동일층에서 상기 스캔라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  40. 제 39 항에 있어서,
    상기 링크 패턴은 상기 스캔라인과 연결되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  41. 제 40 항에 있어서,
    상기 링크 픽셀과 상기 스캔라인을 분리하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  42. 제 38 항에 있어서,
    상기 링크 패턴은 상기 데이터라인과 동일층에서 상기 데이터라인과 동시에 형성되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  43. 제 31 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역의 위치에 따라, 상기 무라 영역에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  44. 제 31 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계의 위치에 따라, 상기 경계에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  45. 제 31 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀에 대하여 동일한 보상값을 가지는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  46. 제 45 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  47. 제 45 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  48. 제 46 항 또는 제 47 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  49. 제 48 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  50. 제 48 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  51. 제 31 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값을 가지는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  52. 제 51 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  53. 제 52 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  54. 제 53 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 증가시키고 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  55. 제 54 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  56. 제 54 항 또는 제 55 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  57. 제 53 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 감소시키고 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  58. 제 57 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  59. 제 57 항 또는 제 58 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  60. 제 31 항에 있어서,
    상기 제1 및 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 충전특성 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  61. 제 31 항에 있어서,
    상기 제1 데이터 변조 단계는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 최종 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  62. 제 31 항에 있어서,
    상기 제1 데이터 변조 단계는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 m 비트의 적색 데이터, m 비트의 청색 데이터 및 m 비트의 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 추출하는 단계와;
    상기 n 비트의 휘도 정보를 상기 최종 무라 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하는 단계와;
    상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  63. 제 31 항에 있어서,
    상기 제1 데이터 변조 단계는,
    상기 최종 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  64. 제 63 항에 있어서,
    상기 최종 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  65. 제 31 항에 있어서,
    상기 제1 데이터 변조 단계는,
    상기 최종 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 공간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  66. 제 65 항에 있어서,
    상기 최종 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  67. 제 31 항에 있어서,
    상기 제1 데이터 변조 단계는,
    상기 최종 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적 및 공간적으로 분산된 최종 무라 보상 데이터로 증감시키는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  68. 제 67 항에 있어서,
    상기 최종 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  69. 제 31 항에 있어서,
    상기 제2 데이터 변조 단계는,
    상기 링크 픽셀에 공급될 데이터를 상기 충전특성 보상 데이터로 증감하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 방법.
  70. 평판표시장치의 표시패널에서 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대한 충전특성을 보상하기 위한 충전특성 보상 데이터, 상기 표시패널에서 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 무라 보상 데이터가 저장된 메모리와;
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와;
    상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부를 구비하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  71. 제 70 항에 있어서,
    상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀인 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  72. 제 70 항에 있어서,
    상기 충전특성 보상 데이터는 상기 링크 픽셀의 상기 표시패널상 위치에 따라 다르게 설정되고, 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  73. 제 70 항에 있어서,
    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  74. 제 73 항에 있어서,
    상기 메모리는 EEPROM 또는 EDID ROM을 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  75. 제 70 항에 있어서,
    상기 무라 보상 데이터는,
    상기 무라 영역의 휘도를 보상하기 위한 제1 무라 보상 데이터와;
    상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 제2 무라 보상 데이터를 포함하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  76. 제 75 항에 있어서,
    상기 무라 보상 데이터는 상기 제1 무라 보상 데이터와 상기 제2 무라 보상 데이터의 합으로 산출되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  77. 제 75 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역의 위치에 따라, 상기 무라 영역에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  78. 제 75 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계의 위치에 따라, 상기 경계에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  79. 제 75 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀에 대하여 동일한 보상값을 가지는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  80. 제 79 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  81. 제 79 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다 른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  82. 제 80 항 또는 제 81 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  83. 제 82 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  84. 제 82 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  85. 제 75 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값을 가지는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  86. 제 85 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  87. 제 86 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  88. 제 87 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 증가시키고 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  89. 제 88 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  90. 제 88 항 또는 제 89 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  91. 제 87 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 감소시키고 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  92. 제 91 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  93. 제 91 항 또는 제 92 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  94. 제 75 항에 있어서,
    상기 제1 및 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 충전특성 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  95. 제 70 항에 있어서,
    상기 제1 보상부는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 최종 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  96. 제 70 항에 있어서,
    상기 제1 보상부는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 m 비트의 적색 데이터, m 비트의 청색 데이터 및 m 비트의 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 추출하고,
    상기 n 비트의 휘도 정보를 상기 무라 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하고,
    상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  97. 제 70 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  98. 제 97 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  99. 제 70 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  100. 제 99 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  101. 제 70 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  102. 제 101 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  103. 제 70 항에 있어서,
    상기 제2 보상부는,
    상기 링크 픽셀에 공급될 데이터를 상기 충전특성 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치의 화질제어 장치.
  104. 표시패널과;
    상기 표시패널에서 불량 픽셀과 그와 이웃하는 정상 픽셀이 전기적으로 연결된 링크 픽셀에 대한 충전특성을 보상하기 위한 충전특성 보상 데이터, 상기 표시패널에서 정상적인 휘도가 표시되는 정상 영역에 비해 휘도차를 가지는 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 무라 보상 데이터가 저장된 메모리와;
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 무라 보상 데이터를 이용하여 변조하는 제1 보상부와;
    상기 제1 보상부에 의해 변조된 디지털 비디오 데이터를 상기 충전특성 보상 데이터를 이용하여 변조하는 제2 보상부와;
    상기 제1 및 제2 보상부에 의해 변조된 디지털 비디오 데이터 및 미변조된 디지털 비디오 데이터를 이용하여 상기 표시패널을 구동하는 구동부를 구비하는 것을 특징으로 하는 평판표시장치.
  105. 제 104 항에 있어서,
    상기 불량 픽셀과 이웃하는 정상 픽셀은 상기 불량 픽셀이 표현하는 색과 동일한 색을 표현하는 픽셀인 것을 특징으로 하는 평판표시장치.
  106. 제 104 항에 있어서,
    상기 충전특성 보상 데이터는 상기 링크 픽셀의 상기 표시패널상 위치에 따라 다르게 설정되고, 상기 링크 픽셀에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치.
  107. 제 104 항에 있어서,
    상기 메모리는 데이터 갱신이 가능한 비휘발성 메모리를 포함하는 것을 특징으로 하는 평판표시장치.
  108. 제 107 항에 있어서,
    상기 메모리는 EEPROM 또는 EDID ROM을 포함하는 것을 특징으로 하는 평판표시장치.
  109. 제 104 항에 있어서,
    상기 무라 보상 데이터는,
    상기 무라 영역의 휘도를 보상하기 위한 제1 무라 보상 데이터와;
    상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변의 휘도를 보상하기 위한 제2 무라 보상 데이터를 포함하는 것을 특징으로 하는 평판표시장치.
  110. 제 109 항에 있어서,
    상기 무라 보상 데이터는 상기 제1 무라 보상 데이터와 상기 제2 무라 보상 데이터의 합으로 산출되는 것을 특징으로 하는 평판표시장치.
  111. 제 109 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역의 위치에 따라, 상기 무라 영역에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치.
  112. 제 109 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계의 위치에 따라, 상기 경계에 표시될 데이터의 계조에 따라 다르게 설정되는 것을 특징으로 하는 평판표시장치.
  113. 제 109 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀에 대하여 동일한 보상값을 가지는 것을 특징으로 하는 평판표시장치.
  114. 제 113 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  115. 제 113 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  116. 제 114 항 또는 제 115 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대 해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치.
  117. 제 116 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  118. 제 116 항에 있어서,
    상기 제2 무라 보상 데이터는,
    상기 무라 영역 및 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  119. 제 109 항에 있어서,
    상기 제1 무라 보상 데이터는 상기 무라 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값을 가지는 것을 특징으로 하는 평판표시장치.
  120. 제 119 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 및 정상 영역에서 상기 경계와 수평한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되고, 상기 무라 및 정상 영역에서 상기 경계와 수직한 방향으로 이웃하는 픽셀들에 대하여 서로 다른 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  121. 제 120 항에 있어서,
    상기 경계는 상기 무라 영역의 일측 끝단에 형성되는 제1 경계와 상기 무라 영역의 타측 끝단에 형성되는 제2 경계를 포함하고,
    상기 제2 무라 보상 데이터는 최소한 상기 경계를 따라 배치된 픽셀들에 대해서 설정되고, 최대한 상기 경계를 기준으로 상기 제1 경계와 상기 제2 경계 간 거리의 절반 거리까지에 배치된 픽셀들에 대해서 설정되는 것을 특징으로 하는 평판표시장치.
  122. 제 121 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 증가시키고 상기 정상 영역의 휘도를 감소시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  123. 제 122 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단 계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  124. 제 122 항 또는 제 123 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  125. 제 121 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 무라 영역의 휘도를 감소시키고 상기 정상 영역의 휘도를 증가시키는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  126. 제 125 항에 있어서,
    상기 제2 무라 보상 데이터는 상기 경계에 가까운 픽셀부터 먼 픽셀까지 단계적으로 감소하는 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  127. 제 125 항 또는 제 126 항에 있어서,
    상기 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 제1 무라 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  128. 제 109 항에 있어서,
    상기 제1 및 제2 무라 보상 데이터는 동일 픽셀에 대하여 상기 충전특성 보상 데이터보다 휘도 보상 정도가 작은 보상값으로 설정되는 것을 특징으로 하는 평판표시장치.
  129. 제 104 항에 있어서,
    상기 제1 보상부는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 최종 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  130. 제 104 항에 있어서,
    상기 제1 보상부는,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 m 비트의 적색 데이터, m 비트의 청색 데이터 및 m 비트의 청색 데이터에서 n 비트(n은 m보다 큰 정수)의 휘도 정보 및 색차 정보를 추출하고,
    상기 n 비트의 휘도 정보를 상기 무라 보상 데이터로 증감하여 변조된 n 비트의 휘도정보를 발생하고,
    상기 변조된 n 비트의 휘도 정보와 미변조된 상기 색차 정보를 이용하여 m 비트의 변조된 적색 데이터, m 비트의 변조된 청색 데이터 및 m 비트의 변조된 청색 데이터를 발생하는 것을 특징으로 하는 평판표시장치.
  131. 제 104 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  132. 제 131 항에 있어서,
    상기 무라 보상 데이터는 프레임기간 단위로 분산되는 것을 특징으로 하는 평판표시장치.
  133. 제 104 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  134. 제 133 항에 있어서,
    상기 무라 보상 데이터는 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치.
  135. 제 104 항에 있어서,
    상기 제1 보상부는,
    상기 무라 보상 데이터를 시간적 및 공간적으로 분산시키고,
    상기 무라 영역, 상기 무라 영역과 상기 정상 영역 간 경계 및 상기 경계 주변에 공급될 데이터를 상기 시간적 및 공간적으로 분산된 무라 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
  136. 제 135 항에 있어서,
    상기 무라 보상 데이터는 다수의 프레임기간으로 분산됨과 아울러 이웃한 픽셀들로 분산되는 것을 특징으로 하는 평판표시장치.
  137. 제 104 항에 있어서,
    상기 제2 보상부는,
    상기 링크 픽셀에 공급될 데이터를 상기 충전특성 보상 데이터로 증감시키는 것을 특징으로 하는 평판표시장치.
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