KR20070087506A - 시프트 레지스터 회로 및 그것을 구비한 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비한 화상표시장치 Download PDF

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KR20070087506A
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Abstract

시프트 레지스터 회로가 출력하는 동기한 2개의 출력 신호간의 영향을 억제한다. 시프트 레지스터 회로는, 게이트선용 출력 단자 OUT와 클록 단자 CK 사이의 트랜지스터 Q1, 게이트선용 출력 단자 OUT와 제1전원단자 s1과의 사이의 트랜지스터 Q2, 캐리신호 출력단자 OUTD와 클록 단자 CK 사이의 트랜지스터 Q1D, 캐리신호 출력 단자 OUTD와 제1전원단자 s1 사이의 트랜지스터 Q2D를 구비한다. 트랜지스터 Q2, Q2D의 게이트는 서로 접속한다. 또한 트랜지스터 Q1의 게이트와 제2전원단자 s2 사이에 접속하는 트랜지스터 Q3과, 트랜지스터 Q1D의 게이트와 제2전원단자 s2 사이에 접속하는 트랜지스터 Q3D는, 게이트가 모두 입력 단자 IN에 접속하고 있다.
시프트 레지스터 회로, 출력 단자, 클록 단자, 입력 단자, 게이트,

Description

시프트 레지스터 회로 및 그것을 구비한 화상표시장치{SHIFT REGISTER CIRCUIT AND IMAGE DISPLAY APPARATUS CONTAINING THE SAME}
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 나타내는 개략 블럭도이다.
도 2는 실시예 1에 따른 게이트선 구동회로의 구성을 나타내는 블럭도이다.
도 3은 실시예 1에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 4는 실시예 1에 따른 단위 시프트 레지스터의 변형예를 나타내는 회로도이다.
도 5는 실시예 1에 따른 게이트선 구동회로의 동작을 나타내는 타이밍 도이다.
도 6은 실시예 2에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 7은 실시예 3에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 8은 실시예 3에 따른 게이트선 구동회로의 구성을 나타내는 블록도이다.
도 9는 실시예 3에 따른 게이트선 구동회로의 구성을 나타내는 회로도이다.
도 10은 실시예 3에 따른 단위 시프트 레지스터의 동작을 나타내는 타이밍 도이다.
도 11은 실시예 3에 따른 단위 시프트 레지스터의 효과를 설명하기 위한 도면이다.
도 12는 실시예 3의 변형예를 나타내는 도면이다.
도 13은 실시예 4에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 14는 실시예 5에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 15는 실시예 6에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 16은 실시예 7에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 17은 실시예 8에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
도 18은 실시예 9에 따른 단위 시프트 레지스터의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트선 구동회로 31 : 클록 발생기
SR : 단위 시프트 레지스터
Q1∼ Q8, Q1D∼Q4D, Q8D : 트랜지스터 C,CD : 승압용량
C1, C1D : 용량소자 N1∼N3 : 노드
CK, CK1, CK2 : 클록 단자 RST : 리셋 단자
IN : 입력 단자, 제1입력 단자 IND : 제2입력 단자
OUT : 게이트선용 출력 단자 0UTD : 캐리신호 출력단자
s1∼s3 : 전원단자
본 발명은, 시프트 레지스터 회로에 관한 것으로, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치(이하「표시장치」)에서는, 복수의 화소가 행렬모양으로 배열된 표시패널의 화소행(화소라인)마다 게이트선(주사선)이 설치되고, 표시신호의 1수평기간의 주기로 그 게이트선을 순차 선택하여 구동함으로써 표시화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트선을 순차 선택하여 구동하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.
게이트선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해, 동일도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지 제안되고 있다 (예를 들면 특허문헌 1, 2). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 사용된다.
[특허문헌 1] 일본국 공개특허공보 특개2004-78172호
[특허문헌 2] 일본국 공개특허공보 특개평8-87897호
[특허문헌 3] 일본국 공개특허공보 특표평10-500243호
[특허문헌 4] 일본국 공개특허공보 특개2001-52494호
[특허문헌 5] 일본국 공개특허공보 특개2002-133890호
게이트선 구동회로로서의 시프트 레지스터는, 하나의 화소라인 즉 하나의 게이트선마다 설치된 복수의 시프트 레지스터 회로가 종속접속(캐스케이드 접속)하여 구성된다. 본 명세서에서는 설명의 편의상, 게이트선 구동회로를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터」라고 칭한다.
종래의 게이트선 구동회로에 있어서는, 단위 시프트 레지스터 각각의 출력 단자가 그 다음단의 단위 시프트 레지스터의 입력 단자에 접속됨으로써, 그것들이 종속 접속되고 있었다. 즉 단위 시프트 레지스터는, 출력 신호에 의해 게이트선을 구동함과 동시에 다음단의 단위 시프트 레지스터도 구동할 필요가 있으며, 각 단위 시프트 레지스터의 출력 단자에는, 그것이 구동하는 게이트선과 다음단의 단위 시프트 레지스터의 입력 단자의 양쪽이 접속하고 있었다(예를 들면 특허문헌 1의 도 5참조). 그러나 그 때문에, 게이트선에 걸리는 부하가 다음단의 단위 시프트 레지스터의 입력 단자에 영향을 주어, 출력 신호에 지연을 일으킨다. 그 신호 지연은 종속접속의 후단이 될 수록 심해져, 최종적으로 표시 불량을 일으키는 경우도 있다.
그것에 대해 상기의 특허문헌 1의 도 12에 개시되어 있는 단위 시프트 레지스터는, 게이트선을 구동하기 위한 출력신호(게이트선 구동신호)와, 다음 단의 단위 시프트레지스터를 구동하기 위한 출력신호(캐리 신호)를, 각각 별개의 트랜지스터를 사용하여 개별의 출력단자로부터 출력하도록 구성되어 있다. 그것에 의해, 게이트선에 걸리는 부하가 다음단의 단위 시프트 레지스터의 입력 단자에 주는 영향이 작아져서, 상기의 문제는 저감된다.
특허문헌 1의 단위 시프트 레지스터에서는, 게이트선 구동신호를 액티브하게 하기 위한 트랜지스터(특허문헌 1의 도 12에 있어서의 트랜지스터 M1)와 캐리 신호를 액티브하게 하기 위한 트랜지스터(동 도면에 있어서의 트랜지스터 T1)를 별개로 갖고 있지만, 그 2개의 트랜지스터의 게이트(제어전극)는 모두 같은 노드(동 도면에 있어서의 노드 N1)에 접속하고 있다. 게이트선 구동신호를 액티브하게 하기 위한 트랜지스터의 게이트는, 이 트랜지스터의 게이트·채널간 용량 및 이 트랜지스 터의 게이트·소스간에 접속된 용량소자(동 도면에 있어서의 커패시터 C)에 의한 결합에 의해, 게이트선 구동신호의 상승시에 승압된다. 따라서 특허문헌 1의 시프트 레지스터에서는, 캐리 신호를 액티브하게 하기 위한 트랜지스터의 게이트도, 게이트선 구동신호의 상승에 응답하여 승압된다. 그 결과, 캐리 신호가 게이트선 구동신호의 영향을 받게 된다.
이 때문에, 주위온도 혹은 트랜지스터의 임계값 전압의 편차 등에 기인하여 게이트선 구동신호의 상승 속도가 저하하면, 그에 따라 캐리 신호의 상승 속도도 늦어져, 고속동작이 곤란해진다는 문제가 생긴다.
본 발명은 상기의 과제를 해결하기 위한 것으로, 다른 시프트 레지스터 회로를 구동하는 신호(캐리 신호)와 게이트선을 구동하는 신호(게이트선 구동신호)를 개별적으로 출력가능한 시프트 레지스터 회로에 있어서, 그 2개의 신호간의 영향을 억제함으로써 고속동작화를 가능하게 하는 것을 목적으로 한다.
본 발명에 따른 시프트 레지스터 회로는, 제1 및 제2출력 단자를 구비하는 시프트 레지스터 회로이며, 클록 단자에 입력되는 클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와, 제1전원단자의 전위를 상기 제1출력 단자에 공급하는 제2트랜지스터와, 상기 클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와, 상기 제1전원단자의 전위를 상기 제2출력 단자에 공급하는 제4트랜지스터와, 상기 제1트랜지스터의 제어 전극에 접속하고, 이 제1트랜지스터를 구동하는 제1구 동회로와, 상기 제3트랜지스터의 제어 전극에 접속하고, 이 제3트랜지스터를 구동하는 제2구동회로를 구비하고, 상기 제1구동회로 및 상기 제2구동회로는, 상기 제1트랜지스터의 제어 전극의 충방전 및 상기 제3트랜지스터의 제어 전극의 충방전을 모두 같은 타이밍에서 행하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복되어 장황하게 되는 것을 피하기 위해서, 각도에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
<실시예 1>
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 개략 블럭도이며, 표시장치의 대표예로서 액정표시장치(10)의 전체구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트선 GL1, GL2‥·(총칭 「게이트선 GL」)이 배치되고, 또한 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이 트선 GL1 및 데이터 선 DL1, DL2이 대표적으로 나타나고 있다.
각 화소(25)는, 대응하는 데이터선 DL과 화소 노드 Np 사이에 설치되는 화소스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np와 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28)안의 액정의 배향성이 변화되고, 이에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터선 DL 및 화소스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 제어하는 것이 가능하게 된다. 다시 말해, 최대휘도에 대응하는 전압차와 최소 휘도에 대응하는 전압차 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트선 GL을 순차로 선택하여 구동한다. 화소스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트선 GL과 접속된다. 특정한 게이트선 GL이 선택되고 있는 동안은, 거기에 접속하는 각 화소에 있어서, 화소스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등)위에 형성되는 TFT로 구성된 다.
소스드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적 로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DBO∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52,54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DB0∼DB5가 시리얼하게 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)안의 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍에서, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 받아들임을 지시한다. 데이터 래치회로(52)는, 시리얼하게 생성되는 표시 신호 SIG를 순서대로 받아들여, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 하 나의 화소 라인 분의 표시 신호 SIG가 받아들여지는 타이밍에서 활성화한다. 데이터 래치회로(54)는 거기에 응답하여, 그 때 데이터 래치회로(52)에 유지되어 있는 하나의 화소 라인 분의 표시 신호 SIG를 받아들인다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되고, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64 중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소라인분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(패럴렐로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 도시되고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드 Nd1, Nd2‥·에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2‥·에 출력한다.
소스 드라이버(40)는 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인분 씩 데이터 선 DL에 반복하여 출력하고, 게이트 선 구동회로(30)가 그 주사 주기에 동기하여 게이트선 GL1, GL2‥·를 순차로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 행해진다.
또한, 도 1에는, 게이트선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
도 2는, 게이트선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트선 구동회로(30)는, 종속접속(캐스케이드 접속)한 복수의 시프트 레지스터 회로 SR1, SR2, SR3, SR4‥·로 구성되는 시프트 레지스터로 이루어져 있다(설명의 편의상, 종속접속하는 시프트 레지스터 회로 SR1, SR2‥·의 각각을 「단위 시프트 레지스터」라고 칭하기로 하고, 이것들을 「단위 시프트 레지스터 SR」이라고 칭한다). 각 단위 시프트 레지스터 SR은, 하나의 화소 라인 즉 하나의 게이트선 GL 마다 설치된다.
또 도 2에 나타내는 클록 발생기(31)는, 서로 역상의 클록 신호 CLK, /CLK로 이루어지는 2상 클록을 게이트선 구동회로(30)의 단위 시프트 레지스터 SR에 입력하는 것이며, 이 클록 신호 CLK, /CLK는, 표시장치의 주사 주기에 동기한 타이밍에서 교대로 활성화하도록 제어되고 있다.
각 단위 시프트 레지스터 SR은, 입력 단자 IN, 클록 단자 CK, 리셋 단자 RST 및 2개의 출력 단자 OUT, OUTD를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지 스터 SR의 클록 단자 CK에는, 클록 발생기(31)가 출력하는 클록 신호 CLK, /CLK중 어느 하나가 공급된다.
또 제 1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 입력 단자 IN에는, 화상 신호의 각 프레임 기간의 선두에 대응하는 스타트펄스 SP가 입력 신호로서 입력된다. 제2단 이후의 단위 시프트 레지스터 SR의 입력 단자 IN에는, 그 앞단의 단위 시프트 레지스터 SR의 출력 단자 OUTD가 접속한다. 한편, 각 단위 시프트 레지스터 SR의 출력 단자 OUT는 게이트선 GL에 접속하고, 그것으로부터 출력되는 신호는 수평(또는 수직)주사 펄스로서 게이트선 GL에 출력된다. 다시 말해, 출력 단자 OUT로부터의 출력 신호 G는 게이트선을 구동하기 위한 「게이트선 구동신호」이며, 출력 단자 OUTD로부터의 출력 신호 D는 다음단의 단위 시프트 레지스터 SR을 구동하기 위한 「캐리 신호」이다. 이하, 출력 단자 OUT를 「게이트선용 출력 단자」라고 칭하고, 출력 단자 OUTD를 「캐리신호 출력단자」라고 칭한다.
도 2의 구성의 게이트선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 SR은, 클록 신호 CLK, /CLK에 동기하고, 입력 단자에 입력되는 신호(스타트 펄스 SP 또는 전단의 출력 신호)를 시프트하면서, 대응하는 게이트선 GL 및 자신의 다음단의 단위 시프트 레지스터 SR에 전달한다(단위 시프트 레지스터 SR의 동작의 상세한 것은 후술한다). 그 결과, 일련의 단위 시프트 레지스터 SR은, 소정의 주사 주기에 근거한 타이밍에서 게이트선 GL을 순차적으로 활성화시키는, 소위 게이트선 구동 유닛으로서 기능한다.
도 3은, 본 발명의 실시예 1에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 또한 게이트선 구동회로(30)에 있어서는, 종속접속된 각 단위 시프트 레지스터 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 본 실시예에 있어서는 모두 N형 TFT인 것으로 한다. N형 TFT의 경우, 게이트가 H(High)레벨에서 활성(온)상태가 되고, L(Low)레벨에서 비활성(오프)상태가 된다. 또한, P형 트랜지스터의 경우는 그 반대가 된다.
도 3과 같이, 이 단위 시프트 레지스터 SR은, 도 2에도 나타낸 입력 단자 IN, 클록 단자 CK 및 리셋 단자 RST, 게이트선용 출력 단자 OUT, 캐리신호 출력단자 OUTD 외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 s1, 고전위측 전원전위 VDD1, VDD2가 각각 공급되는 제2전원단자 s2 및 제3전원단자 s3을 가지고 있다. 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 그 경우는 도 4와 같이, 제2전원단자 s2 및 제3전원단자 s3을 동일한 단자로 구성해도 되며, 그렇게 하면 전원공급을 위한 배선의 점유 면적이 삭감된다.
또한 이하의 설명에서는 저전위측 전원전위 VSS가 회로의 기준전위가 되지만, 실사용에서는 화소에 기입되는 데이터의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD1, VDD2는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.
먼저 설명한 바와 같이, 본 실시예에 따른 단위 시프트 레지스터 SR은, 게이 트선 구동신호를 출력하기 위한 게이트선용 출력 단자 OUT와, 캐리 신호를 출력하기 위한 캐리신호 출력단자 OUTD라는 2개의 출력 단자를 가지고 있다. 게이트선 구동신호의 출력단은, 게이트선용 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 게이트선용 출력 단자 OUT와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 다시 말해, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 게이트선용 출력 단자 OUT(제1출력 단자)에 공급하는 제1트랜지스터이며, 트랜지스터 Q2는, 제1전원단자 s1의 전위를 게이트선용 출력 단자 OUT에 공급함으로써, 이 게이트선용 출력 단자 OUT를 방전하는 제2트랜지스터이다. 또한 캐리 신호의 출력단은, 캐리 신호용 단자 OUTD와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1D와, 캐리 신호용 단자 OUTD와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2D로 구성되어 있다. 다시 말해, 트랜지스터 Q1D는, 클록 단자 CK에 입력되는 클록 신호를 캐리신호 출력단자 OUTD(제2출력 단자)에 공급하는 제3트랜지스터이며, 트랜지스터 Q2D는, 제1전원단자 s1의 전위를 캐리신호 출력단자 OUTD에 공급하는 것으로, 이 캐리신호용 출력단자 OUTD를 방전하는 제4트랜지스터이다. 도 3과 같이, 트랜지스터 Q2의 게이트(제어 전극)와 상기의 트랜지스터 Q2D의 게이트는 서로 접속하고 있다.
여기에서 도 3에 나타나 있는 바와 같이 트랜지스터 Q1의 게이트가 접속하는 노드를 노드 N1(제1노드), 트랜지스터 Q2, Q2D의 게이트가 접속하는 노드를 노드 N2(제2노드), 트랜지스터 Q1D의 게이트가 접속하는 노드를 노드 N3(제3노드)으로 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 게이트선용 출력 단자 OUT와 노드 N1과의 사이)에는 승압용량 C(제1용량소자)가 설치된다. 또 노드 N1과 제2전원단자 s2와의 사이에는, 제2전원단자 s2의 전위를 노드 N1에 공급하는 트랜지스터 Q3(제5트랜지스터)이 접속하고 있으며, 그 게이트는 입력 단자 IN에 접속하고 있다. 노드 N1과 제1전원단자 s1과의 사이에는, 모두 제1전원단자 s1의 전위를 노드 N1에 공급하는 트랜지스터 Q4(제6트랜지스터) 및 트랜지스터 Q5(제9트랜지스터)가 접속한다. 단, 트랜지스터 Q4의 게이트는 노드 N2에 접속하고, 트랜지스터 Q5의 게이트는 리셋 단자 RST에 접속한다.
따라서 트랜지스터 Q3은 입력 단자 IN의 레벨에 따라 노드 N1을 충전하도록 동작하고, 트랜지스터 Q4 및 트랜지스터 Q5는 각각 노드 N2 및 리셋 단자 RST의 레벨에 따라 노드 N1을 방전하도록 동작한다. 즉, 노드 N1에 그 주전극(소스/드레인)을 접속하는 이들의 트랜지스터 Q3, Q4, Q5는, 트랜지스터 Q1의 제어 전극을 충방전함으로써, 이 트랜지스터 Q1(즉 게이트선용 출력 단자 OUT의 풀업용의 트랜지스터)을 구동하는 풀업 구동회로(제1구동회로)를 구성하고 있다.
트랜지스터 Q1D의 게이트·소스간(즉 캐리신호 출력단자 OUTD와 노드 N3 사이)에도 승압용량 CD(제2용량소자)가 설치된다. 또 노드 N3과 제2전원단자 s2 사이에는 트랜지스터 Q3D(제7트랜지스터)가 접속하고 있고, 그 게이트는 입력 단자 IN에 접속하고 있다. 노드 N3과 제1전원단자 s1 사이에는, 트랜지스터 Q4D(제8트랜지스터)가 접속한다. 트랜지스터 Q4D의 게이트는 노드 N2에 접속한다.
따라서 트랜지스터 Q3D는 입력 단자 IN의 레벨에 따라 노드 N3을 충전하도록 동작하고, 트랜지스터 Q4D는 노드 N2의 레벨에 따라 노드 N1을 방전하도록 동작한다. 즉, 노드 N3에 그 주전극(소스/드레인)접속하는 이들의 트랜지스터 Q3D, Q4D는, 트랜지스터 Q3의 제어 전극을 충방전함으로써, 이 트랜지스터 Q1D(즉 캐리신호 출력단자 OUTD의 풀업용의 트랜지스터)를 구동하는 풀업 구동회로(제2구동회로)를 구성하고 있다.
이와 같이 본 실시예에 따른 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q1을 구동하기 위한 노드 N1의 충방전과, 트랜지스터 Q1D를 구동하기 위한 노드 N3의 충방전은, 각각 개별의 트랜지스터를 거쳐 행해지게 된다.
노드 N2와 제3전원단자 s3 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N1에 접속한다.
트랜지스터 Q7은 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 충분히 작다. 따라서, 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 양자의 온 저항값의 비에 의해 그 동작이 규정되는 레시오형 인버터를 구성하고 있다. 이 인버터는, 노드 N1을 입력단으로 하고 노드 N2를 출력단으로 하고 있으며, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD를 풀 다운시키기 위해서 트랜지스터 Q2, Q2D를 구동하는 「풀 다운 구동회로」를 구성하고 있다.
도 3의 단위 시프트 레지스터 SR의 구체적인 동작을 설명한다. 여기에서도, 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 SR의 동작은 실질적으로 모두 동일하므로, 하나의 단위 시프트 레지스터 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 단위 시프트 레지스터 SR의 클록 단자 CK에 클록 신호 CLK가 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의 단위 시프트 레지스터 SR1, SR3등이 여기에 해당한다).
여기에서, 이 단위 시프트 레지스터 SR이 출력하는 게이트선 구동신호를 Gn, 그 앞단 및 다음단의 단위 시프트 레지스터 SR이 출력하는 게이트선 구동신호를 각각 Gn -1 및 Gn +1로 정의한다. 또한 이 단위 시프트 레지스터 SR이 출력하는 캐리 신호를 Dn, 그 앞단 및 다음단의 단위 시프트 레지스터 SR이 출력하는 캐리 신호를 각각 Dn-1 및 Dn +1로 정의한다.
우선 초기 상태로서, 노드 N1, N3이 L(Low)레벨(VSS), 노드 N2가 H(High)레벨(VDD2-Vth(Vth:트랜지스터의 임계값 전압))이라고 가정한다(이하, 이 상태를 「리셋 상태」라고 칭한다). 또한 클록 단자 CK(클록 신호 CLK), 리셋 단자 RST(다음단의 캐리 신호 Dn +1), 입력 단자 IN(앞단의 캐리 신호 Dn -1)은 모두 L레벨로 한다. 리셋 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2가 온(전도상태)이므로, 클록 단자 CK(클록 신호 CLK)의 레벨에 관계없이, 게이트선용 출력 단자 OUT(게이트선 구동신호 Gn)는 L레벨로 유지된다. 다시 말해, 이 단위 시프트 레 지스터 SR이 접속하는 게이트선은 비선택 상태에 있다. 또 이 때, 트랜지스터 Q1D가 오프, 트랜지스터 Q2D가 온이므로, 캐리신호 출력단자 OUTD(캐리 신호 Dn)는 L레벨로 유지된다.
그 상태로부터, 앞단의 단위 시프트 레지스터 SR의 캐리 신호 Dn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 SR의 입력 단자 IN에 입력되어 트랜지스터 Q3, Q3D가 온이 된다. 이 때 노드 N2는 L레벨이므로 트랜지스터 Q4, Q4D도 온 하고 있지만, 트랜지스터 Q3, Q3D는 각각 트랜지스터 Q4, Q4D보다도 구동능력이 충분히 크게 설정되고 있고, 트랜지스터 Q3, Q3D의 온 저항은 각각 트랜지스터 Q4, Q4D의 온 저항에 비해 충분히 낮기 때문에, 노드 N1 및 노드 N3의 레벨은 상승한다.
노드 N1의 레벨이 상승하면 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q4, Q4D의 저항이 높아지고, 노드 N1 및 노드 N3의 레벨이 급속히 상승한다. 그에 따라 트랜지스터 Q7이 충분히 온이 된다. 그 결과 노드 N2는 L레벨(VSS)이 되어, 트랜지스터 Q4, Q4D가 오프되고 노드 N1 및 노드 N3이 H레벨(VDD1-Vth)이 된다. 이와 같이 노드 N1 및 노드 N3이 H레벨, 노드 N2가 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다. 또한, 앞단의 캐리 신호 Dn -1이 L레벨로 되돌아가 트랜지스터 Q3, Q3D가 오프해도, 노드 N1 및 노드 N3은 플로팅 상태가 되므로 이 세트 상태는 그 후도 유지된다.
세트 상태에서는, 트랜지스터 Q1, Q1D가 온, 트랜지스터 Q2, Q2D가 오프이므 로, 클록 단자 CK의 클록 신호 CLK가 H레벨이 되면, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD의 레벨이 상승한다. 게이트선용 출력 단자 OUT의 레벨이 상승하면, 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량(게이트 용량)에 의한 용량결합에 의해, 노드 N1의 레벨이 특정한 전압만큼 승압된다(이 때문에 노드 N1은 「승압 노드」라고 칭하는 경우도 있다). 마찬가지로, 캐리신호 출력단자 OUTD의 레벨이 상승하면, 승압용량 CD 및 트랜지스터 Q1D의 게이트·채널간 용량에 의한 용량결합에 의해, 노드 N3의 레벨은 특정한 전압만큼 승압된다.
그 때문에 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD의 레벨이 상승해도 트랜지스터 Q1, Q1D의 게이트·소스간 전압은 각각 임계값 전압(Vth)보다도 크게 유지되어, 그것들 트랜지스터 Q1, Q1D는 저임피던스를 유지한다. 따라서, 게이트선 구동신호 Gn 및 캐리 신호 Dn의 레벨은 클록 단자 CK의 레벨에 따라 변화된다. 즉, 클록 단자 CK에 입력되는 클록 신호 CLK가 H레벨인 동안은, 게이트선 구동신호 Gn이 H레벨이 되어 게이트선이 활성화됨과 동시에, 캐리 신호 Dn도 H레벨이 되어 다음단의 단위 시프트 레지스터 SR에 캐리 신호 Dn이 입력된다. 그리고 클록 신호 CLK가 L레벨로 되돌아오면, 게이트선 구동신호 Gn도 L레벨이 되어 게이트선의 비선택 상태로 되돌아감과 동시에 캐리 신호 Dn도 L레벨이 된다.
그 후에 다음단의 게이트선 구동신호 Gn +1이 H레벨이 되면, 그것이 리셋 단자 RST에 입력되어서 트랜지스터 Q5가 온이 된다. 그것에 의해 노드 N1의 레벨이 하강 하고, 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 그러면 트랜지스터 Q4, Q4D가 온이 되어, 노드 N1 및 노드 N3이 L레벨로 고정된다. 그 결과, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온인 리셋 상태로 되돌아간다(이 때문에 노드 N2는 「리셋 노드」라고 칭하는 경우도 있다).
이상의 동작을 정리하면, 본 실시예에 따른 단위 시프트 레지스터 SR에 있어서는, 입력 단자 IN에 신호(스타트 펄스 SP 또는 앞단의 캐리 신호 Dn -1)가 입력되지 않는 동안은 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋 상태에 있으며, 그 동안은 트랜지스터 Q1, Q1D가 오프, 트랜지스터 Q2, Q2D가 온 하고 있으므로, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 입력 단자 IN에 신호가 입력되면 노드 N2가 L레벨(VSS), 노드 N1 및 노드 N2가 H레벨(VDD1-Vth)의 셋트 상태가 된다. 셋트 상태에서는 트랜지스터 Q1, Q1D가 온, 트랜지스터 Q2, Q2D가 오프이므로, 클록 단자 CK의 신호(클록 신호 CLK)가 H레벨인 동안, 게이트선용 출력 단자 OUT가 H레벨이 되어 게이트선을 활성화함과 동시에, 캐리신호 출력단자 OUTD도 H레벨이 되어 다음단의 단위 시프트 레지스터 SR을 구동시킨다. 그 후 리셋 단자 RST에 신호(다음단의 게이트선 구동신호 Gn +1)가 입력되면, 노드 N1 및 노드 N3이 L레벨, 노드 N2가 H레벨의 리셋 상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR을 도 2와 같이 종속접속 하고, 게이트선 구동회로(30)을 구성했을 때의 동작을, 도 5의 타이밍 도에 나 타낸다. 동 도면과 같이, 제1단째의 단위 시프트 레지스터 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)는, 클록 신호 CLK, /CLK에 동기한 타이밍으로 시프트되면서, 게이트선 구동신호 G1, G2, ‥·로서 게이트선 GL1, GL2, GL3‥·으로 순차로 출력됨과 동시에, 캐리 신호 D1, D2, ‥·로서 단위 시프트 레지스터 SR2, SR3···으로 순서대로 전달된다. 그것에 의하여, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3 ···을 순차적으로 구동할 수 있다.
단, 도 2의 구성의 게이트선 구동회로(30)에서는, 각 단위 시프트 레지스터 SR의 리셋 단자 RST에는, 그 다음단의 게이트선 구동신호 Gn +1이 입력되므로, 이 단위 시프트 레지스터 SR은 그 다음단이 적어도 한번 동작한 후가 아니면 리셋 상태(즉 상기의 초기 상태)가 되지 않는다. 각 단위 시프트 레지스터 SR은, 리셋 상태를 거치지 않으면 도 3에 나타나 있는 바와 같은 통상 동작을 행할 수 없으므로, 통상 동작에 앞서 더미의 입력 신호를 단위 시프트 레지스터 SR의 제1단째부터 최종단까지 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 SR의 노드 N2와 제3전원단자 s3(고전위측 전원) 사이에 리셋용의 트랜지스터를 별도로 배치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋 동작을 행하면 된다. 단, 그 경우는 리셋용의 신호 라인이 별도 필요하게 된다.
이상의 설명으로부터 알 수 있는 바와 같이, 도 3의 단위 시프트 레지스터 SR에 있어서는, 게이트선 구동신호를 액티브하게 하기 위한 트랜지스터 Q1의 게이 트(노드 N1)의 레벨과, 캐리 신호를 액티브하게 하기 위한 트랜지스터 Q1D의 게이트(노드 N3)의 레벨이 거의 같아지도록 변화된다. 또한 트랜지스터 Q1의 드레인과 트랜지스터 Q1D의 드레인에는 같은 클록 신호 CLK가 입력된다. 따라서, 도 5와 마찬가지로 각 단위 시프트 레지스터 SR에서는 게이트선 구동신호 Gn과 캐리 신호 Dn이 거의 같은 타이밍으로 출력된다.
단, 본 실시예에 있어서는, 노드 N1의 레벨과 노드 N2의 레벨이 거의 같아지도록 변화되지만, 양자는 직접 접속하지 않고, 각각 별도의 트랜지스터에 의해 충방전된다(즉, 노드 N1과 노드 N3은 회로적으로 분리되어 있다). 또한 노드 N1은 게이트선 구동신호 Gn의 상승에 따라 승압되지만, 노드 N3은 캐리 신호 Dn의 상승에 따라 승압된다. 따라서, 가령 게이트선 즉 게이트선용 출력 단자 OUT에 걸리는 부하가 커서 게이트선 구동신호 Gn에 지연이 발생하고, 따라서 노드 N1의 승압 타이밍에 지연이 발생했다고 해도, 그것이 노드 N3의 승압 타이밍에 영향을 주지 않는다. 즉, 캐리 신호 Dn이 게이트선 구동신호 Gn의 영향을 받지 않게 되어, 부하의 영향으로 인해 상승, 하강 속도의 고속화가 곤란한 게이트선 구동신호 Gn과는 관계없이, 캐리 신호 Dn의 상승, 하강 속도를 고속화할 수 있다. 또한 주위온도의 변화나 트랜지스터의 임계값 전압의 편차 등에 기인하는 게이트선 구동신호 Gn의 상승, 하강의 속도저하가 생긴 경우에도, 캐리 신호 Dn이 그 악영향을 받는 경우는 없다. 따라서 단위 시프트 레지스터 SR이 종속 접속해서 이루어지는 시프트 레지스터 회로를 고 속화할 수 있으며, 그것에 의해 구성되는 게이트선 구동회로를 사용한 표시장치의 고해상도화에 기여할 수 있다.
또한 본 실시예에서는, 단위 시프트 레지스터 SR의 리셋 단자 RST에 다음단의 게이트선 구동신호 Gn +1이 입력되는 구성을 나타냈다. 다음단의 게이트선 구동신호 Gn +1은, 다음단의 게이트선의 부하의 영향에 의해 지연이 생길 가능성이 있지만, 단위 시프트 레지스터 SR을 리셋 상태로 하는 속도는 비교적 느려도 되기 때문에 동작의 고속화로의 악영향은 없다. 또한 그 대신에, 다음단의 캐리 신호 Dn +1이 리셋 단자 RST에 입력되도록 해도 된다. 단 그 경우에는, 각 단위 시프트 레지스터 SR의 캐리신호 출력단자 OUTD에 걸리는 부하가 증가하므로, 캐리 신호에 지연이 생겨 본 발명의 효과가 저감될 가능성이 있는 것에 유의해야 한다. 또한 이렇게 리셋 단자 RST에 입력시키는 신호가 다음단의 게이트선 구동신호 Gn + 1나 캐리 신호 Dn +1이어도 되므로, 회로의 레이아웃 설계의 자유도가 늘어나, 회로의 형성 면적의 축소화에 기여할 수 있다.
또 본 실시예의 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q6, Q7로 구성되는 인버터는, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하고 있다. 회로의 대칭성으로부터, 이 인버터의 입력단을 노드 N3으로 해도 단위 시프트 레지스터 SR의 논리동작에 변화는 없기 때문에, 그렇게 구성할 수도 있다. 단 그 경우에는, 노드 N3의 기생 용량에 트랜지스터 Q7의 게이트 용량이 기여하게 되므로 이 기생 용량이 커지고, 그 때문에 노드 N3이 승압되는 진폭이 작아진다. 노드 N3이 충분히 승압되지 않게 되면 트랜지스터 Q1D의 구동능력이 저하하여, 캐리 신호 Dn의 상승 및 하강의 속도가 저하하므로 본 발명의 효과가 저감된다. 따라서, 트랜지스터 Q6, Q7로 구성되는 인버터의 입력단은, 노드 N1인 것이 바람직하다.
<실시예 2>
TFT를 포함하는 전계효과 트랜지스터는, 게이트에 임계값 전압이상의 전압이 인가되었을 때, 게이트 절연막을 통한 게이트 전극의 바로 아래에 형성되는 도전성 채널에 의해 드레인·소스간이 전기적으로 접속됨으로써 전도하는 소자이다. 따라서, 전도상태의 전계효과 트랜지스터는 게이트와 채널을 양 전극으로 하고, 게이트 절연막을 유전체층으로 하는 용량소자(게이트 용량)로 해도 기능할 수 있다.
도 6은 실시예 2에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 실시예 1에서는 트랜지스터 Q1D의 드레인·소스간에 승압용량 CD를 설치하고 있었지만, 본 실시예에서는 그것을 트랜지스터 Q1D의 게이트 용량으로 치환하고 있다. 그 경우, 도 6의 회로도와 같이 승압용량 CD는 불필요하다.
통상, 반도체 집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환할 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체할 수 있다. 다시 말해, 도 6에 있어서 트랜지스터 Q1D의 게이트 폭을 상당분 넓게 하는 것으로, 실시예 1에 따른 도 3의 회로와 동등한 승압동작을 실현할 수 있다.
또 트랜지스터 Q1D의 게이트 폭을 넓게함으로써 그 구동능력이 높아지므로, 결과적으로 캐리 신호 Dn의 상승 및 하강 속도가 빨라지게 되어, 동작의 고속화를 도모할 수 있는 본 발명의 효과를 더욱 높일 수 있다는 이점이 있다.
또한, 도시는 생략 하지만, 트랜지스터 Q1의 드레인·소스간의 승압용량 C도, 트랜지스터 Q1의 게이트 용량으로 치환할 수 있다. 다시 말해, 승압용량 C를 생략하고 트랜지스터 Q1의 게이트 폭을 상당분 넓게 하면 된다. 또 그 경우에는, 트랜지스터 Q1의 구동능력이 높아지므로, 결과적으로 게이트선 구동신호 Gn의 상승 및 하강속도를 빠르게 할 수 있다.
또 본 실시예에 있어서도, 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 그 경우에는 위에서 나타낸 도 4의 회로와 마찬가지로, 제2전원단자 s2 및 제3전원단자 s3을 동일 단자로 구성해도 되며, 그렇게 하면 전원공급을 위한 배선의 점유 면적을 줄일 수 있다.
<실시예 3>
그러나, 특허문헌 2-5에 도시되고 있는 종래의 단위 시프트 레지스터에서는, 출력 단자를 풀업하는 트랜지스터(예를 들면 특허문헌 1의 「출력 트랜지스터 16」;이하「출력 풀업 트랜지스터」)의 게이트 전극은, 다이오드 접속한 트랜지스터(이하 「충전용 트랜지스터」)를 통해 충전되도록 구성되어 있다. 다시 말해, 충전용 트랜지스터는, 그 소스가 출력 풀업 트랜지스터의 게이트 전극에 접속하고, 게이트와 드레인의 양쪽에는 앞단의 단위 시프트 레지스터의 출력 신호가 입력된다. 따라서, 출력 풀업 트랜지스터의 게이트 전극은, 앞단의 출력 신호를 전원으로 하여 충전된다. 따라서, 단위 시프트 레지스터를, 출력 풀업 트랜지스터의 게이트 전극을 충전하기 위한 전원(상기의 각 실시예에 있어서의 고전위측 전원(VDD1))에 접속시킬 필요가 없어지므로, 배선 레이아웃의 자유도가 향상하고, 회로의 고집적화에 기여할 수 있는 이점을 얻을 수 있다.
그러나, 시프트 레지스터가 표시장치의 게이트선 구동회로에 사용되는 경우에는, 단위 시프트 레지스터의 출력 단자에 큰 용량부하가 되는 게이트선이 접속되므로, 출력 신호의 상승 속도는 늦어진다. 그렇게 되면, 상기의 구성에서는 각 단위 시프트 레지스터의 출력 풀업 트랜지스터의 게이트 전극의 충전 속도가 저하한다. 그 결과, 각 단위 시프트 레지스터의 동작의 고속화가 곤란하게 되고, 게이트선 구동회로의 동작의 고속화가 곤란하게 된다.
또 다이오드 접속된 충전용 트랜지스터는, 출력 풀업 트랜지스터의 게이트 전극의 충전시에는 소스 폴로어 모드로 동작한다. 즉, 충전이 진행함에 따라, 충전용 트랜지스터의 게이트·소스간 전압은 작아지고, 구동능력이 저하하여 충전 속도가 느려진다. 특히, 게이트선과 같은 큰 용량부하의 영향에 의해 각 단위 시프트 레지스터의 출력 신호의 상승 속도가 느려진 경우에는, 충전용 트랜지스터가 충전 과정의 초기 단계부터 소스 폴로어 모드의 동작이 행해지므로, 충전 속도의 저하는 현저해진다. 이것도 게이트선 구동회로의 동작의 고속화를 방해하는 요인이 되고 있었다.
단위 시프트 레지스터의 동작의 고속화를 도모하기 위해서는, 신호 출력시에 있어서의 출력 풀업 트랜지스터의 구동능력(전류를 흐르게 하는 능력)을 높게 하면 된다. 그 방법의 하나로서, 출력 풀업 트랜지스터의 채널 폭을 넓게 하는 것을 예로 들 수 있지만, 회로의 형성 면적이 증대한다는 문제를 동반하므로 바람직하지 않다.
또한 출력 풀업 트랜지스터의 구동능력을 높이는 다른 방법은, 신호 출력시에 있어서도 출력 풀업 트랜지스터의 게이트·소스간 전압이 높게 유지되도록 하는 것이다. 예를 들면 실시예 1의 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q1의 게이트(노드 N1)의 승압전에, 트랜지스터 Q1의 게이트 전위를 충분히 높게 해 둘 필요가 있다.
본 실시예에 있어서는, 본 발명에 따른 시프트 레지스터에 있어서, 출력 풀업 트랜지스터의 게이트 전극을 충전을 위한 전원(상기의 각 실시예에 있어서의 고전위측 전원(VDD1))을 생략할 수 있음과 동시에, 고속동작이 가능한 단위 시프트 레지스터를 제안한다.
도 7은, 본 발명의 실시예 3에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서는, 도 3에 도시한 것과 동일 기능을 가지는 요소에, 그것과 동일한 부호를 붙이고 있으므로, 그것들의 상세한 설명은 생략한다.
도 7과 같이, 실시예 3의 단위 시프트 레지스터 SR은, 2개의 출력 단자 OUT, 0UTD를 가짐과 동시에, 2개의 입력 단자 IN, IND를 가지고 있다. 제1입력 단자 IN에는, 트랜지스터 Q3, Q3D의 게이트가 접속하고, 제2입력 단자 IND에는 트랜지스터 Q3, Q3D의 드레인이 접속한다. 즉 본 실시예에서는, 트랜지스터 Q3은, 제2입력 단 자 IND와 노드 N1 사이에 접속하고, 트랜지스터 Q3은, 제2입력 단자 IND와 노드 N1 사이에 접속하게 된다. 즉, 트랜지스터 Q3, Q3D의 드레인에는, 고전위측 전원(도 3의 VDD1)을 접속시키지 않는다.
또 본 실시예에서는, 트랜지스터 Q2, Q2D의 게이트(노드 N2) 및 트랜지스터 Q4, Q4D의 게이트는, 리셋 단자 RST에 접속시키고 있다. 그것에 의하여, 트랜지스터 Q6, Q7로 이루어지는 인버터 및 그 전원(도 3의 VDD2)이 생략된 구성으로 되어 있다.
도 8은, 실시예 3에 따른 단위 시프트 레지스터 SR을 사용한 게이트선 구동회로의 구성을 나타내는 블럭도이다. 본 실시예에 있어서도, 게이트선 구동회로(30)는, 종속접속(캐스케이드 접속)한 복수의 단위 시프트 레지스터 SR1, SR2, SR3, SR4‥·로 구성되는 시프트 레지스터로 이루어지고 각 단위 시프트 레지스터 SR의 클록 단자 CK에는, 클록 발생기(31)가 출력하는 클록 신호 CLK, /CLK중 어느 하나가 공급된다.
본 실시예의 단위 시프트 레지스터 SR은, 2개의 입력 단자 IN, IND를 가지고 있지만, 제1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 입력 단자 IN, IND에는, 모두 스타트 펄스 SP가 입력된다. 제2단 이후의 단위 시프트 레지스터 SR에서는, 제1입력 단자 IN은, 자신의 앞단의 게이트선용 출력 단자 OUT에 접속되고, 제2입력 단자 IND는 자신의 앞단의 캐리신호 출력단자 OUTD에 접속된다.
또 본 실시예의 단위 시프트 레지스터 SR은, 2개의 출력 단자 OUT, OUTD를 가지고 있지만, 표시 패널의 게이트선 GL은 그 안의 게이트선용 출력 단자 OUT에 접속된다. 즉, 게이트선용 출력 단자 OUT로부터의 출력 신호는, 게이트선 GL을 활성화하기 위한 수평(또는 수직)주사 펄스가 된다. 게이트선용 출력 단자 OUT는 또한, 자신의 앞단의 리셋 단자 RST 및 자신의 다음단의 제1입력 단자 IN에도 접속된다. 한편, 캐리신호 출력단자 OUTD는, 오로지 자신의 다음단의 제2입력 단자 IND에 접속된다.
이 구성의 게이트선 구동회로(30)에 있어서도, 각 단위 시프트 레지스터 SR은, 클록 신호 CLK, /CLK에 동기하여, 앞단으로부터 입력되는 신호(앞단의 게이트선 구동신호 G 및 캐리 신호 D)를 시간적으로 시프트시키면서, 대응하는 게이트선 GL 및 자신의 다음단의 단위 시프트 레지스터 SR에 전달한다. 이하, 이 게이트선 구동회로(30)를 구성하는 단위 시프트 레지스터 SR의 동작에 관하여 설명한다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn의 동작을 대표적으로 설명한다. 도 9는, 제n단째의 단위 시프트 레지스터 SRn, 그 앞단(제n-1단)의 단위 시프트 레지스터 SRn -1 및 그 후단(제n+1단)의 단위 시프트 레지스터 SRn +1의 접속 관계를 나타낸 회로도이다. 또 도 10은, 단위 시프트 레지스터 SRn의 동작을 설명하기 위한 타이밍 도이다. 이하, 도 9 및 도 10을 참조하여, 도 7에 나타낸 본 실시예에 따른 단위 시프트 레지스터 SR의 동작을 설명한다.
여기에서도 간단히 하기 위해, 단위 시프트 레지스터 SRn의 클록 단자 CK에 는 클록 신호 CLK가 입력되고, 단위 시프트 레지스터 SRn -1, SRn +1의 클록 단자 CK에는 클록 신호/CLK가 입력되는 것으로서 설명을 행한다. 또 제i단째의 단위 시프트 레지스터 SRi의 게이트선용 출력 단자 OUT로부터의 게이트선 구동신호 G를 부호 Gi로 나타내고, 마찬가지로 캐리신호 출력단자 OUTD로부터의 캐리 신호 D를 부호 Di로 나타낸다. 또 클록 신호 CLK, /CLK의 H레벨의 레벨은 서로 같다고 가정하고, 그 값을 VDD로 한다. 또한, 단위 시프트 레지스터 SR을 구성하는 트랜지스터의 임계값 전압은 모두 같다고 가정하고, 그 값을 Vth로 한다.
도 10을 참조하여, 우선 시각 t0에 있어서의 초기 상태로서, 단위 시프트 레지스터 SRn의 노드 N1, N3이 L레벨(VSS)의 리셋 상태라고 한다. 단위 시프트 레지스터 SRn -1의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1 및 단위 시프트 레지스터 SRn +1의 게이트선 구동신호 Gn +1 및 캐리 신호 Dn +1은 L레벨이라고 한다. 이 경우, 단위 시프트 레지스터 SRn의 트랜지스터 Q1, Q2, Q1D, Q2D는 모두 오프이기 때문, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD는 플로팅 상태이지만, 이 초기 상태에서는 게이트선 구동신호 Gn 및 캐리 신호 Dn은 L레벨이라고 한다.
클록 신호/CLK가 H레벨로 천이하는 시각 t1에서, 앞단의 게이트선 구동 신호 Gn-1 및 캐리 신호 Dn -1이 H레벨이 되었다고 하자. 그러면 단위 시프트 레지스터 SRn의 트랜지스터 Q3, Q3D가 온 하고, 노드 N1, N3이 H레벨(VDD-Vth)의 세트 상태가 된다. 그것에 의해 트랜지스터 Q1, Q1D는 온 한다. 그러나, 이 때 클록 신호 CLK는 L레벨(VSS)이므로 출력 신호 Gn은 L레벨을 유지한다.
시각 t2에서 클록 신호/CLK가 하강하면, 앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1이 L레벨이 되지만, 트랜지스터 Q3, Q3D가 오프하고, 트랜지스터 Q4, Q4D도 오프상태이므로, 노드 N1, N3의 레벨은 플로팅으로 H레벨(VDD-Vth)로 유지된다.
그리고 시각 t3에서 클록 신호 CLK가 상승하면, 이 때 트랜지스터 Q1, Q1D은 온, 트랜지스터 Q2, Q2D는 오프이므로, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD(게이트선 구동신호 Gn 및 캐리 신호 Dn)의 레벨이 상승하기 시작한다. 이 때, 트랜지스터 Q1, Q1D의 게이트 채널간 용량 및 승압용량 C, CD를 통하는 결합에 의해, 노드 N1, N3이 승압된다. 따라서, 트랜지스터 Q1, Q1D이 비포화 영역에서 동작하고, 게이트선 구동신호 Gn 및 캐리 신호 Dn의 레벨은, 각각 트랜지스터 Q1, Q1D의 임계값 전압 Vth분의 전압손실을 수반하지 않고, H레벨(VDD)이 된다. 이 결과, 노드 N1, N3의 레벨은, 거의 2×VDD-Vth까지 상승한다.
또 단위 시프트 레지스터 SRn의 게이트선 구동신호 Gn 및 캐리 신호 Dn이 H레벨이 되면, 그것들은 다음단의 단위 시프트 레지스터 SRn +1의 제1 및 제2입력 단자 IN, IND에 입력되므로, 단위 시프트 레지스터 SRn +1에 있어서 트랜지스터 Q3, Q3D가 온이 된다. 따라서, 시각 t3에서는, 단위 시프트 레지스터 SRn +1의 노드 N1, N3이 VDD-Vth로 충전된다.
시각 t4에서 클록 신호 CLK가 하강하면, 단위 시프트 레지스터 SRn의 게이트선 구동신호 G 및 캐리 신호 D의 레벨도 하강한다. 이 때 트랜지스터 Q1, Q1D의 게이트·채널간 용량 및 승압용량 C를 통하는 결합이기 때문에, 노드 N1, N3의 레벨도 하강하고, VDD-Vth까지 저하한다. 그러나 그 경우에서도 트랜지스터 Q1，Q1D는 온으로 유지되므로, 게이트선 구동신호 Gn 및 캐리 신호 Dn은 클록 신호 CLK에 따라 VSS까지 하강하여 L레벨이 된다.
시각 t5에서 클록 신호/CLK가 상승하면, 이번은 다음단의 단위 시프트 레지스터 SRn +1에 있어서 노드 N1, N3이 승압됨과 동시에 게이트선 구동신호 Gn +1 및 캐리 신호 Dn +1이 H레벨(VDD)이 된다. 그것에 의해, 단위 시프트 레지스터 SRn의 리셋 단자 RST가 H레벨이 된다. 따라서, 트랜지스터 Q4, Q4D가 온이 되므로, 노드 N1, N3이 방전되어서 L레벨이 되고, 트랜지스터 Q1, Q1D가 오프가 된다. 즉 단위 시프트 레지스터 SRn은 리셋 상태로 되돌아간다. 또 본 실시예에서는, 리셋 단자 RST는 트랜지스터 Q2, Q2D의 게이트(노드 N2)에도 접속하고 있기 때문에, 트랜지스터 Q2, Q2D가 온이 되고, 게이트선 구동신호 Gn 및 캐리 신호 Dn은 확실하게 VSS가 된다.
시각 t6에서 클록 신호/CLK가 L레벨이 되면, 다음단의 게이트선 구동신호 Gn+1 및 캐리 신호 Dn +1은 L레벨이 되므로, 따라서 단위 시프트 레지스터 SRn의 리셋 단자 RST가 L레벨이 된다. 그 결과, 트랜지스터 Q2, Q2D, Q4, Q4D는 오프가 되어, 단위 시프트 레지스터 SRn은 상기의 초기 상태(시각 t0의 상태)로 되돌아간다.
이상의 동작을 정리하면, 본 실시예에 따른 단위 시프트 레지스터 SRn에 있어서는, 제1 및 제2입력 단자 IN, IND에 신호(앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1 혹은 스타트 펄스 SP)가 입력되지 않는 동안은 노드 N1, N3이 L레벨의 리셋 상태에 있다. 리셋 상태에서는 트랜지스터 Q1, Q1D가 오프하고 있으므로, 클록 신호 CLK의 레벨에 관계없이, 게이트선 구동신호 Gn 및 캐리 신호 Dn은 L레벨로 유지된다. 그리고 제1 및 제2입력 단자 IN, IND에 신호가 입력되면, 노드 N1, N3이 H레벨의 세트 상태가 된다. 세트 상태에서는 트랜지스터 Q1, Q1D가 온이며, 이 때 트랜지스터 Q2, Q2D는 오프가 되므로, 클록 신호 CLK가 H레벨이 됨에 따라, 게이트선 구동신호 Gn 및 캐리 신호 Dn이 출력된다. 그 후에 리셋 단자 RST의 신호(다음단의 게이트선 구동신호 Gn +1)가 입력되면, 노드 N1, N3이 L레벨의 리셋 상태로 되돌아가고, 게이트선 구동신호 Gn 및 캐리 신호 Dn가 L레벨로 유지된다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR이, 도 8 및 도 9와 같이 종속접속한 다단의 시프트 레지스터(게이트선 구동회로(30))에 의하면, 제1단째의 단위 시프트 레지스터 SR1에 스타트 펄스 SP가 입력되면, 그것을 계기로 해서, 게이트선 구동신호 G 및 캐리 신호 D가 클록 신호 CLK, /CLK에 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의해, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3···을 순차적으로 구동할 수 있다.
도 7에서 알 수 있는 바와 같이, 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 게이트선용 출력 단자 OUT에 접속하는 트랜지스터 Q1, Q2와, 캐리신호 출력단자 OUTD에 접속하는 트랜지스터 Q1D, Q2D는 서로 병렬접속한 관계에 있다. 또 트랜지스터 Q1을 구동하는 풀업 구동회로(제1구동회로)를 구성하는 트랜지스터 Q3, Q4와, 트랜지스터 Q1D를 구동하는 풀업 구동회로(제2구동회로)를 구성하는 트랜지스터 Q3D, Q4D는, 서로 병렬접속한 관계에 있다. 또한, 트랜지스터 Q2, Q2D의 게이트는 서로 접속하고 있다. 따라서 논리적으로는 트랜지스터 Q1과 트랜지스터 Q1D는 같은 타이밍으로 온, 오프가 전환되고, 트랜지스터 Q2와 트랜지스터 Q2D도 같은 타이밍으로 온, 오프가 전환된다.
그 때문에 도 10에 나타내는 바와 같이, 논리적으로는 게이트선 구동신호 Gn 및 캐리 신호 Dn의 레벨은 모두 마찬가지로 천이한다. 따라서 게이트선 구동회로(30)의 논리적인 동작은, 실시예 1의 단위 시프트 레지스터의 경우(도 5)와 같다. 그러나, 본 실시예에 따른 단위 시프트 레지스터 SR에서는 이하에 설명하는 효과를 얻을 수 있다.
도 11은 본 발명의 효과를 설명하기 위한 도면이며, 단위 시프트 레지스터 SR의 노드 N1, N3의 충전(프리챠지) 및 승압시에 있어서의 노드 N1의 전압파형을 나타내고 있다. 동 도면에 나타내는 시각 t1∼t5는 도 10에 나타낸 것에 대응하고 있다. 또한, 노드 N3의 전압파형도 본질적으로 노드 N1과 같으므로, 여기에서는 주로 노드 N1에 관하여 설명한다.
본 실시예에 있어서의 게이트선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 SR의 게이트선용 출력 단자 OUTD가, 그 앞단의 리셋 단자 RST와, 다음단의 제1입력 단자 IN과, 큰 용량부하가 되는 게이트선 GL에 접속된다. 그것에 대하여, 캐리신호 출력단자 0UTD는, 단지 다음단의 제2입력 단자 IND에 접속될 뿐이므로, 게이트선용 출력 단자 OUT에 비하여 부하 용량값은 현격히 작아진다. 따라서, 각 단위 시프트 레지스터 SR의 캐리 신호 D는, 게이트선 구동신호 G보다도 고속으로 높일 수 있다.
다시 제n단째의 단위 시프트 레지스터 SRn에 주목하면, 시각 t1에서 클록 신호/CLK가 상승하면, 도 11과 같이 , 그 앞단의 캐리 신호 Dn -1은 게이트선 구동신호Gn-1보다도 고속으로 높아진다. 도 9에 나타내는 바와 같이 단위 시프트 레지스터 SRn의 노드 N1을 충전하는 트랜지스터 Q3의 드레인(제1입력 단자 IN)에 게이트선 구동신호 Gn -1이 입력되고, 게이트(제2입력 단자 IND)에 캐리 신호 Dn -1이 입력된다. 따라서, 앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1의 레벨이 상승하면, 단위 시프트 레지스터 SRn의 트랜지스터 Q3이 온이 되어 노드 N1이 충전되고, 도 11의 실선 으로 나타내는 바와 같이 노드 N1의 레벨이 상승한다.
이 때 앞단의 캐리 신호 Dn -1이 게이트선 구동신호 Gn -1보다도 고속으로 높아지는 것에 의해, 노드 N1의 충전 과정의 초기에 있어서의 트랜지스터 Q3의 게이트 전위는 드레인 전위보다도 충분히 커진다. 따라서 트랜지스터 Q3은 비포화 영역에서 동작하고, 노드 N1의 레벨은, 게이트선 구동신호 Gn -1과 거의 같은 레벨로 상승한다.
그 후 노드 N1의 레벨이 상승하는 것에 따라, 트랜지스터 Q3이 포화 영역의 동작으로 이행하기 시작하는 것에 더하여, 노드 N1에 부수되는 기생 용량에 근거하는 시정수로 인해 노드 N1의 레벨 상승이 지연됨으로써, 노드 N1의 레벨과 앞단의 게이트선 구동신호 Gn -1의 레벨과의 차가 서서히 커져 간다. 그리고 노드 N1의 충전 과정의 종반에는, 트랜지스터 Q3은 완전히 포화 영역에서의 동작이 되며, 그 레벨 차이는 더욱 커진다.
그리고 시각 t2에서 클록 신호/CLK가 하강하면, 노드 N1의 레벨은 앞단의 게이트선 구동신호 Gn -1의 H레벨(VDD)보다도 어느 정도 낮은 레벨(도 11에 나타내는 레벨 V1)에서 상승이 정지한다. 또한 시각 t2에서는, 앞단의 단위 시프트 레지스터 SRn-1의 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD 사이에 부하 용량값의 차가 있기 때문에, 게이트선 구동신호 Gn -1은 캐리 신호 Dn -1보다도 느린 속도로 레벨이 하강한다.
그 후에 시각 t3에서 클록 신호 CLK가 상승하면, 트랜지스터 Q1, Q1D의 게이트·채널간 용량 및 승압용량 C를 통한 용량결합에 의해 노드 N1의 레벨이 승압된다. 승압된 노드 N1의 레벨은 클록 신호 CLK가 하강하는 시각 t4까지 유지된다. 이 시각 t3∼t4 동안에, 노드 N1이 충분히 높은 레벨로 유지됨으로써, 단위 시프트 레지스터 SRn이 게이트선 구동신호 Gn 및 캐리 신호 Dn을 출력할 때의 트랜지스터 Q1, Q2D의 구동능력을 높게 유지할 수 있다. 그것에 의하여, 게이트선 구동신호 Gn 및 캐리 신호 Dn은 고속의 상승 및 하강이 가능하게 된다.
한편 도 11에 나타내는 파선의 그래프는, 종래의 단위 시프트 레지스터와 같이 트랜지스터 Q3을 다이오드 접속한 것에 있어서의 노드 N1의 레벨의 변화를 나타내고 있다. 트랜지스터 Q3을 다이오드 접속했을 경우, 그 드레인과 게이트가 서로 접속되므로 트랜지스터 Q3은 항상 포화 영역에서 동작하게 된다. 따라서 노드 N1의 충전 과정 초기부터, 노드 N1의 레벨은 앞단의 게이트선 구동신호 Gn -1의 레벨보다도 트랜지스터 Q3의 임계값 전압 Vth분만큼 낮아진다. 또한 트랜지스터 Q3은, 노드 N1의 충전 과정 초기부터 소스 폴로어 모드로 동작하므로 충전 속도가 빠르지 않다. 그 때문에 도 11의 파선의 그래프와 같이, 시각 t3의 단계에서 상기의 레벨 V1보다도 낮은 레벨 V2까지 밖에 노드 N1의 레벨을 상승시킬 수 없다.
레벨 V1과 V2와의 전위차를 △V로 하면, 이 전압차△V는, 시각 t4에서 노드 N1이 승압되었을 때에도 유지된다. 즉, 본 실시예에 따른 단위 시프트 레지스터 SR에서는, 시각 t3∼t4의 사이에 있어서의 노드 N1의 레벨을, 트랜지스터 Q3을 다이오드 접속했을 경우보다도 △V만큼 높게 할 수 있다.
또 설명은 생략하였지만, 상기와 마찬가지의 이론에 의해, 노드 N3의 레벨도 트랜지스터 Q3을 다이오드 접속했을 경우보다도 높아진다. 그 결과, 게이트선 구동신호 Gn 및 캐리 신호 Dn의 출력시에 있어서의, 트랜지스터 Q1, Q1D의 구동능력이 향상하고, 그것들 게이트선 구동신호 Gn 및 캐리 신호 Dn의 상승 및 하강은 고속이 된다. 따라서, 본 실시예에 따른 시프트 레지스터에서는, 실시예 1보다도 고속의 동작이 가능하게 된다.
이상의 효과는, 종속접속 된 단위 시프트 레지스터 SR의 각각에 있어서, 트랜지스터 Q3의 게이트(제2입력 단자 IND)에 입력되는 캐리 신호 D가 고속으로 상승함으로써 얻어지는 것으로, 그 속도가 빠를수록 이 효과는 커진다. 따라서, 캐리신호 출력단자 OUTD에 따른 부하용량은 작을수록 바람직하다.
또 실시예 1과 마찬가지로, 노드 N1의 레벨과 노드 N3의 레벨이 거의 마찬가지로 변화되지만, 양자는 직접 접속하지 않고, 각각 별도의 트랜지스터에 의해 충방전된다(즉, 노드 N1과 노드 N3은 회로적으로 분리되어 있다). 따라서, 캐리 신호 Dn이 게이트선 구동신호 Gn의 영향을 받지 않게 되어, 캐리 신호 Dn의 상승, 하강 속도를 고속화할 수 있다.
본 실시예에서는, 도 8 및 도 9에 나타나 있는 바와 같이, 각 단위 시프트 레지스터 SR의 게이트선 구동신호 G는 그 앞단의 리셋 단자 RST, 후단의 제1입력 단자 IN 및 게이트선 GL에 공급되고, 캐리 신호 D는 단지 다음단의 제2입력 단자 IND에만 공급되는 구성으로 했다. 그러나 도 10과 같이, 게이트선 구동신호 G 및 캐리 신호 D는 서로 거의 같은 파형이 되므로, 예를 들면 캐리 신호 D를, 앞단의 리셋 단자 RST에도 공급해도 된다. 다시 말해, 각 단위 시프트 레지스터 SR에 있어서, 게이트선용 출력 단자 OUT를, 그 다음단의 제1입력 단자 IN과 게이트선 GL에 접속하고, 캐리신호 출력단자 OUTD를 그 앞단의 리셋 단자 RST와 다음단의 제2입력 단자 IND에 접속하는 구성으로 해도 된다.
단, 그와 같이 하면, 캐리신호 출력단자 OUTD에 따른 용량부하가, 앞단의 단위 시프트 레지스터 SR의 트랜지스터 Q2, Q2D, Q4, Q4D의 게이트 용량분만큼 커지므로, 도 8 및 도 9의 경우에 비교하여 캐리 신호 D의 상승 속도가 저하하여, 본 발명의 효과가 약간 떨어지는 것에 유의해야 한다.
예를 들면 각 단위 시프트 레지스터 SR의 캐리 신호 D를, 그 다음단의 제1입력 단자 IN에도 공급하도록 하여 동작시키는 것도 불가능하지는 않다. 그러나 그 경우에는, 캐리신호 출력단자 OUTD에, 다음단의 트랜지스터 Q3, Q3D를 통해 다음단의 트랜지스터 Q1, Q1D의 게이트 용량 및 승압용량 C, CD가 부하로서 걸리게 되어, 캐리신호 출력단자 OUTD에 따른 용량부하가 그만큼 커진다. 특히, 게이트선 GL의 충전에 이용되는 트랜지스터 Q1은, 채널 폭은 크게 설정되고 있고 게이트 용량이 특히 크므로, 캐리 신호 D의 상승 속도가 저하하여, 본 발명의 효과는 작아진다. 그것을 방지하기 위해서는, 캐리 신호 D에 의해 다음단의 트랜지스터 Q1의 게이트 용량을 고속으로 충전할 수 있도록, 트랜지스터 Q1D의 구동능력을 높이면 된다. 단, 그렇게 하기 위해서는 트랜지스터 Q1D의 채널 폭을 크게 할 필요가 있기 때문에, 회로의 형성 면적의 증대를 수반하므로 바람직하지 않다.
또한 이상의 설명에 있어서는, 클록 신호 CLK가 H레벨이 되는 기간과 /CLK가 H레벨이 되는 기간 사이에 일정한 간격을 설치하고 있지만, 이 기간은 없어도 된다. 다시 말해, 클록 신호 CLK가 상승하는 것과 동시에 클록 신호/CLK가 하강하고, 클록 신호 CLK가 하강하는 것과 동시에 클록 신호/CLK가 상승하는 2상 클록이면 된다.
또 이상의 실시예에 있어서는, 2상 클록을 사용한 동작에 관하여 설명했지만, 본 발명에 따른 단위 시프트 레지스터 SR도 종래의 시프트 레지스터와 마찬가지로 3상 클록을 사용하여 동작시키는 것도 가능하다(예를 들면 상기 특허문헌 1의 도 4참조). 그 경우에는, 각 단위 시프트 레지스터 SR의 리셋 단자 RST에는, 그 다음다음단(2개 후단)의 캐리 신호 D가 입력되어도 되며, 그 경우에도 동일한 효과를 얻을 수 있다.
도 12는 본 실시예의 변형예를 도시한 도면이다. 도 7의 예에 있어서는, 트랜지스터 Q3, Q3D의 양쪽에 있어서, 드레인을 제1입력 단자 IN에 접속시키고, 게이트를 제2입력 단자 IND에 접속시키고 있었다. 그러나 본 실시예에 있어서는, 도 12 와 같이 트랜지스터 Q3D는 다이오드 접속시키고, 그 게이트와 드레인의 양쪽에 앞단의 캐리 신호 D가 입력되도록 해도 된다(이하의 실시예에 있어서도 동일하다).
이 경우, 각 단위 시프트 레지스터 SR의 캐리신호 출력단자 OUTD에는, 그 다 음단의 트랜지스터 Q3D를 통해 트랜지스터 Q1D의 게이트 용량 및 승압용량 CD가 접속되게 되어, 그만큼 도 7의 케이스에 비교하여 캐리신호 출력단자 OUTD에 걸리는 부하용량이 커진다. 먼저 설명한 바와 같이, 캐리신호 출력단자 OUTD의 부하용량이 커져서 캐리 신호 D의 상승 속도가 저하하면 본 발명의 효과가 작아지므로 바람직하지 않다.
그러나, 캐리신호 출력단자 OUTD는 게이트선 GL에 접속하지 않으므로, 트랜지스터 Q1D의 구동능력은 비교적 작아도 되며, 통상은 회로의 형성 면적의 축소화를 위해 게이트 폭은 좁게 설계되어 있다. 그 때문에 트랜지스터 Q1D의 게이트 용량은 비교적 작아, 도 12의 회로를 채용해도 캐리신호 출력단자 OUTD의 부하용량의 증가는 적으며, 캐리 신호 D의 상승 속도가 크게 저하되는 경우는 없다.
<실시예 4>
도 13은 본 발명의 실시예 4에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 7에 나타낸 것과 같은 기능을 가지는 요소에는 그것과 동일한 부호를 붙이고 있다.
실시예 3의 단위 시프트 레지스터 SR(도 7)은, 하나의 클록 단자 CK를 가지고 있었지만, 실시예 4의 단위 시프트 레지스터 SR은 도 13과 같이 2개의 클록 단자 CK1, CK2를 가지고 있다. 이하, 클록 단자 CK1을 「제1클록 단자」, 클록 단자 CK2를 「제2클록 단자」로 칭한다.
제1클록 단자 CK1은, 도 7의 단위 시프트 레지스터 SR에 있어서의 클록 단자 CK에 해당한다. 즉 본 실시예에서는, 제1클록 단자 CK1에 입력되는 클록 신호가, 트랜지스터 Q1, Q1D를 통해 각각 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD에 공급되는 것으로, 게이트선 구동신호 G 및 캐리 신호 D가 활성화된다.
한편, 제2클록 단자 CK2는, 제1클록 단자 CK1에 입력되는 것과는 다른 위상의 클록 신호가 입력되는 것이다. 예를 들면 제1클록 단자 CK1에 클록 신호 CLK가 입력되는 단위 시프트 레지스터 SR에서는, 그 제2클록 단자 CK2에는 클록 신호/CLK가 입력된다. 이 제2클록 단자 CK2에는, 트랜지스터 Q2, Q2D의 게이트(노드 N2)가 접속된다. 또한, 트랜지스터 Q4, Q4D의 게이트는 모두, 실시예 3과 마찬가지로 리셋 단자 RST에 접속된다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명한다. 또 설명의 간단화를 위해, 이 단위 시프트 레지스터 SRn의 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
실시예 3의 단위 시프트 레지스터 SRn에 있어서는, 트랜지스터 Q2, Q2D는, 그 다음단의 게이트선 구동신호 Gn +1이 H레벨이 되는 기간에 온 하고, 그 동안만 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD를 저임피던스로 L레벨로 했다. 즉, 그 이외의 기간에서는 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD는 플로팅으로 L레벨이 된다.
그것에 대하여, 본 실시예에 따른 단위 시프트 레지스터 SRn은 트랜지스터 Q2, Q2D는, 제2클록 단자 CK2에 입력되는 클록 신호/CLK가 H레벨이 될 때마다 온 한다. 따라서, 게이트선용 출력 단자 0UT 및 캐리신호 출력단자 OUTD는 짧은 간격으로 반복하여 저임피던스의 L레벨이 된다. 따라서, 게이트선 구동신호 Gn 및 캐리 신호 Dn의 L레벨의 전위가 보다 안정된다. 그 결과, 게이트선 구동회로(30)의 오동작이 방지됨과 동시에, 비선택 상태의 게이트선 GL의 레벨이 안정되므로 표시장치의 표시 이상이 쉽게 일어나지 않는다.
<실시예 5>
표시장치의 게이트선 구동회로를 구성하는 전계효과 트랜지스터로서는, 비정질 실리콘 박막 트랜지스터(a-Si TFT)가 널리 채용되고 있다. a-Si TFT는, 게이트 전극이 계속적으로 바이어스된 경우에, 임계값 전압이 크게 시프트하는 현상이 일어나는 것을 알 수 있다. 그 현상은, 게이트선 구동회로의 오동작을 일으키는 요인이 되어 문제가 된다. 또한 a-Si TFT뿐만아니라 유기TFT에 있어서도 동일한 문제가 생기는 것을 알 수 있다.
예를 들면 실시예 4의 단위 시프트 레지스터 SR(도 13)에 있어서는, 트랜지스터 Q2, Q2D의 게이트는 제2클록 단자 CK2에 입력되는 클록 신호에 의해 반복되어H레벨로 바이어스 된다. 그 때문에 이 단위 시프트 레지스터 SR이 a-Si TFT나 유기TFT로 구성되어 있을 경우, 트랜지스터 Q2, Q2D의 임계값 전압이 정방향으로 시프트한다. 그렇게 되면 트랜지스터 Q2, Q2D의 구동능력이 저하하여, 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD를 충분히 저임피던스로 L레벨로 할 수 없게 된다. 그 결과, 실시예 4의 효과가 저감하고, 게이트선 구동회로(30)의 오동작이 일어나기 쉽다.
이 문제를 억제하기 위해, 예를 들면 트랜지스터 Q2, Q2D의 채널 폭을 넓게 하여 구동능력을 크게 하는 것을 생각할 수 있지만, 회로의 형성 면적의 증대를 수반하므로 바람직하지 않다. 거기에서 실시예 5에서는, 회로의 형성 면적을 크게 하지 않고 이 문제를 해결할 수 있는, 실시예 4의 변형예를 도시한다.
도 14는, 실시예 5에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 13에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다. 도 14의 단위 시프트 레지스터 SR에서는, 트랜지스터 Q2, Q2D의 소스를, 제1클록 단자 CK1에 접속시키고 있다. 다시 말해, 트랜지스터 Q2, Q2D의 소스에는, 게이트에 입력되는 것과 위상이 다른 클록 신호가 입력되게 된다. 그 점을 제외하고는 도 13의 회로와 같다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명하며, 그 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
클록 신호 CLK, /CLK는 서로 상호보완적인 신호이기 때문에, 클록 신호/CLK가 H레벨이 되어 트랜지스터 Q2, Q2D가 온 하는 동안, 그것들의 소스는 클록 신호 CLK에 의해 L레벨이 된다. 따라서 실시예 4의 경우와 마찬가지로, 트랜지스터 Q2, Q2D는, 클록 신호/CLK가 H레벨이 될 때마다, 게이트선용 출력 단자 OUT 및 캐리신 호 출력단자 OUTD를 저임피던스의 L레벨로 할 수 있고, 실시예 4의 효과를 얻을 수 있다.
반대로, 클록 신호/CLK이 L레벨이 되어서 트랜지스터 Q2, Q2D가 오프하는 동안, 그것들의 소스는 클록 신호 CLK에 의해 H레벨이 된다. 즉, 트랜지스터 Q2, Q2D의 게이트가 소스에 대하여 음으로 바이어스 되는 것과 등가인 상태가 된다. 그것에 의하여, 정방향으로 시프트한 임계값 전압이 음방향으로 복귀되어 회복하므로, 트랜지스터 Q2, Q2D의 구동능력의 저하가 방지되어 상기의 문제가 해결된다. 또 회로의 형성 면적의 증대를 수반하지 않는 것은 명백하다.
본 실시예에 있어서도, 이론적으로는 클록 신호 CLK가 상승하는 것과 동시에 클록 신호/CLK가 하강하고, 클록 신호 CLK가 하강하는 것과 동시에 클록 신호/CLK가 상승하는 2상 클록을 사용할 수 있다. 그러나, 실용화에 있어서는 클록 신호 CLK, /CLK의 상승, 하강 타이밍의 편차에 의해, 단위 시프트 레지스터 SRn의 트랜지스터 Q2, Q2D가 완전히 오프하지 않는 동안에 소스 전위가 상승할 수도 있다. 그렇게 되면 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD의 레벨이 불필요하게 상승하여 오동작의 원인이 된다. 따라서 본 실시예에 있어서는, 도 10의 예와 같이 클록 신호 CLK가 H레벨이 되는 기간과 /CLK가 H레벨이 되는 기간과의 사이에는 일정한 간격이 설치되는 것이 바람직하다.
<실시예 6>
도 15는 실시예 6에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로 도이다. 동 도면에 있어서, 도 3 및 도 7에 나타낸 것과 같은 기능을 가지는 요소에는 그것과 동일한 부호를 붙이고 있다.
본 실시예에서는, 실시예 3의 단위 시프트 레지스터 SR에 대하여, 실시예 1 과 마찬가지로 트랜지스터 Q6, Q7로 이루어지는 인버터를 설치한다. 실시예 1에서도 설명한 바와 같이, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 충분히 작게 설정되고 있고, 레시오형 인버터를 구성하고 있다. 트랜지스터 Q6은 고전위측 전원전위 VDD2가 공급되는 제3전원단자 s3과 노드 N2(트랜지스터 Q2, Q2D의 게이트) 사이에 접속하고, 다이오드 접속되고 있다. 트랜지스터 Q7은, 노드 N2와 제1전원단자 s1 사이에 접속하고, 게이트가 노드 N1(트랜지스터 Q1, Q1D의 게이트)에 접속되고 있다. 다시 말해 이 인버터는, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하고 있다. 또한, 트랜지스터 Q4, Q4D의 게이트는, 실시예 3과 마찬가지로 리셋 단자 RST에 접속된다.
따라서, 본 실시예의 단위 시프트 레지스터 SR에서는, 노드 N1이 L레벨의 리셋 상태에 있는 동안, 트랜지스터 Q6, Q7로 이루어지는 인버터에 의해 노드 N2는 H레벨로 유지되므로, 그 동안 트랜지스터 Q2, Q2D가 온이 된다. 즉, 단위 시프트 레지스터 SR이 출력 신호 G를 출력하지 않는 동안(게이트선 GL의 비선택 기간), 게이트선용 출력 단자 OUT 및 캐리신호 출력단자 OUTD는 저임피던스의 L레벨로 유지된다. 따라서, 게이트선 구동신호 Gn 및 캐리 신호 Dn의 L레벨의 전위가 보다 안정되고, 게이트선 구동회로(30)의 오동작이 방지된다.
또 실시예 4, 5와 달리, 트랜지스터 Q2, Q2D의 게이트에, 클록 신호를 공급할 필요가 없기 때문에, 단위 시프트 레지스터 SR에서 소비되는 교류전력을 저감할 수 있다. 즉 클록 신호 생성 회로(도 8의 클록 발생기(31))의 소비 전력이 삭감된다는 이점도 있다. 단, 트랜지스터 Q2, Q2D의 게이트가 계속적으로 H레벨이 되므로, 임계값 전압의 시프트가 생기기 쉬운 것에 유의해야 한다.
또 회로의 대상성으로부터, 트랜지스터 Q6, Q7로 이루어지는 인버터의 입력단을 노드 N3으로 바꾸어도, 단위 시프트 레지스터 SR의 논리동작에 변화는 없기 때문에, 그렇게 구성해도 된다. 단 그 경우에는, 노드 N3의 기생 용량에 트랜지스터 Q7의 게이트 용량이 기여하게 되고, 그 때문에 노드 N3이 승압되는 진폭이 약간 작아진다. 그렇게 되면, 트랜지스터 Q1D의 구동능력이 저하하여, 캐리 신호 Dn의 상승 및 하강 속도가 저하하므로 본 발명의 효과가 저감될 가능성이 있다.
또한 노드 N1의 승압용량(트랜지스터 Q1의 게이트 채널간 용량 및 승압용량 C)은, 노드 N3의 승압용량(트랜지스터 Q1D의 게이트 채널간 용량 및 승압용량 CD)보다도 크기 때문에, 기생 용량의 증가에 의해 승압동작이 받는 영향은, 노드 N3보다도 노드 N1쪽이 작다. 따라서, 트랜지스터 Q6, Q7로 구성되는 인버터의 입력단은, 노드 N1인 것이 바람직하다.
<실시예 7>
본 실시예에서는, 실시예 6(도 15)의 변형예를 나타낸다. 도 16은 실시예 7에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 15에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙 이고 있다. 도 16과 같이, 본 실시예의 단위 시프트 레지스터 SR은, 트랜지스터 Q8, Q8D를 가지고 있지만, 그것을 제외하고는 도 15의 회로와 동일하다. 트랜지스터 Q8은 노드 N1과 제1전원단자 S1(VSS) 사이에 접속하고, 그 게이트는 노드 N2에 접속하고 있다. 또 트랜지스터 Q8D는, 노드 N3과 제1전원단자 s1 사이에 접속하고, 그 게이트는 노드 N2에 접속하고 있다.
즉 트랜지스터 Q8, Q8D는, 노드 N2, N3이 H레벨이 되면 온 하고, 각각 노드 N1, N3을 방전하도록 기능한다. 따라서 이 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q1, Q1D가 오프 기간(게이트선 GL의 비선택 기간)에 노드 N1, N3의 전위가 트랜지스터, Q8, Q8D에 의해 VSS에 고정되게 된다.
트랜지스터 Q8, Q8D를 가지지 않는 실시예 6의 단위 시프트 레지스터 SR(도 15)에서는, 트랜지스터 Q1, Q1D가 오프 기간에, 클록 단자 CK에 클록 신호가 입력되면, 트랜지스터 Q1, Q1D의 게이트·드레인간의 오버랩 용량을 통하는 용량결합에 의해 노드 N1, N3의 레벨이 상승할 가능성이 있다. 노드 N1, N3의 레벨이 상승하면, 트랜지스터 Q1, Q1D에 전류가 흐르게 되고, 게이트선 GL의 비선택 기간에 불필요하게 게이트선 구동신호 G 및 캐리 신호 D가 H레벨이 된다는 문제가 생길 우려가 있다. 그것에 대해 본 실시예에 의하면, 게이트선 GL의 비선택 기간에 있어서의 노드 N1, N3의 레벨의 상승이 방지되므로, 이 문제의 발생을 억제할 수 있다.
<실시예 8>
실시예 7에서 설명한 게이트선 GL의 비선택 기간에 있어서의 노드 N1, N3의 레벨의 상승 문제는, 실시예 1∼6의 어느 단위 시프트 레지스터 SR에 있어서도 생 길 수 있는 것이다. 본 실시예에서는 그 대책을 강구한 단위 시프트 레지스터 SR을 제안한다.
도 17은, 실시예 8에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 13에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다. 도 17과 같이, 본 실시예의 단위 시프트 레지스터 SR은, 노드 N1과 제2클록 단자 CK2 사이에 접속한 용량소자 C1 및 노드 N3과 제2클록 단자 CK2 사이에 접속한 용량소자 C1D를 구비하고 있으며, 그것을 제외하고는 도 13의 회로와 같다.
실시예 4와 마찬가지로, 제1 및 제2클록 단자 CK1, CK2에는, 서로 위상이 다른 클록 신호가 입력된다. 단 본 실시예에 있어서는, 제1클록 단자 CK1에 입력되는 클록 신호가 상승하는 타이밍과, 제2클록 단자 CK2에 입력되는 클록 신호가 하강하는 타이밍이 동시가 되도록 조합될 필요가 있다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명하고, 그 제1클록 단자 CK1에는 클록 신호 CLK이 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다.
단위 시프트 레지스터 SRn에 있어서, 게이트선 GLn의 비선택 기간에서는, 트랜지스터 Q1, Q1D는 오프이지만, 제1클록 단자 CK1의 클록 신호 CLK가 상승하면, 트랜지스터 Q1, Q1D의 게이트·드레인 간의 오버랩 용량을 통하는 결합에 의해 노드 N1, N3의 레벨이 상승하려고 한다. 그러나 이 때 제2클록 단자 CK2의 클록 신호 /CLK는 하강하므로, 용량소자 C1, C1D를 통하는 결합에 의해 노드 N1, N3의 레벨은 내려간다. 즉, 용량소자 C1, C1D는, 클록 신호 CLK에 기인하는 노드 N1, N3의 레벨 상승을 상쇄하도록 작용한다.
따라서, 본 실시예에 의하면, 게이트선 GL의 비선택 기간에 있어서의 노드 N1, N3의 레벨 상승이 방지되어, 이 기간에 불필요하게 게이트선 구동신호 G 및 캐리 신호 D가 H레벨이 된다는 오동작의 발생을 억제할 수 있다.
또한 도 7에 있어서는, 실시예 4(도 13)의 단위 시프트 레지스터 SR에 대하여 용량소자 C1, C1D를 설치한 구성을 나타냈지만, 본 실시예는 상기의 실시예 중 어디에 대해서도 적용가능하다.
<실시예 9>
도 18은 실시예 9에 따른 단위 시프트 레지스터 SR의 구성을 나타내는 회로도이다. 동 도면에 있어서, 도 13에 나타낸 것과 같은 기능을 가지는 요소에는, 그것과 동일한 부호를 붙이고 있다.
도 18과 같이, 본 실시예의 단위 시프트 레지스터 SR에 있어서는, 리셋 단자 RST단자(트랜지스터 Q4, Q4D의 게이트)을 후단의 단위 시프트 레지스터 SR에 접속하지 않고, 제2클록 단자 CK2에 접속시킨다. 그것에 의해, 트랜지스터 Q4, Q4D의 게이트에는, 제1클록 단자 CK1에 입력되는 것과는 다른 위상의 클록 신호가 입력된다. 더 구체적으로는, 트랜지스터 Q4, Q4D의 게이트에는, 자신의 앞단의 제1클록 단자 CK1에 입력되는 것과 동 위상의 클록 신호가 입력된다.
또한, 트랜지스터 Q4, Q4D의 소스는 입력 단자 IN에 접속된다. 그것에 의하 여, 트랜지스터 Q4, Q4D의 소스에는, 앞단의 게이트선 구동신호 Gn -1이 입력되게 된다. 도 18의 회로에서는 노드 N2는 제2클록 단자 CK2에 접속하고 있으므로, 상기한 바와 같이 트랜지스터 Q4, Q4D의 게이트 및 소스에 입력되는 신호가 변경되고 있는 것을 제외하고는, 도 13의 회로와 동일하다.
여기에서도 제n단째의 단위 시프트 레지스터 SRn에 대하여 대표적으로 설명한다. 이 단위 시프트 레지스터 SRn의 제1클록 단자 CK1에는 클록 신호 CLK가 입력되고, 제2클록 단자 CK2에는 클록 신호/CLK가 입력되는 것으로 가정한다. 또한, 본 실시예의 단위 시프트 레지스터 SR의 동작도, 기본적으로는 실시예 3에서 설명한 것과 같으므로, 설명을 간단히 하기 위해 다시 도 10을 참조한다.
시각 t1에 있어서, 단위 시프트 레지스터 SRn -1의 제1클록 단자 CK1에 입력되는 클록 신호/CLK가 H레벨이 됨과 동시에, 이 앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1이 H레벨이 되었다고 하자. 이 때 단위 시프트 레지스터 SRn의 트랜지스터 Q4, Q4D의 게이트가 H레벨이 되지만, 그것들의 소스도 H레벨이 되므로 트랜지스터 Q4, Q4D는 온 하지 않는다. 그 때문에 노드 N1, N3은, 트랜지스터 Q3, Q3D를 통해 H레벨로 충전된다. 그것에 의하여, 단위 시프트 레지스터 SRn은 리셋 상태에서 세트 상태로 이행한다.
시각 t2에서 클록 신호/CLK가 하강하면, 앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1도 L레벨이 되지만, 트랜지스터 Q3, Q3D가 오프하고, 트랜지스터 Q4, Q4D도 오프상태이므로, 노드 N1, N3의 레벨은 플로팅에서 H레벨(VDD-Vth)로 유지된다.
시각 t3에서 클록 신호 CLK가 상승하면 노드 N1, N3이 승압됨과 동시에, 게이트선 구동신호 Gn 및 캐리 신호 Dn이 H레벨(VDD)이 된다. 그리고 시각 t4에서 클록 신호 CLK가 L레벨이 되면, 단위 시프트 레지스터 SRn의 게이트선 구동신호 Gn 및 캐리 신호 Dn도 L레벨이 된다. 그것에 의해 노드 N1, N3의 레벨도 VDD-Vth까지 저하한다.
그리고 시각 t5에서 클록 신호/CLK가 상승하면, 이 때 게이트선 구동신호 Gn -1은 L레벨이 되므로 트랜지스터 Q4, Q4D는 온이 되고, 노드 N1, N3은 방전되어서 L레벨이 된다. 즉, 단위 시프트 레지스터 SRn은 리셋 상태로 되돌아가고, 트랜지스터 Q1, Q1D는 오프가 된다. 그 후 시각 t6에서 클록 신호/CLK가 L레벨이 되면, 트랜지스터 Q4, Q4D는 오프로 되돌아온다.
이상과 같이 실시예 9에 따른 단위 시프트 레지스터 SR은, 실시예 3의 단위 시프트 레지스터 SR과 마찬가지로 동작할 수 있다. 다시 말해, 트랜지스터 Q3이 앞단의 게이트선 구동신호 Gn -1 및 캐리 신호 Dn -1을 사용하여 고속으로 충전되므로, 실시예 3과 동일한 효과를 얻을 수 있다.
또 본 실시예에서는, 각 단위 시프트 레지스터 SR을, 그 다음단의 단위 시프트 레지스터에 접속할 필요가 없다. 따라서, 회로의 레이아웃의 자유도가 늘어나고, 회로의 형성 면적의 축소화에 기여할 수 있다. 단, 트랜지스터 Q4, Q4D의 게이트에 클록 신호가 연속적으로 공급되므로, 클록 신호 생성 회로(도 8의 클록 발생기(31))의 교류전력이 커지는 점에 유의해야 한다.
또 본 실시예에 있어서는, 단위 시프트 레지스터 SR의 트랜지스터 Q4, Q4D의 소스에 앞단의 게이트선 구동신호 G가 입력되는 구성으로 했지만, 그 대신에 앞단의 캐리 신호 D를 입력해도 좋다. 단, 그 경우에는, 각 단위 시프트 레지스터 SR의 캐리신호 출력단자 OUTD에 걸리는 부하용량이 증가하므로, 캐리 신호 D의 상승 속도가 저하하여 본 발명의 효과가 약간 저감되는 것에 유의해야 한다.
또한 도 18에 있어서는, 실시예 4(도 13)의 단위 시프트 레지스터 SR에 대하여, 상기한 바와 같이 트랜지스터 Q4, Q4D의 게이트 및 소스에 입력하는 신호를 변경한 구성을 나타냈지만, 본 실시예는 그 밖의 실시예의 어디에 대해서도 적용가능하다.
본 발명에 따른 시프트 레지스터 회로에 의하면, 제1트랜지스터의 제어 전극 및 제2트랜지스터의 제어 전극의 레벨이 거의 같아지도록 변화되지만, 그 충반전은 각각 개별의 구동회로(제1 및 제2구동회로)에 의해 충방전된다. 또한 제1트랜지스터의 제어 전극은 제1출력 단자의 레벨의 상승에 따라 승압되지만, 제3트랜지스터 의 제어 전극은 제2출력 단자의 레벨의 상승에 따라 승압된다. 따라서, 제1 및 제2출력 단자의 한쪽의 신호에 지연이 생겼다고 해도, 그것이 다른 쪽의 신호에 영향을 주지 않는다. 예를 들면 이 시프트 레지스터 회로를 여러개 종속 접속하여 표시장치의 게이트선 구동회로에 적용하고, 제1출력 단자의 신호로 게이트선을 구동시켜 제2출력 단자의 신호로 다른 시프트 레지스터 회로를 구동시킬 경우, 게이트선의 부하에 의해 제1출력 단자의 신호에 지연이 생겨도 제2출력 신호의 속도는 유지된다. 따라서 이 게이트선 구동회로의 고속화를 도모할 수 있다.

Claims (24)

  1. 제1클록 단자 및 제1 및 제2출력 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와,
    상기 제1출력 단자를 방전하는 제2트랜지스터와,
    상기 제1클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와,
    상기 제2출력 단자를 방전하는 제4트랜지스터와,
    상기 제1트랜지스터의 제어 전극에 접속하고, 이 제1트랜지스터를 구동하는 제1구동회로와,
    상기 제3트랜지스터의 제어 전극에 접속하고, 이 제3트랜지스터를 구동하는 제2구동회로를 구비하고,
    상기 제1구동회로 및 상기 제2구동회로는,
    상기 제1트랜지스터의 제어 전극의 충방전 및 상기 제3트랜지스터의 제어 전극의 충방전을, 모두 같은 타이밍으로 행하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제2트랜지스터의 제어 전극과 상기 제4트랜지스터의 제어 전극은 서로 접속하고 있고,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고,
    상기 제2 및 제4트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하고,
    상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하고,
    상기 제1구동회로는,
    소정의 입력 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 충전하는 제5트랜지스터와,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 포함하고,
    상기 제2구동회로는,
    상기 입력 단자에 접속한 제어 전극을 가지고, 상기 제3노드를 충전하는 제7트랜지스터와,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제3노드를 방전하는 제8트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 제 2항에 있어서,
    상기 제1구동회로는,
    소정의 리셋 단자에 접속하는 제어 전극을 가지고, 상기 제1노드를 방전하는제9트랜지스터를 더 포함하고,
    이 시프트 레지스터 회로는,
    상기 제1노드를 입력단으로 하고 상기 제2노드를 출력단으로 하는 인버터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 1항에 있어서,
    상기 제1트랜지스터의 제어 전극과 상기 제1출력 단자와의 사이에 접속하는 제1용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 1항에 있어서,
    상기 제3트랜지스터의 제어 전극과 상기 제2출력 단자 사이에 접속하는 제2용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 청구항 1 내지 청구항 5항 중 어느 한 항에 기재한 시프트 레지스터 회로가 여러개 종속 접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 1항에 있어서,
    상기 제2트랜지스터의 제어 전극과 상기 제4트랜지스터의 제어 전극은 서로 접속하고 있고,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고,
    상기 제2 및 제4트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하고,
    상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하고,
    상기 제1구동회로는,
    상기 제1노드와 제1입력 단자 사이에 접속하고, 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와,
    소정의 리셋 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 포함하고,
    상기 제2구동회로는,
    상기 제3노드와 상기 제1 또는 제2입력 단자 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제7트랜지스터와,
    소정의 리셋 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제8트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 7항에 있어서,
    상기 제2노드는, 상기 리셋 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  9. 제 7항에 있어서,
    상기 제2노드는, 상기 제1클록 신호와 위상이 다른 제2클록 신호가 입력되는 제2클록 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  10. 제 9항에 있어서,
    상기 제2트랜지스터는, 상기 제1출력 단자와 상기 제1클록 단자와의 사이에 접속하고,
    상기 제4트랜지스터는, 상기 제2출력 단자와 상기 제1클록 단자와의 사이에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 7항에 있어서,
    상기 제1 또는 제3노드를 입력단, 상기 제2노드를 출력단으로 하는 인버터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 11항에 있어서,
    제2노드에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제9트랜지 스터와,
    상기 제2노드에 접속한 제어 전극을 가지고, 상기 제3노드를 방전하는 제10트랜지스터를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 7항에 있어서,
    상기 제1클록 신호와 위상이 다른 제3클록 신호가 입력되는 제3클록 단자와 상기 제1노드와의 사이에 접속한 제1용량소자와,
    상기 제3클록 단자와 상기 제3노드와의 사이에 접속한 제2용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 각 단이 청구항 7 내지 청구항 13항 중 어느 한 항에 기재한 시프트 레지스터 회로인 다단의 시프트 레지스트회로로서,
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 리셋 단자는, 자신보다도 후단의 상기 제1출력 단자에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 제 14항에 있어서,
    상기 각 단에 있어서,
    상기 제2출력 단자로부터의 출력 신호는, 상기 제1출력 단자로부터의 출력 신호보다도 레벨 천이의 속도가 빠른 것을 특징으로 하는 시프트 레지스터 회로.
  16. 제 7항 내지 제 13항 중 어느 한 항에 있어서,
    상기 제6트랜지스터는,
    상기 제1노드와 상기 제1 또는 제2입력 단자와의 사이에 접속하고,
    상기 제8트랜지스터는,
    상기 제3노드와 상기 제1 또는 제2입력 단자와의 사이에 접속하고,
    상기 리셋 단자에는,
    상기 제1클록 신호와 위상이 다른 제4클록 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  17. 각 단이 청구항 16에 기재한 시프트 레지스터 회로인 다단의 시프트 레지스터 회로로서,
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 제4클록 신호는, 자신의 앞단의 상기 제1클록 단자에 입력되는 것과 동위상인 것을 특징으로 하는 시프트 레지스터 회로.
  18. 제 17항에 있어서,
    상기 각 단에 있어서,
    상기 제2출력 단자로부터의 출력 신호는, 상기 제1출력 단자로부터의 출력 신호보다도 레벨 천이의 속도가 빠른 것을 특징으로 하는 시프트 레지스터 회로.
  19. 다단의 시프트 레지스터 회로로 이루어지는 게이트선 구동회로를 구비하는 화상표시장치이며,
    상기 다단의 시프트 레지스터 회로의 각 단은,
    제1클록 단자 및 제1 및 제2출력 단자와,
    상기 제1클록 단자에 입력되는 제1클록 신호를 상기 제1출력 단자에 공급하는 제1트랜지스터와,
    상기 제1출력 단자를 방전하는 제2트랜지스터와,
    상기 제1클록 신호를 상기 제2출력 단자에 공급하는 제3트랜지스터와,
    상기 제2출력 단자를 방전하는 제4트랜지스터와,
    상기 제1트랜지스터의 제어 전극에 접속하고, 이 제1트랜지스터를 구동하는 제1구동회로와,
    상기 제3트랜지스터의 제어 전극에 접속하고, 이 제3트랜지스터를 구동하는 제2구동회로를 구비하고,
    상기 제1구동회로 및 상기 제2구동회로는,
    상기 제1트랜지스터의 제어 전극의 충방전 및 상기 제3트랜지스터의 제어 전극의 충방전을, 모두 같은 타이밍에서 행하는 것을 특징으로 하는 화상표시장치.
  20. 제 19항에 있어서,
    상기 각 단에 있어서,
    상기 제1출력 단자는, 표시 패널의 게이트선에 접속하고,
    상기 제2출력 단자는, 자신의 다음단의 시프트 레지스터 회로의 상기 입력 단자에 접속하고 있는 것을 특징으로 하는 화상표시장치.
  21. 제 19항에 있어서,
    상기 각 단에 있어서,
    상기 제2트랜지스터의 제어 전극과 상기 제4트랜지스터의 제어 전극은 서로 접속하고 있으며,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고,
    상기 제2 및 제4트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하고,
    상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하고,
    상기 제1구동회로는,
    상기 제1노드와 제1입력 단자와의 사이에 접속하고, 제2입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터와,
    소정의 리셋 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제6트랜지스터를 포함하고,
    상기 제2구동회로는,
    상기 제3노드와 상기 제1 또는 제2입력 단자와의 사이에 접속하고, 상기 제2입력 단자에 접속한 제어 전극을 가지는 제7트랜지스터와,
    소정의 리셋 단자에 접속한 제어 전극을 가지고, 상기 제1노드를 방전하는 제8트랜지스터를 구비하는 것을 특징으로 하는 화상표시장치.
  22. 제 21항에 있어서,
    상기 각 단에 있어서,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 리셋 단자는, 자신보다도 후단의 상기 제1출력 단자에 접속하고 있고,
    이 화상표시장치에 있어서는,
    표시 패널의 게이트선의 각각이, 상기 각 단의 상기 제1출력 단자에 접속되고 있는 것을 특징으로 하는 화상표시장치.
  23. 제 21항에 있어서,
    상기 각 단에 있어서,
    상기 제6트랜지스터는, 상기 제1노드와 상기 제1 또는 제2입력 단자와의 사이에 접속하고,
    상기 제8트랜지스터는, 상기 제3노드와 상기 제1 또는 제2입력 단자와의 사이에 접속하고,
    상기 제1입력 단자는, 자신의 앞단의 상기 제1출력 단자에 접속하고,
    상기 제2입력 단자는, 자신의 앞단의 상기 제2출력 단자에 접속하고,
    상기 리셋 단자에는, 자신의 앞단의 상기 제1클록 단자에 입력되는 것과 동 위상의 제4클록 신호가 입력되고 있으며,
    이 화상표시장치에 있어서는,
    표시 패널의 게이트선의 각각이, 상기 각 단의 상기 제1출력 단자에 접속되고 있는 것을 특징으로 하는 화상표시장치.
  24. 제 22항 또는 제 23항에 있어서,
    상기 각 단에 있어서,
    상기 제2출력 단자로부터의 출력 신호는, 상기 제1출력 단자로부터의 출력 신호보다도 레벨 천이의 속도가 빠른 것을 특징으로 하는 화상표시장치.
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