KR20070082286A - 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법 - Google Patents

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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Abstract

(a) 상층 기판의 일면에 제1 상층 캐비티를 형성하는 단계; (b) 상기 상층 기판의 타면에 상층 반도체 칩을 실장하는 단계; (c) 하층 기판의 일면에 하층 캐비티를 형성하는 단계; (d) 상기 하층 기판에 형성된 하층 캐비티에 하층 반도체 칩을 실장하는 단계; 및 (e) 상기 제1 상층 캐비티에 상기 하층 반도체 칩의 일부가 수용되도록 상기 하층 기판 상에 상층 기판을 적층하는 단계를 포함하는 캐비티가 형성된 패키지 온 패키지 제조 방법 이 제시된다. 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 상층 기판과 하층 기판에 모두 캐비티를 형성하여 하층 기판에 실장된 반도체 칩이 캐비티에 수용되어 패키지의 전체적인 두께가 작게 될 수 있는 효과가 있다.
기판, 캐비티, 패키지 온 패키지.

Description

캐비티가 형성된 패키지 온 패키지 및 그 제조 방법{Package on package with cavity and Method for manufacturing thereof}
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면을 개괄적으로 도시한 도면.
도 3은 본 발명의 바람직한 실시예에 따른 캐비티가 패키지 온 패키지의 제조 방법을 도시한 흐름도.
도 4는 본 발명의 바람직한 제1 실시예에 따른 패키지 온 패키지의 제조 공정 단면도.
도 5는 본 발명의 바람직한 제2 실시예에 따른 패키지 온 패키지의 제조 공정 단면도.
도 6은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 두께를 종래 기술에 따른 패키지 온 패키지의 두께와 비교한 비교도.
<도면의 주요 부분에 대한 부호의 설명>
405 : 상층 솔더 볼 410 : 하층 코어층
415 : 하층 내층 회로 420 : 하층 절연층
425 : 하층 외층 회로 430 : 하층 포토 솔더 레지스트
435 : 하층 반도체 칩 440, 485 : 몰딩 수지
445, 490 : 와이어 450 : 상층 코어층
455 : 상층 내층 회로 460 : 상층 절연층
465 : 상층 외층 회로 470 : 상층 포토 솔더 레지스트
475 : 상층 캐비티 480 : 상층 반도체 칩
495 : 하층 솔더 볼
본 발명은 적층형 반도체 패키지 모듈에 관한 것으로, 특히 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 기판에 하나의 집적회로를 실장하는 추세에서 하나의 기판에 여러 개의 집적회로들을 실장하는 적층형 반도체 패키지 기술로 진화하고 있다. 또한, 전자 산업의 발달에 따라서 고성능, 고밀도 패키지를 실현하기 위한 방안과 그에 대한 수요가 증가하면서 패키지를 제조하는 여러 방법 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(POP : Package on package, 이하 '패키지 온 패키지'라고 지칭함)가 좋은 대안으로 떠오르게 되었다. 패키지 온 패키지를 구현하기 위해서는 전체 패키지의 두께를 최소화하는 것이 현재 극복해야 할 문제 중 하나이다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도이다. 도 1을 참조하면, 하층 패키지(110), 상층 패키지(120), 상층 솔더볼(130) 및 하층 솔더볼(140)이 도시되어 있다.
종래의 볼그리드 어레이(BGA) 반도체 패키지에는 기판 몸체가 있고, 그 기판몸체의 내부에는 패턴화된 복수의 도전성 배선들이 내설되어 있다. 기판 몸체의 상면에 복수의 칩패드들이 있으며, 반도체 칩들은 이러한 복수의 칩패드들과 와이어 본딩되어 있다. 또한, 반도체 칩과 금속와이어를 감싸도록 기판몸체 상부의 일정면적을 에폭시(EPOXY) 몰딩화합물로 몰딩한 몰딩부가 형성되어 있다. 또한, 기판의 하면에는 그 기판에 내설된 도전성 배선들의 다른 일단에 각각 연결되도록 복수개의 솔더볼들이 부착되어 있다. 이와 같이 구성된 종래의 볼그리드 어레이 반도체 패키지는 그 구조의 특성상 얇게 적층할 수 없기 때문에 제한된 면적 내에서 고집적화된 메모리모듈을 제작할 수 없는 단점이 있었다.
또한, 종래 패키지 온 패키지의 구조에서 보면 하층에 위치하고 있는 하층 패키지(110)는 2층 구조로 되어 있으며 집적회로가 기판의 표면에 실장되어 있다. 이때 하층 패키지(110)의 기판은 일반적인 인쇄회로기판을 제작하는 공법으로 제작된다. 현재 점점 고밀도화되는 반도체 패키지 모듈을 위해 복수의 집적회로의 실장이 요구하고 있는 실정이며, 패키지 온 패키지의 전체 높이를 유지하며 하층 패키 지(110)의 실장을 늘리기 위해 기존 방식으로는 높이를 맞추기가 어려운 문제점이 있다. 이를 위해 반도체 칩 자체의 두께를 줄이는 방법(die-Thinning)을 통해 높이 문제를 해결하는 것도 하나의 해결 방안이 될 수 있다. 그러나 반도체 칩 자체의 두께를 줄이는 경우 반도체 칩의 장시간 작동 시 발생하는 기능 에러(Funtion-error) 문제가 대두되어 반도체 칩 자체보다는 기판의 두께를 줄여서 패키지 온 패키지의 실장 능력의 향상을 시도하고 있다.
또한, 일반적으로 하층 패키지(110)에 반도체 칩이 실장되는 캐비티가 형성되어, 전체적인 패키지의 두께를 작게 하는데 한계가 있으며, 상층 패키지(120)의 형상을 적절히 가공하여 패키지의 두께를 작게 하는 기술에 대한 필요성이 대두된다.
본 발명은 기판의 두께를 줄여 복수의 반도체 칩을 실장할 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
또한, 본 발명은 반도체 칩을 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
또한, 본 발명은 기판에 형성된 캐비티에 반도체 칩을 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 상대적으로 작게 할 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
또한, 본 발명은 패키지 온 패키지의 하층 패키지에 복수의 반도체 칩을 층별로 실장할 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
또한, 본 발명은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
또한, 본 발명은 상층 기판과 하층 기판에 모두 캐비티를 형성하여 하층 기판에 실장된 반도체 칩이 캐비티에 수용되어 패키지의 전체적인 두께가 작게 될 수 있는 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법을 제공한다.
본 발명이 제시하는 이외의 기술적 과제들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, (a) 상층 기판의 일면에 제1 상층 캐비티를 형성하는 단계; (b) 상기 상층 기판의 타면에 상층 반도체 칩을 실장하는 단계; (c) 하층 기판의 일면에 하층 캐비티를 형성하는 단계; (d) 상기 하층 기판에 형성된 하층 캐비티에 하층 반도체 칩을 실장하는 단계; 및 (e) 상기 제1 상층 캐비티에 상기 하층 반도체 칩의 일부가 수용되도록 상기 하층 기판 상에 상층 기판을 적층하는 단계를 포함하는 캐비티가 형성된 패키지 온 패키지 제조 방법을 제공할 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 제조 방법은 (a-1) 상기 상층 기판의 타면에 제2 상층 캐비티를 형성하는 단계를 더 포함하되, 상기 단계 (b)에서, 상기 상층 반도체 칩은 상기 제2 상층 캐비티 내에 실장할 수 있다.
본 발명의 다른 측면에 따르면, (a) 상층 기판에 홀을 형성하는 단계; (b) 상기 상층 기판의 일면에서 상기 홀의 개방면에 상층 반도체 칩을 실장하는 단계; (c) 하층 기판의 일면에 하층 캐비티를 형성하는 단계; (d) 상기 하층 기판에 형성된 하층 캐비티에 하층 반도체 칩을 실장하는 단계; 및 (e) 상기 상층 기판에 형성된 홀에 상기 하층 반도체 칩의 일부가 수용되도록 상기 하층 기판 상에 상층 기판을 적층하는 단계를 포함하는 캐비티가 형성된 패키지 온 패키지 제조 방법을 제공할 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 제조 방법은 (d-1) 상기 하층 기판상에 솔더볼을 형성하는 단계를 더 포함하되, 상기 단계 (e)에서, 상기 상층 기판과 상기 하층 기판은 상기 솔더볼과 전기적으로 결합할 수 있다.
본 발명의 또 다른 측면에 따르면, 일면에 제1 상층 캐비티가 형성된 상층 기판; 상기 상층 기판의 타면에 실장되는 상층 반도체 칩; 일면에 하층 캐비티가 형성되며 상기 상층 기판과 전기적으로 결합하는 하층 기판; 및 상기 하층 캐비티 안에 실장되며, 상기 제1 상층 캐비티에 일부가 수용되는 하층 반도체 칩을 포함하는 캐비티가 형성된 패키지 온 패키지를 제공할 수 있다.
여기서, 상기 상층 기판의 타면에 제2 상층 캐비티가 형성되며, 상기 상층 반도체 칩은 상기 제2 상층 캐비티 안에 실장될 수 있다.
여기서, 상기 제1 상층 캐비티와 상기 제2 상층 캐비티는 서로 대향하여 형 성될 수 있다.
본 발명의 또 다른 측면에 따르면, 소정의 홀이 형성된 상층 기판; 상기 상층 기판의 일면에 실장되는 상층 반도체 칩; 일면에 하층 캐비티가 형성되며 상기 상층 기판과 전기적으로 결합하는 하층 기판; 및 상기 하층 캐비티 안에 실장되며, 상기 상층 기판에 형성된 홀에 일부가 수용되는 하층 반도체 칩을 포함하는 캐비티가 형성된 패키지 온 패키지를 제공할 수 있다.
여기서, 상기 상층 반도체 칩은 상기 홀을 관통하는 와이어를 이용하여 상기 상층 기판의 타면과 전기적으로 연결될 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지는 상기 상층 기판과 상기 하층 기판 사이에 게재하여 서로 전기적으로 결합시키는 솔더볼을 더 포함할 수 있다.
이하, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 일반적인 기판의 제조 방법에 대해서 먼저 설명하기로 한다. 여기서는, 다층 기판의 제조 방법을 중심으로 설명하지만, 본 발명 은 다층 기판의 제조 방법에 국한되지 않는다.
먼저, 코어층 외부에 내층 회로 패턴을 형성한다. 여기서, 제품 사양에 맞는 내층 원자재를 절단하고, 드라이 필름(dry film) 및 작업용 필름(working film)을 이용하여 미리 설정된 내층 회로 패턴을 형성한다. 여기서, 내부층을 스크러빙(scrubbing, 정면)하고, 내층 사진 인쇄막을 도포하며, 내층 노광/현상 공정이 수행될 수 있다.
이후, 회로 패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 강화처리를 하는 공정(Brown(Black) Oxide)을 수행한다. 즉, 화학적인 방법을 사용하여 동박의 표면을 산화 시켜서 표면에 조도를 강화하여 적층에서의 접착이 잘되도록 표면처리를 하는 공정을 수행한다. 이후, 내층 기판과 프리프레그(prepreg)를 적층함으로써, 예비 적층 및 적층 공정을 수행한다.
이후, 적층된 내층 기판과 프리프레그를 진공 가압(vacuum press)한다. 여기서, 진공 가압 대신 고온에서 일정 기간 압력을 가하는 hot press 및 고온의 작업을 수행한 기판에 대해 cool press를 할 수도 있다.
판넬의 모서리 등으로부터 레진 및 동박 등을 다듬어 주는 트리밍(trimming) 공정을 수행하고, 드릴링(drilling) 공정을 위해 기준점, 즉, 내층 회로상의 기준점(target guide mark)에 홀을 가공하는 X-Ray 타겟 드릴 공정을 수행한다.
이후, 기판의 각 층간 전기 전도를 위해서 홀 가공을 하는 드릴 공정을 수행한다. 여기서, 드릴 공정은 CNC(Computer Numerical Control) 방식으로 기판상에 필요한 홀을 가공하는 공정이 될 수 있다.
이후, 외층(outer layer)에 대해서 회로 패턴을 형성할 드라이 필름과 작업용 필름을 도포하고, 소정의 세기와 시간동안 광을 조사하여 외층 노광 작업을 수행하고, 조사되지 않은 부분을 현상하는 에칭 공정을 수행한다. 외층 검사 및 스케일 측정 후 솔더 레지스트 노광 필름을 설계 및 제조한다. 이후, 브러쉬 연마와 같이 솔더 레지스트 잉크가 기판과 잘 밀착되도록 동벽면에 조도를 형성시키는 등의 솔더 레지스트 공정에 대한 전처리 공정을 수행한다. 이후, 솔더 레지스트를 도포하고, 전 단계에서 적응적으로 설계된 솔더 레지스트 노광 필름을 이용하여 솔더 레지스트 노광 공정을 수행하고, 솔더 레지스트 잉크를 제거하는 현상 공정을 수행하며, 표면처리, 전기/최종 검사를 포함하는 다양한 후공정이 수행된다.
도 2는 본 발명의 바람직한 실시예에 따른 칩을 실장하고 있는 패키지 온 패키지를 구성하는 반도체 패키지의 단면을 개괄적으로 도시한 도면이다. 도 2를 참조하면, 본 발명에 따른 반도체 패키지는 코어층(210), 도전성 배선(220), 금속 패드(230), 집적회로(240), 금속 와이어(250), 몰딩부(260) 및 솔더볼(270)을 포함한다.
본 발명에 따르면, 반도체 패키지의 두께를 감소시키기 위해서 적어도 하나의 집적회로(240)가 기판에 형성된 캐비티에 수용되어 위치한다. 즉, 패키지 온 패키지에 있어서, 전체 반도체 패키지의 두께를 감소시키기 위해서 코어층(210)의 상부에 절연층을 이용하여 캐비티를 형성하고, 형성된 캐비티에 집적회로(240)를 넣 는다. 이후 집적회로(240)를 도전성 배선(220) 및 금속 패드(230)에 금속 와이어(250)를 이용하여 전기적으로 접속시킨다. 이후 에폭시 수지와 같은 보호 물질을 이용하여 집적회로(240)의 주위 및 상부에 몰딩부(260)를 형성한다.
도 3은 본 발명의 바람직한 실시예에 따른 캐비티가 패키지 온 패키지의 제조 방법을 도시한 흐름도이다.
단계 S310에서, 상층 기판의 일면에 후술할 하층 기판에 실장되는 반도체 칩을 수용할 수 있는 캐비티를 형성한다. 여기서, 엔드 밀 또는 레이저를 이용하여 미리 설정된 깊이와 너비만큼 캐비티를 형성한다. 엔드 밀은 공구본체의 외주와 선단부의 끝면에 절삭날을 가지고 있으며, 캐비티, 곡면이나 윤곽을 절삭해 내는데 넓게 사용되고 있는 공구이다. 엔드 밀을 사용하여 피가공물에 캐비티, 곡면을 가공하는 경우, 먼저 엔드 밀의 회전에 의해 끝면의 절삭날로 소정의 깊이까지 가공하고, 엔드 밀을 곡선으로 작동하면서 그 외주 절삭날로 곡면 절삭가공을 행함으로써 캐비티 생성 공정을 수행한다. 또한, 레이저 가공을 이용하는 경우 정밀한 크기만큼 가공할 수 있는 장점이 있다. 여기서, 캐비티의 깊이는 보호제의 두께에 상응하여 정해질 수 있다. 예를 들면, 캐비티 가공시 미리 형성된 배선의 손상을 막기 위해 미리 설정된 두께까지만 캐비티를 생성할 수 있다. 또한, 캐비티의 폭 또는 너비는 반도체 칩을 수용할 수 있을 만큼 된다. 또한, 캐비티는 별도의 공정없이 코어층 또는 절연층 제조시 일정한 패턴에 의해 생성될 수도 있다.
단계 S320에서, 상층 기판에 캐비티를 형성한 후 상층 기판의 타면에 반도체 칩을 실장한다. 반도체 칩은 캐비티가 형성된 면과 대향하는 타면에 실장될 수 있으며, 그 이외의 영역에 실장될 수도 있다. 반도체 칩이 실장되는 형태는 와이어 본딩, 플립칩 본딩 등 통상 실장하는 방식이 될 수 있다.
단계 S330에서, 상층 패키지를 제조한 후 하층 기판의 일면에 캐비티를 형성한다. 여기서 형성된 캐비티는 상술한 바와 같이 엔드 밀, 레이저, 코어층 또는 절연층 제조 시 동시 형성하는 방법 등에 의해 형성된다.
단계 S340에서, 하층 기판의 캐비티에 반도체 칩을 실장한다. 따라서, 반도체 칩은 캐비티에 수용되면서 하층 기판에 실장되므로, 일차적으로 패키지의 두께가 감소될 수 있다.
단계 S350에서, 상층 기판의 캐비티에 하층 기판의 반도체 칩이 수용되도록 상층 기판을 하층 기판 상에 적층한다. 따라서, 반도체 칩은 하층 캐비티에 하부가 수용되고, 상층 캐비티에 상부가 수용되므로 효과적으로 반도체의 두께를 줄일 수 있다. 이상에서는 상층 기판을 형성한 후 하층 기판을 형성하는 방법을 설명하였으나, 하층 기판을 형성한 후 상층 기판을 형성하는 방법이 본 발명에 적용될 수 있음은 당연하다.
이상에서 캐비티가 형성된 패키지 온 패키지를 일반적으로 도시한 단면도를 설명하였으며, 이하에서는 첨부 도면을 참조하여, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 제조 방법을 구체적인 실시예를 기준으로 설명하기로 한다. 본 발명에 따른 실시예는 크게 2가지로 구분되며, 이하에서 차례대로 설명한다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 상층 기판에 캐비티가 형성된 패키지 온 패키지의 제조 공정 단면도이다. 도 4를 참조하면, 상층 솔더 볼(405), 하층 코어층(410), 하층 내층 회로(415), 하층 절연층(420), 하층 외층 회로(425), 하층 포토 솔더 레지스트(430), 하층 반도체 칩(435), 몰딩 수지(440, 485), 와이어(445, 490), 상층 코어층(450), 상층 내층 회로(455), 상층 절연층(460), 상층 외층 회로(465), 상층 포토 솔더 레지스트(470), 상층 캐비티(475), 상층 반도체 칩(480) 및 하층 솔더 볼(495)이 도시된다.
단계 (a)에서, 하층 코어층(410)에 하층 내층 회로(415) 패턴을 형성하고, 다층 기판을 제조하기 위해 하층 절연층(420)을 형성한 후 하층 외층 회로(425)를 형성한다. 여기서, 하층 반도체 칩(435)이 실장되는 소정의 하층 캐비티를 형성한다. 이후 비아홀 등 층간 도통 배선을 형성하고, 회로 보호를 위해 하층 포토 솔더 레지스트(430)를 도포한 후 하층 반도체 칩(435)을 하층 캐비티에 수용되도록 실장한 후 와이어(445) 및 몰딩 수지(440)를 이용하여 도통 및 칩 보호 공정을 수행함으로써 하층 패키지를 형성한다. 여기서, 와이어 본딩을 중심으로 설명하였으나, 다른 실시예로 플립 칩 본딩이 수행될 수 있음은 당연하다.
단계 (b)에서, 상층 코어층(450)에 상층 내층 회로(455) 패턴을 형성하고, 다층 기판을 제조하기 위해 상층 절연층(460)을 형성한 후 상층 외층 회로(465)를 형성한다. 상층 캐비티(475)는 상술한 바와 같이 별도의 캐비티 형성 공정을 이용하여 생성될 수 있다.
단계 (c)에서, 상층 코어층(450)에서 상층 캐비티(475)에 형성되지 않은 타면에 상층 반도체 칩(480)을 실장하고, 와이어(490) 및 몰딩 수지(485)를 이용하여 도통 및 칩 보호 공정을 수행함으로써 상층 패키지를 형성한다.
단계 (d)에서, 하층 패키지에 상층 패키지의 지지 및 도통을 위한 상층 솔더 볼(405)을 형성하고, 단계 (e)에서, 상층 캐비티(475)에 하층 반도체 칩(435)의 일부분 즉, 상부가 수용될 수 있도록 상층 패키지를 하층 패키지에 적층한다. 단계 (f)에서, 멀티 스택 패키징(multi stack packaging)을 위한 하층 솔더 볼(495)을 하층 패키지에 형성한다.
여기서, 하층 패키지를 제조하고 상층 패키지를 제조한 후 적층 공정을 수행하였으나, 이러한 순서는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 변경될 수 있음은 당연하다. 예를 들면, 상층 패키지를 제조하고, 하층 패키지를 제조할 수 있다. 또한, 다른 실시예에 의하면, 하층 패키지를 제조한 후 상층 캐비티(475)가 형성된 상층 패키지를 하층 패키지에 적층한 후 상층 반도체 칩(480)을 실장하는 공정을 수행할 수도 있다.
또한, 상층 패키지에는 하층 반도체 칩(435)을 수용할 수 있는 상층 캐비티(475)만을 형성하는 제조 방법이 설명되었으나, 상층 패키지는 상층 반도체 칩(480)을 수용할 수 있는 또 다른 캐비티(미도시)가 형성될 수 있다. 즉, 상층 패키지에서 상층 캐비티(475)가 형성된 일면과는 다른 타면에서 제2 상층 캐비티가 형성될 수 있다. 여기서, 상층 캐비티(475)는 제2 상층 캐비티가 구분되기 위해서 제1 상층 캐비티로 지칭될 수 있다. 제2 상층 캐비티는 제1 상층 캐비티와 서로 대향 하여 형성될 수 있다. 즉, 제2 상층 캐비티가 제1 상층 캐비티와 서로 겹쳐서 형성될 수 있다. 이 경우 제2 상층 캐비티와 제1 상층 캐비티를 구분하는 상층 절연층(460) 또는 상층 코어층(450)의 두께는 상층 반도체 칩(480) 또는 하층 반도체 칩(435)의 크기, 상층 패키지 또는 하층 패키지의 두께 등을 고려하여 결정될 수 있다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 상층 기판에 홀이 형성된 패키지 온 패키지의 제조 공정 단면도이다. 도 5를 참조하면, 상층 솔더 볼(505), 하층 코어층(510), 하층 내층 회로(515), 하층 절연층(520), 하층 외층 회로(525), 하층 포토 솔더 레지스트(530), 하층 반도체 칩(535), 몰딩 수지(540, 585), 와이어(545, 590), 상층 코어층(550), 상층 내층 회로(555), 상층 절연층(560), 상층 외층 회로(565), 상층 포토 솔더 레지스트(570), 홀(575), 상층 반도체 칩(580) 및 하층 솔더 볼(595)이 도시된다. 상술한 제1 실시예와의 차이점을 위주로 설명한다.
상층 패키지에는 캐비티 대신 홀(575)이 형성된다. 여기서, 홀(575)의 크기는 하층 반도체 칩(535)을 수용할 수 있고, 상층 반도체 칩(580)이 실장될 수 있는 크기가 된다. 상층 반도체 칩(580)은 홀(575)의 개방면의 일면에서 상층 패키지에 실장된다. 여기서, 상층 반도체 칩(580)이 실장되는 부분이 상층 패키지에서 오목하게 형성되어(미도시) 상층 패키지의 두께가 작게 형성될 수도 있다.
또한, 여기서는 상층 반도체 칩(580)이 실장되는 상층 패키지의 일면에 와이어 본딩되는 경우를 설명하였으나, 상층 반도체 칩(580)은 홀(575)을 통과하여 타 면에 전기적으로 연결되는 와이어를 이용하여 와이어 본딩되는 보드 온 칩(BOC : Board on Chip) 형태가 될 수도 있다.
도 6은 본 발명의 바람직한 실시예에 따른 캐비티가 형성된 패키지 온 패키지의 두께를 종래 기술에 따른 패키지 온 패키지의 두께와 비교한 비교도이다.
본 발명에 따른 패키지 온 패키지를 종래 기술에 따른 패키지 온 패키지와 비교하면, 본 발명에 따른 패키지 온 패키지는 하층 반도체 칩(435)을 수용하는 캐비티가 상층 패키지에도 형성되므로, 전체적인 두께가 H만큼 줄어드는 효과가 있다. 따라서, 솔더 볼(405)의 크기가 작아지므로, 본딩 패드, 랜드 등의 크기가 작아져서 고밀도 패턴 형성이 가능한 장점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 기판의 두께를 줄여 복수의 반도체 칩을 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 반도체 칩을 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 기판에 형성된 캐비티에 반도체 칩을 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 상대적으로 작게 할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 패키지 온 패키지의 하층 패키지에 복수의 반도체 칩을 층별로 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법은 상층 기판과 하층 기판에 모두 캐비티를 형성하여 하층 기판에 실장된 반도체 칩이 캐비티에 수용되어 패키지의 전체적인 두께가 작게 될 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명 및 그 균등물의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. (a) 상층 기판의 일면에 제1 상층 캐비티를 형성하는 단계;
    (b) 상기 상층 기판의 타면에 상층 반도체 칩을 실장하는 단계;
    (c) 하층 기판의 일면에 하층 캐비티를 형성하는 단계;
    (d) 상기 하층 기판에 형성된 하층 캐비티에 하층 반도체 칩을 실장하는 단계; 및
    (e) 상기 제1 상층 캐비티에 상기 하층 반도체 칩의 일부가 수용되도록 상기 하층 기판 상에 상층 기판을 적층하는 단계를 포함하는 캐비티가 형성된 패키지 온 패키지 제조 방법.
  2. 제1항에 있어서,
    (a-1) 상기 상층 기판의 타면에 제2 상층 캐비티를 형성하는 단계를 더 포함하되,
    상기 단계 (b)에서, 상기 상층 반도체 칩은 상기 제2 상층 캐비티 내에 실장하는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지 제조 방법.
  3. (a) 상층 기판에 홀을 형성하는 단계;
    (b) 상기 상층 기판의 일면에서 상기 홀의 개방면에 상층 반도체 칩을 실장하는 단계;
    (c) 하층 기판의 일면에 하층 캐비티를 형성하는 단계;
    (d) 상기 하층 기판에 형성된 하층 캐비티에 하층 반도체 칩을 실장하는 단계; 및
    (e) 상기 상층 기판에 형성된 홀에 상기 하층 반도체 칩의 일부가 수용되도록 상기 하층 기판 상에 상층 기판을 적층하는 단계를 포함하는 캐비티가 형성된 패키지 온 패키지 제조 방법.
  4. 제1항 또는 제3항에 있어서,
    (d-1) 상기 하층 기판상에 솔더볼을 형성하는 단계를 더 포함하되,
    상기 단계 (e)에서, 상기 상층 기판과 상기 하층 기판은 상기 솔더볼과 전기적으로 결합하는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지 제조 방법.
  5. 일면에 제1 상층 캐비티가 형성된 상층 기판;
    상기 상층 기판의 타면에 실장되는 상층 반도체 칩;
    일면에 하층 캐비티가 형성되며 상기 상층 기판과 전기적으로 결합하는 하층 기판; 및
    상기 하층 캐비티 안에 실장되며, 상기 제1 상층 캐비티에 일부가 수용되는 하층 반도체 칩을 포함하는 캐비티가 형성된 패키지 온 패키지.
  6. 제5항에 있어서,
    상기 상층 기판의 타면에 제2 상층 캐비티가 형성되며, 상기 상층 반도체 칩은 상기 제2 상층 캐비티 안에 실장되는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지.
  7. 제6항에 있어서,
    상기 제1 상층 캐비티와 상기 제2 상층 캐비티는 서로 대향하여 형성되는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지.
  8. 소정의 홀이 형성된 상층 기판;
    상기 상층 기판의 일면에 실장되는 상층 반도체 칩;
    일면에 하층 캐비티가 형성되며 상기 상층 기판과 전기적으로 결합하는 하층 기판; 및
    상기 하층 캐비티 안에 실장되며, 상기 상층 기판에 형성된 홀에 일부가 수용되는 하층 반도체 칩을 포함하는 캐비티가 형성된 패키지 온 패키지.
  9. 제8항에 있어서,
    상기 상층 반도체 칩은 상기 홀을 관통하는 와이어를 이용하여 상기 상층 기판의 타면과 전기적으로 연결되는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지.
  10. 제5항 또는 제8항에 있어서,
    상기 상층 기판과 상기 하층 기판 사이에 게재하여 서로 전기적으로 결합시키는 솔더볼을 더 포함하는 것을 특징으로 하는 캐비티가 형성된 패키지 온 패키지.
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