JP2007221118A - キャビティの形成されたパッケージオンパッケージ及びその製造方法 - Google Patents

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Abstract

【課題】パッケージオンパッケージ及びその製造方法を提供する。
【解決手段】上層基板の一面に第１上層キャビティ４７５を形成する段階と、上記上層基板の他面に上層半導体チップ４８０を実装する段階と、下層基板の一面に下層キャビティを形成する段階と、上記下層基板に形成された下層キャビティに下層半導体チップ４３５を実装する段階と、及び上記第１上層キャビティに上記下層半導体チップの一部が収容されるように上記下層基板上に上層基板を積層する段階と、を含むキャビティの形成されたパッケージオンパッケージの製造方法。キャビティの形成されたパッケージオンパッケージ及びその製造方法は、上層基板と下層基板にともにキャビティを形成して下層基板に実装された半導体チップがキャビティに収容されるのでパッケージの全体的な厚みを減らすことができる。
【選択図】図４

Description

本発明は、積層型半導体パッケージモジュールに関するもので、特にキャビティの形成されたパッケージオンパッケージ及びその製造方法（Ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ ｗｉｔｈ ｃａｖｉｔｙ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ ｍａｎｕｆａｃｔｕｒｉｎｇ ｔｈｅｒｅｏｆ）に関する。
電子産業の発達に応じて電子部品の高機能化、小型化の要求が急増している。このような趨勢に応じて、現在半導体実装技術は、一つの基板に一つの集積回路を実装することから一つの基板に多数の集積回路を実装する積層型半導体パッケージ技術に変化している。また、電子産業の発達により高性能、高密度パッケージを実現するための方案と、それに関する需要が増加することによりパッケージを製造する多くの方法中、パッケージの上にパッケージを積むパッケージオンパッケージ（ＰＯＰ：Ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ、以下「パッケージオンパッケージ」と指称する）が良い代案として浮び上がっている。パッケージオンパッケージを具現するためには、全体パッケージの厚みを最小化することが現在克服しなくてはならない問題点の一つである。
図１は、従来技術によるパッケージオンパッケージの断面図である。図１を参照すると、下層パッケージ１１０、上層パッケージ１２０、上層ソルダボール１３０及び下層ソルダボール１４０が示されている。
従来のボールグリッドアレイ（ＢＧＡ）半導体パッケージには、基板本体があり、その基板本体の内部にパターン化された複数の導電性配線が内設されている。基板本体の上面に複数のチップペッドがあり、複数の半導体チップはこれらの複数のチップペットとワイヤポンディングされている。また、半導体チップと金属ワイヤを取り囲むように基板本体上部の一定の面積をエポキシ（ＥＰＯＸＹ）モールディング化合物でモールディングしたモールディング部が形成されている。また、基板の下面にはその基板に内設された複数の導電性配線が他端にそれぞれ繋がるように複数個のソルダボールが付着されている。このように構成された従来のボールグリッドアレイ半導体パッケージはその構造の特性上薄く積層することができないので、制限された面積の中に高集積化メモリモジュールを製造することができないという短所がある。
また、従来のパッケージオンパッケージの構造は、下層に位置する下層パッケージ１１０が２層の構造であり、集積回路が基板の表面に実装されている。この時、下層パッケージ１１０の基板は一般的な印刷回路基板を製造する工法により製造される。現在、漸次高密度化される半導体パッケージモジュールのために複数の集積回路の実装が要求されるが、パッケージオンパッケージの全体の高さを維持しながら、下層パッケージ１１０の実装を増やすのに既存方式では高さを合わせにくいという問題点がある。これのために、半導体チップ自体の厚みを減らす方法（ｄｉｅ−Ｔｈｉｎｎｉｎｇ）で高さの問題を解決することも一つの解決方案である。しかし、半導体チップ自体の厚みを減らす場合、半導体チップの長時間作動時に発生する機能エラー（Ｆｕｎｔｉｏｎ−ｅｒｒｏｒ）が問題になり、半導体チップ自体よりは基板の厚みを減らしてパッケージオンパッケージの実装能力を向上させることを試みている。
また、一般的に下層パッケージ１１０に半導体チップが実装されるキャビティの形成により全体的なパッケージの厚みを減らすことには限界があるので、上層パッケージ１２０の形状を適切に加工してパッケージの厚みを減らすことができる技術が要求されている。
本発明は、基板の厚みを減らして複数の集積回路を実装することができるキャビティの形成されたパッケージオンパッケージおよびその製造方法を提供する。
また、本発明は、半導体チップをキャビティに実装して全体的な半導体パッケージの厚みを減少させることができるキャビティの形成されたパッケージオンパッケージ及びその製造方法を提供する。
また、本発明は、基板に形成されたキャビティに半導体チップを収容するので、同数の集積回路を搭載するパッケージの厚みを相対的に減らすことができるキャビティの形成されたパッケージオンパッケージ及びその製造方法を提供する。
また、本発明は、パッケージオンパッケージの下層パッケージに複数の半導体チップを層別に実装することができるキャビティの形成されたパッケージオンパッケージ及びその製造方法を提供する。
また、本発明は、３層以上の構造を有するパッケージオンパッケージ用基板の厚みを減らすことができるキャビティの形成されたパッケージオンパッケージ及びその製造方法を提供する。
また、本発明は、上層基板と下層基板にともにキャビティを形成して下層基板に実装された半導体チップがキャビティに収容されるので、パッケージの全体的な厚みを減らすことができるキャビティの形成されたパッケージオンパッケージ及びその製造方法を提供する。
本発明が提示する以外の技術的課題は、下記の説明を介して易しく理解することができる。
本発明の一実施形態によれば、（ａ）上層基板の一面に第１上層キャビティを形成する段階と、（ｂ）上記上層基板の他面に上層半導体チップを実装する段階と、（ｃ）下層基板の一面に下層キャビティを形成する段階と、（ｄ）上記下層基板に形成された下層キャビティに下層半導体チップを実装する段階と、及び（ｅ）上記第１上層キャビティに上記下層半導体チップの一部が収容されるように上記下層基板上に上層基板を積層する段階と、を含むキャビティの形成されたパッケージオンパッケージの製造方法が提供される。
また、本発明によるキャビティの形成されたパッケージオンパッケージの製造方法は、（ａ−１）上記上層基板の他面に第２上層キャビティを形成する段階をさらに含むが、上記段階（ｂ）で、上記上層半導体チップは上記第２上層キャビティの中に実装することができる。
本発明の別の実施形態によれば、（ａ）上層基板にホールを形成する段階と、（ｂ）上記上層基板の一面の上記ホールの開放面に上層半導体チップを実装する段階と、（ｃ）下層基板の一面に下層キャビティを形成する段階と、（ｄ）上記下層基板に形成された下層キャビティに下層半導体チップを実装する段階と、及び（ｅ）上記上層基板に形成されたホールに上記下層半導体チップの一部が収容されるように、上記下層基板上に上層基板を積層する段階と、を含むキャビティの形成されたパッケージオンパッケージの製造方法が提供される。
また、本発明によるキャビティの形成されたパッケージオンパッケージの製造方法は、（ｄ−１）上記下層基板上にソルダボールを形成する段階をさらに含むが、上記段階（ｅ）で、上記上層基板と上記下層基板は上記ソルダボールと電気的に結合することができる。
本発明のさらに別の実施形態によれば、一面に第１上層キャビティが形成された上層基板と、上記上層基板の他面に実装される上層半導体チップと、一面に下層キャビティが形成されて上記上層基板と電気的に結合する下層基板と、及び上記下層キャビティの中に実装されるし上記第１上層キャビティに一部が収容される下層半導体チップと、を含むキャビティの形成されたパッケージオンパッケージが提供される。
ここで、上記上層基板の他面に第２上層キャビティが形成されて、上記上層半導体チップは上記第２上層キャビティの中に実装されることができる。
ここで、上記第１上層キャビティと上記第２上層キャビティは互いに対向して形成されることができる。
本発明のさらに別の実施形態によれば、所定のホールが形成された上層基板と、上記上層基板の一面に実装される上層半導体チップと、一面に下層キャビティが形成されて上記上層基板と電気的に結合する下層基板と、及び上記下層キャビティの中に実装され、上記上層基板に形成されたホールに一部が収容される下層半導体チップと、を含むキャビティの形成されたパッケージオンパッケージが提供される。
ここで、上記上層半導体チップは上記ホールを貫くワイヤを介して上記上層基板の他面と電気的に繋がることができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージは、上記上層基板と上記下層基板の間に介在されて互いに電気的に結合させるソルダボールをさらに含むことができる。
本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、基板の厚みを減らすことにより、複数の半導体チップを実装することができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、半導体チップをキャビティに実装することにより、全体的な半導体パッケージの厚みを減少させることができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、基板に形成されたキャビティに半導体チップを収容することにより、同数の集積回路を搭載するパッケージの厚みを相対的に減らすことができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、パッケージオンパッケージの下層パッケージに複数の半導体チップを層別に実装することができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、３層以上の構造を有するパッケージオンパッケージ用基板の厚みを減らすことができる。
また、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法は、上層基板と下層基板にともにキャビティを形成することにより、下層基板に実装された半導体チップがキャビティに収容されてパッケージの全体的な厚みを減らすことができる。
以下、本発明によるキャビティの形成されたパッケージオンパッケージ及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、図面符号にかかわらず同一の構成要素は同じ参照符号を付与して、これに対する重複される説明は略する。本発明を説明することにおいて、関連される公知技術の具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を略する。また、本発明の好ましい実施例を詳しく説明する前に、先ず、一般的な基板の製造方法に対して説明する。以下、多層基板の製造方法を中心として説明するが、本発明は多層基板の製造方法に限られるものではない。
先ず、コア層外部に内層回路パターンを形成する。ここで、製品仕様に適する内層原資材を切断して、ドライフィルム（ｄｒｙ ｆｉｌｍ）及び作業用フィルム（ｗｏｒｋｉｎｇ ｆｉｌｍ）を用いて予め設定された内層回路パターンを形成する。ここで、内部層をスクラビング（Ｓｃｒｕｂｂｉｎｇ）し、内層写真印刷膜を塗布して、内層露光／現像工程が行われることができる。
以後、回路パターンの形成された内層を外層と接着させる前に、接着力強化処理をする工程（Ｂｒｏｗｎ（Ｂｌａｃｋ）Ｏｘｉｄｅ）を行う。すなわち、化学的な方法で銅箔表面を酸化させて表面の粗度を強化することにより積層での接着がよくできるように表面処理の工程を行う。以後、内層基板とプリプレグ（ｐｒｅｐｒｅｇ）を積層することで、予備積層及び積層工程を行う。
以後、積層された内層基板とプリプレグを真空加圧（ｖａｃｕｕｍ ｐｒｅｓｓ）する。ここで、真空加圧の代わりに高温で一定期間圧力を加えるホットプレス及び高温の作業を行った基板にクールプレスをすることもできる。
パネルの角などのレジン及び銅箔などを整えるトリミング（ｔｒｉｍｍｉｎｇ）工程を行い、ドリリング（ｄｒｉｌｌｉｎｇ）工程のために基準点、すなわち、内層回路上の基準点（ｔａｒｇｅｔ ｇｕｉｄｅ ｍａｒｋ）にホールを加工するＸ−Ｒａｙターゲットドリル工程を行う。
以後、基板の各層間の電気伝導のためにホール加工をするドリル工程を行う。ここで、ドリル工程は、ＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）方式であって基板上に必要なホールを加工する工程となり得る。
以後、外層（ｏｕｔｅｒ ｌａｙｅｒ）に回路パターンを形成するドライフィルムと作業用フィルムを塗布し、光を所定の強さと時間の間照射して外層露光作業を行い、照射されない部分を現像するエッチング工程を行う。外層検査及びスケールの測定の後、ソルダレジスト露光フィルムを設計及び製造する。以後、ブラシ研磨等を介してソルダレジストインクが基板とよく密着されるように、銅壁面に粗度を形成させるなどのソルダレジスト工程の前処理工程を行う。以後、ソルダレジストを塗布し、前段階で適応的に設計されたソルダレジスト露光フィルムを用いてソルダレジスト露光工程を行い、ソルダレジストインクを除去する現像工程を行って、表面処理、電気／最終検事を含む多様な後工程が行われる。
図２は、本発明の好ましい実施例によるチップを実装しているパッケージオンパッケージを構成する半導体パッケージの断面を概括的に示す図面である。図２を参照すると、本発明による半導体パッケージは、コア層２１０、導電性配線２２０、金属パッド２３０、集積回路２４０、金属ワイヤ２５０、モールディング部２６０及びソルダボール２７０を含む。
本発明によると、半導体パッケージの厚みを減らすために、少なくとも一つの集積回路２４０が基板に形成されたキャビティに収容されて位置する。すなわち、パッケージオンパッケージにおいて、全体の半導体パッケージの厚みを減すためにコア層２１０の上部に絶縁層を用いてキャビティを形成し、形成されたキャビティに集積回路２４０を入れる。以後集積回路２４０を導電性配線２２０及び金属パッド２３０と金属ワイヤ２５０を用いて電気的に接続させる。以後エポキシ樹脂のような保護物質を用いて集積回路２４０の周り及び上部にモールディング部２６０を形成する。
図３は、本発明の好ましい実施例によるキャビティの形成されたパッケージオンパッケージの製造方法を示す流れ図である。
段階Ｓ３１０で、上層基板の一面に後述の下層基板に実装される半導体チップを収容することができるキャビティを形成する。ここで、エンドミルまたはレーザを用いて予め設定されていた深みと幅程のキャビティを形成する。エンドミルは、工具本体の外周と先端部の端面に切れ刃があり、キャビティ、曲面や輪郭の切削時、幅広く用いられている工具である。エンドミルを用いて被加工物にキャビティ、曲面を加工する場合、先ず、エンドミルの回転に応じて端面の切れ刃で所定の深みまで加工し、エンドミルを曲線で作動させて、その外周の切れ刃で曲面の切削加工を行うことによりキャビティ生成工程を行う。また、レーザ加工を用いる場合、精緻な大きさで加工することができるという長所がある。ここで、キャビティの深みは保護剤の厚みに応じて決まることができる。例えば、キャビティの加工時、予め形成されている配線の損傷を阻むために、予め設定された厚み程度だけのキャビティを生成することができる。また、キャビティの深さ、または幅は、半導体チップを収容することができるほどであれば良い。また、キャビティは別途の工程なしでコア層または絶縁層の製造時、一定のパターンにより生成されることもできる。
段階Ｓ３２０で、上層基板にキャビティを形成した後、上層基板の他面に半導体チップを実装する。半導体チップはキャビティの形成された面と対向する他面に実装されることができる。また、それ以外の領域に実装されることもできる。半導体チップが実装される形態は、ワイヤボンディング、フリップチップボンディングなどの通常の実装方式であっても良い。
段階Ｓ３３０で、上層パッケージを製造した後、下層基板の一面にキャビティを形成する。ここで、形成されたキャビティは上述したようにエンドミル、レーザ、コア層または絶縁層の製造時、同時形成する方法などにより形成される。
段階Ｓ３４０で、下層基板のキャビティに半導体チップを実装する。よって、半導体チップはキャビティに収容されながら下層基板に実装されるので、一次的にパッケージの厚みを減らすことができる。
段階Ｓ３５０で、上層基板のキャビティに下層基板の半導体チップが収容されるように、上層基板を下層基板上に積層する。よって、半導体チップは、下層キャビティに下部が収容され、上層キャビティに上部が収容されるので、効果的に半導体の厚みを減らすことができる。以上では、上層基板を形成した後に下層基板を形成する方法を説明したが、下層基板を形成した後に上層基板を形成する方法も本発明に適用され得ることは勿論である。
以上、キャビティの形成されたパッケージオンパッケージを一般的に示した断面図を説明したが、以下では、添付図面を参照して、本発明によるキャビティの形成されたパッケージオンパッケージの製造方法を具体的な実施例を基準として説明する。本発明による実施例は大きく二つに区分されるが、以下で順に説明する。
図４は、本発明の好ましい第１実施例による上層基板にキャビティの形成されたパッケージオンパッケージの製造工程の断面図である。図４を参照すると、上層ソルダボール４０５、下層コア層４１０、下層内層回路４１５、下層絶縁層４２０、下層外層回路４２５、下層フォトソルダレジスト４３０、下層半導体チップ４３５、モールディング樹脂４４０と４８５、ワイヤ４４５と４９０、上層コア層４５０、上層内層回路４５５、上層絶縁層４６０、上層外層回路４６５、上層フォトソルダレジスト４７０、上層キャビティ４７５、上層半導体チップ４８０及び下層ソルダボール４９５が示されている。
段階（ａ）で、下層コア層４１０に下層内層回路４１５のパターンを形成した後、多層基板を製造するために下層絶縁層４２０を形成した後、下層外層回路４２５を形成する。ここで、下層半導体チップ４３５が実装される所定の下層キャビティを形成する。以後、ビアホールなど層間導通配線を形成し、回路保護のために下層フォトソルダレジスト４３０を塗布した後、下層半導体チップ４３５を下層キャビティに収容されるように実装した後、ワイヤ４４５及びモールディング樹脂４４０を用いて導通及びチップ保護工程を行って下層パッケージを形成する。ここでは、ワイヤボンディングを中心として説明したが、別の実施例としてフリップチップボンディングが行われることもできる。
段階（ｂ）で、上層コア層４５０に上層内層回路４５５のパターンを形成し、多層基板を製造するために、上層絶縁層４６０を形成した後、上層外層回路４６５を形成する。上層キャビティ４７５は、上述したように別途のキャビティの形成工程により生成されることができる。
段階（ｃ）で、上層コア層４５０の上層キャビティ４７５の形成されない他面に上層半導体チップ４８０を実装し、ワイヤ４９０及びモールディング樹脂４８５を用いて導通及びチップ保護工程を行って上層パッケージを形成する。
段階（ｄ）で、下層パッケージに上層パッケージの支持及び導通のための上層ソルダボール４０５を形成し、段階（ｅ）で、上層キャビティ４７５に下層半導体チップ４３５の一部分、すなわち、その上部が収容され得るように上層パッケージを下層パッケージに積層する。段階（ｆ）で、マルチステックパッケージング（ｍｕｌｔｉ Ｓｔａｃｋ ｐａｃｋａｇｉｎｇ）のための下層ソルダボール４９５を下層パッケージに形成する。
以上、下層パッケージを製造し、上層パッケージを製造した後、積層工程を行ったが、この手順は本発明の属する技術分野で通常の知識を持った者により変更されることができる。例えば、上層パッケージを製造した後、下層パッケージを製造することができる。また、別の実施例によれば、下層パッケージを製造した後、上層キャビティ４７５が形成された上層パッケージを下層パッケージに積層した後、上層半導体チップ４８０を実装する工程を行うこともできる。
また、上層パッケージには、下層半導体チップ４３５を収容することができる上層キャビティ４７５のみを形成する製造方法が説明されたが、上層パッケージには上層半導体チップ４８０を収容することができるまた別のキャビティ（図示せず）が形成されることもできる。すなわち、上層パッケージの上層キャビティ４７５が形成された面の他面に第２の上層キャビティが形成されることができる。ここで、上層キャビティ４７５は第２上層キャビティと区分するために第１上層キャビティと称することができる。第２上層キャビティは、第１上層キャビティと互いに対向して形成されることができる。すなわち、第２上層キャビティが第１上層キャビティと互いに重なって形成されることができる。この場合、第２上層キャビティと第１上層キャビティを区分する上層絶縁層４６０または上層コア層４５０の厚みは、上層半導体チップ４８０または下層半導体チップ４３５の大きさ、上層パッケージまたは下層パッケージの厚みなどを考慮して決定されることができる。
図５は、本発明の好ましい第２実施例による上層基板にホールの形成されたパッケージオンパッケージの製造工程の断面図である。図５を参照すると、上層ソルダボール５０５、下層コア層５１０、下層内層回路５１５、下層絶縁層５２０、下層外層回路５２５、下層フォトソルダレジスト５３０、下層半導体チップ５３５、モールディング樹脂５４０と５８５、ワイヤ５４５と５９０、上層コア層５５０、上層内層回路５５５、上層絶縁層５６０、上層外層回路５６５、上層フォトソルダレジスト５７０、ホール５７５、上層半導体チップ５８０及び下層ソルダボール５９５が示されている。上述の第１実施例との相違点を主として説明する。
上層パッケージには、キャビティの代わりにホール５７５が形成される。ここで、ホール５７５の大きさは、下層半導体チップ５３５を収容することができる。また、上層半導体チップ５８０も実装することができる大きさで形成される。上層半導体チップ５８０はホール５７５の開放面の一面の上層パッケージに実装される。ここで、上層半導体チップ５８０の実装される部分が上層パッケージで凹形態で形成されて（図示せず）上層パッケージの厚みが小さく形成されることもできる。
また、ここでは、上層半導体チップ５８０が実装される上層パッケージの一面にワイヤボンディングされる場合を説明したが、上層半導体チップ５８０は、ホール５７５を通過して他面に電気的に繋がるワイヤを用いてワイヤボンディングされるボードオンチップ（ＢＯＣ：Ｂｏａｒｄ ｏｎ Ｃｈｉｐ）形態となることもできる。
図６は、本発明の好ましい実施例によるキャビティの形成されたパッケージオンパッケージの厚みを従来技術によるパッケージオンパッケージの厚みと比較した比較図である。
本発明によるパッケージオンパッケージを従来技術によるパッケージオンパッケージと比較すると、本発明によるパッケージオンパッケージは下層半導体チップ４３５を収容するキャビティが上層パッケージにも形成されるので、全体的な厚みがＨ程減る効果がある。よって、ソルダボール４０５の大きさが小さくなるので、ボンディングパッド、ランドなどの大きさが小さくなり、高密度パターンの形成が可能となるという長所がある。
上記では、本発明の好ましい実施例を参照して説明したが、本発明は上記実施例に限定されない。また、当該技術分野で通常の知識を持った者であれば、特許請求の範囲に記載された本発明及びその均等物の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できるであろう。
従来技術によるパッケージオンパッケージの断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの断面を概括的に示す図面である。 本発明の好ましい実施例によるキャビティの形成されたパッケージオンパッケージの製造方法を示す流れ図である。 本発明の好ましい第１実施例によるパッケージオンパッケージの製造工程の断面図である。 本発明の好ましい第２実施例によるパッケージオンパッケージの製造工程の断面図である。 本発明の好ましい実施例によるパッケージオンパッケージの厚みを従来技術によるパッケージオンパッケージの厚みと比較した比較図である。
符号の説明
４０５ 上層ソルダボール
４１０ 下層コア層
４１５ 下層内層回路
４２０ 下層絶縁層
４２５ 下層外層回路
４３０ 下層フォトソルダレジスト
４３５ 下層半導体チップ
４４０、４８５ モールディング樹脂
４４５、４９０ ワイヤ
４５０ 上層コア層
４５５ 上層内層回路
４６０ 上層絶縁層
４６５ 上層外層回路
４７０ 上層フォトソルダレジスト
４７５ 上層キャビティ
４８０ 上層半導体チップ
４９５ 下層ソルダボール

Claims (10)

  1. （ａ）上層基板の一面に第１上層キャビティを形成する段階と、
    （ｂ）前記上層基板の他面に上層半導体チップを実装する段階と、
    （ｃ）下層基板の一面に下層キャビティを形成する段階と、
    （ｄ）前記下層基板に形成された下層キャビティに下層半導体チップを実装する段階と、（ｅ）前記第１上層キャビティに前記下層半導体チップの一部が収容されるように前記下層基板の上に上層基板を積層する段階と、
    を含むキャビティの形成されたパッケージオンパッケージの製造方法。
  2. （ａ−１）前記上層基板の他面に第２上層キャビティを形成する段階をさらに含むが、
    前記段階（ｂ）で、前記上層半導体チップは前記第２上層キャビティの中に実装することを特徴とする請求項１に記載のキャビティの形成されたパッケージオンパッケージの製造方法。
  3. （ａ）上層基板にホールを形成する段階と、
    （ｂ）前記上層基板の一面の前記ホールの開放面に上層半導体チップを実装する段階と、
    （ｃ）下層基板の一面に下層キャビティを形成する段階と、
    （ｄ）前記下層基板に形成された下層キャビティに下層半導体チップを実装する段階と、（ｅ）前記上層基板に形成されたホールに前記下層半導体チップの一部が収容されるように、前記下層基板の上に上層基板を積層する段階と、
    を含むキャビティの形成されたパッケージオンパッケージの製造方法。
  4. （ｄ−１）前記下層基板上にソルダボールを形成する段階をさらに含むが、
    前記段階（ｅ）で、前記上層基板と前記下層基板は、前記ソルダボールと電気的に結合することを特徴とする請求項１または３に記載のキャビティの形成されたパッケージオンパッケージの製造方法。
  5. 一面に第１上層キャビティが形成された上層基板と、
    前記上層基板の他面に実装される上層半導体チップと、
    一面に下層キャビティが形成され、前記上層基板と電気的に結合する下層基板と、
    前記下層キャビティの中に実装され、前記第１上層キャビティに一部が収容される下層半導体チップと
    を含むキャビティの形成されたパッケージオンパッケージ。
  6. 前記上層基板の他面に第２上層キャビティが形成されて、前記上層半導体チップは前記第２上層キャビティの中に実装されることを特徴とする請求項５に記載のキャビティの形成されたパッケージオンパッケージ。
  7. 前記第１上層キャビティと前記第２上層キャビティは互いに対向して形成されることを特徴とする請求項６に記載のキャビティの形成されたパッケージオンパッケージ。
  8. 所定のホールが形成された上層基板と、
    前記上層基板の一面に実装される上層半導体チップと、
    一面に下層キャビティが形成され、前記上層基板と電気的に結合する下層基板と、
    前記下層キャビティの中に実装され、前記上層基板に形成されたホールに一部が収容される下層半導体チップと
    を含むキャビティの形成されたパッケージオンパッケージ。
  9. 前記上層半導体チップは、前記ホールを貫くワイヤを介して前記上層基板の他面と電気的に繋がることを特徴とする請求項８に記載のキャビティの形成されたパッケージオンパッケージ。
  10. 前記上層基板と前記下層基板の間に介在して、互いに電気的に結合させるソルダボールをさらに含むことを特徴とする請求項５または８に記載のキャビティの形成されたパッケージオンパッケージ。
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