KR20070076657A - 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 - Google Patents

내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 Download PDF

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Abstract

패키지 보드를 제공한다. 상기 패키지 보드는 앞면(front surface) 및 뒷면(back surface)을 갖는 보드 몸체(board body)를 구비한다. 상기 보드 몸체의 상기 앞면 상에 제1 전원 패드, 제1 접지 패드, 제1 신호 패드, 제1 내부단자 패드(internal terminal pad) 및 제2 내부단자 패드가 제공되고, 상기 보드 몸체의 상기 뒷면 상에 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드가 제공된다. 상기 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드는 각각 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드에 전기적으로 접속된다. 상기 보드 몸체의 벌크영역 내에 또는 상기 보드 몸체의 표면 상에 내부단자 배선(internal terminal interconnection)이 배치된다. 상기 내부단자 배선은 상기 제1 내부단자 패드를 상기 제2 내부단자 패드에 전기적으로 접속시킨다. 상기 패키지 보드를 채택하는 반도체 패키지 역시 제공된다.

Description

내부단자 배선을 갖는 패키지 보드 및 이를 채택하는 반도체 패키지{Package board having an internal terminal interconnection and semiconductor package employing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 채택되는 디램 칩 및 이에 접속된 내부단자 배선들(internal terminal interconnections)을 도시한 개략적인 블록 다이아그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명은 패키지 보드 및 이를 채택하는 반도체 패키지에 관한 것으로, 특히 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는 반도체 패키지에 관한 것이다.
반도체 소자는 외부 전원전압(an external power voltage)을 사용하여 여러 가지의 기능을 수행하는 내부회로들을 포함한다. 상기 내부회로들은 상기 외부 전원전압과 다른 전압을 내부 전원전압으로 사용하는 내부회로, 예컨대 고전압 회로들을 포함할 수 있다. 상기 고전압 회로들을 구동시키기 위한 내부 전원전압 즉, 고전압은 상기 내부회로들중 하나인 고전압 발생기로부터 공급될 수 있다. 이 경우에, 상기 고전압 발생기의 출력단을 상기 고전압 회로들의 전원단자에 전기적으로 접속시키기 위하여 상기 반도체 소자 내에 칩 레벨 내부 배선들(chip level internal interconnections)이 형성될 수 있다.
상기 칩 레벨 내부 배선들의 피치는 상기 반도체 소자의 집적도가 증가함에 따라 점점 감소되고 있다. 따라서, 상기 칩 레벨 내부 배선들만을 사용하여 상기 내부 전원전압을 상기 고전압 회로에 안정적으로 공급하는 데 한계가 있을 수 있다.
이에 더하여, 상기 반도체 소자는 재배치된 금속배선들(redistributed metal interconnections)을 포함할 수 있다. 상기 재배치된 금속배선들은 상기 내부회로들에 전기적으로 접속된 칩 패드들을 본딩 패드들에 전기적으로 연결시키기 위하여 형성된다. 상기 본딩 패드들은 패키지를 위한 솔더 범프들 또는 본딩 와이어들과 직접 접촉하는 패드들에 해당한다. 따라서, 상기 본딩 패드들은 상기 칩 패드들의 위치에 관계없이 원하는 지점들(desired positions)에 형성될 수 있다.
상기 재배치된 금속배선들을 갖는 반도체 칩이 미국특허 번호 6,211,576 B1에 "반도체 소자(semiconductor device)"라는 제목으로 쉬미즈 등(Shimizu et al.)에 의해 개시된 바 있다. 쉬미즈 등에 따르면, 전원선부(power wiring section), 접지선부(ground wiring section) 및 신호선부(signal wiring section)이 동일한 레벨에 제공되고, 상기 전원선부 또는 상기 접지선부가 상기 신호선부의 적어도 일 부분의 양 옆에 인접하도록 형성된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩 내의 내부회로들 사이의 내부전원 전달효율 및/또는 내부신호 전달효율을 개선시키기에 적합한 패키지 보드를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 칩 내의 내부회로들 사이의 내부전원 전달효율 및/또는 내부신호 전달효율을 개선시키기에 적합한 패키지 보드를 채택하는 반도체 패키지를 제공하는 데 있다.
본 발명의 일 양태에 따르면, 고성능(high performance) 패키지 보드를 제공한다. 상기 패키지 보드는 앞면(front surface) 및 뒷면(back surface)을 갖는 보드 몸체(board body)를 포함한다. 상기 보드 몸체의 상기 앞면 상에 제1 전원 패드, 제1 접지 패드, 제1 신호 패드, 제1 내부단자 패드(internal terminal pad) 및 제2 내부단자 패드가 제공되고, 상기 보드 몸체의 상기 뒷면 상에 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드가 제공된다. 상기 제2 전원 패드, 상기 제2 접지 패드 및 상기 제2 신호 패드는 각각 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드에 전기적으로 접속된다. 상기 보드 몸체의 벌크영역 내에 또는 상기 보드 몸체의 표면 상에 내부단자 배선(internal terminal interconnection)이 배치된다. 상기 내부단자 배선은 상기 제1 내부단자 패드를 상기 제2 내부단자 패드에 전기적으로 접속시킨다.
본 발명의 몇몇 실시예들에서, 상기 패키지 보드는 상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 전원 패드들에 전기적으로 접속된 공통 전원 배선을 더 포함할 수 있다. 상기 내부단자 배선은 상기 공통 전원배선을 가로지르면서 상기 공통 전원배선으로부터 절연될 수 있다.
다른 실시예들에서, 상기 패키지 보드는 상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 접지 패드들에 전기적으로 접속된 공통 접지 배선을 더 포함할 수 있다. 상기 내부단자 배선은 상기 공통 접지배선을 가로지르면서 상기 공통 접지배선으로부터 절연될 수 있다.
또 다른 실시예들에서, 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드는 각각 상기 보드 몸체를 관통하는 제1 내지 제3 홀들을 통하여 상기 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드에 전기적으로 접속될 수 있다.
본 발명의 다른 양태에 따르면, 고성능 반도체 패키지를 제공한다. 상기 반도체 패키지는 앞면(front surface) 및 뒷면(back surface)을 갖는 보드 몸체(board body)를 포함한다. 상기 보드 몸체의 상기 앞면 상에 제1 전원 패드, 제1 접지 패드, 제1 신호 패드, 제1 내부단자 패드(internal terminal pad) 및 제2 내부단자 패드가 배치되고, 상기 보드 몸체의 상기 뒷면 상에 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드가 배치된다. 상기 제2 전원 패드, 상기 제2 접지 패드 및 상기 제2 신호 패드는 각각 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드에 전기적으로 접속된다. 상기 보드 몸체의 벌크영역 내에 또는 상기 보드 몸체의 표면 상에 내부단자 배선(internal terminal interconnection)이 배치 된다. 상기 내부단자 배선은 상기 제1 내부단자 패드를 상기 제2 내부단자 패드에 전기적으로 접속시킨다. 상기 보드 몸체의 상기 앞면 상에 반도체 칩이 탑재된다. 상기 반도체 칩은 외부 전원 본딩패드, 외부 접지 본딩패드, 외부 신호 본딩패드, 제1 내부 본딩패드 및 제2 내부 본딩패드를 갖는다. 상기 제1 전원 패드, 상기 제1 접지 패드, 상기 제1 신호 패드, 상기 제1 내부단자 패드 및 상기 제2 내부단자 패드는 각각 외부 전원 코넥터, 외부 접지 코넥터, 외부 신호 커넥터, 제1 내부 코넥터 및 제2 내부 코넥터를 통하여 상기 외부 전원 본딩패드, 상기 외부 접지 본딩패드, 상기 외부 신호 본딩패드, 상기 제1 내부 본딩패드 및 상기 제2 내부 본딩패드에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 반도체 패키지는 상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 전원 패드들에 전기적으로 접속된 공통 전원 배선을 더 포함할 수 있다.
다른 실시예들에서, 상기 반도체 패키지는 상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 접지 패드들에 전기적으로 접속된 공통 접지 배선을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드는 각각 상기 보드 몸체를 관통하는 제1 내지 제3 홀들을 통하여 상기 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 반도체 패키지는 상기 제2 전원패드, 상기 제2 접지패드 및 상기 제2 신호패드에 각각 접촉하는 전원 볼, 접지 볼 및 신호 볼을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 내부 본딩패드는 상기 반도체 칩의 내부전원 발생기(internal power generator)의 출력단에 전기적으로 접속될 수 있고, 상기 제2 내부 본딩패드는 상기 반도체 칩의 내부회로들중 어느 하나의 전원 단자에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 반도체 칩은 플립 칩일 수 있다. 이 경우에, 상기 외부 전원 코넥터, 상기 외부 접지 코넥터, 상기 외부 신호 코넥터, 상기 제1 내부 코넥터 및 상기 제2 내부 코넥터는 플립 칩 범프들(flip chip bumps)일 수 있다.
또 다른 실시예들에서, 상기 반도체 칩은 반도체 기판, 상기 반도체 기판에 형성된 내부 회로들, 상기 내부 회로들 및 상기 반도체 기판을 덮는 절연막, 상기 절연막 상에 형성되고 상기 내부 회로들에 전기적으로 접속된 칩 패드들, 상기 절연막 및 상기 칩패드들을 덮는 유전체막, 및 상기 유전체막 상에 재배치된 전원선, 접지선, 신호선, 제1 배선 및 제2 배선을 포함할 수 있다. 상기 칩 패드들은 외부 전원 칩패드, 외부 접지 칩패드, 외부 신호 칩패드, 제1 내부 칩패드 및 제2 내부 칩패드를 포함할 수 있고, 상기 재배치된 전원선, 상기 재배치된 접지선, 상기 재배치된 신호선, 상기 제1 배선 및 상기 제2 배선은 각각 상기 외부 전원 칩패드, 상기 외부 접지 칩패드, 상기 외부 신호 칩패드, 상기 제1 내부 칩패드 및 상기 제2 내부 칩패드에 전기적으로 접속될 수 있다. 상기 재배치된 전원선의 일 부분, 상기 재배치된 접지선의 일 부분, 상기 재배치된 신호선의 일 부분, 상기 제1 배선의 일 부분 및 상기 제2 배선의 일 부분은 각각 상기 외부 전원 본딩패드, 상기 외부 접지 본딩패드, 상기 외부 신호 본딩패드, 상기 제1 내부 본딩패드 및 상기 제2 내부 본딩패드에 해당할 수 있다. 상기 절연막 상에 또는 상기 절연막 내에 내부배선이 배치될 수 있다. 상기 내부배선은 상기 제1 내부 칩패드를 상기 제2 내부 칩패드에 전기적으로 접속시킨다. 상기 내부 회로들은 디램 회로를 구성할 수 있다. 상기 디램 회로는 웰 바이어스 회로, 고전압 발생기 및 플레이트 전극 전압 발생기를 포함할 수 있다. 상기 제1 내부 칩패드 및 상기 제2 내부 칩패드중 어느 하나는 상기 웰 바이어스 회로, 상기 고전압 발생기 및 상기 플레이트 전극 전압 발생기중 어느 하나의 출력단에 전기적으로 접속될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 채택되는 디램 칩 및 이에 접속된 내부단자 배선들을 도시한 개략적인 블록 다이아그램이이고, 도 2는 도 1의 디램 칩 및 내부단자 배선들을 구비하는 디램 패키지를 도시한 단면도이다. 그러나, 본 발명에 따른 실시예는 디램 패키지에 한정되지 않고 외부 전원전압과 다른 전압을 내부 전원전압으로 사용하는 내부 회로를 구비하는 모든 반도체 패키지들에 적용할 수 있다. 예를 들면, 본 발명은 고전압 발생기 및 고전압 회로를 채택하는 플래쉬 메모리 소자의 패키지에도 적용할 수 있다. 또한, 본 발명은 내부 전원전압 뿐만 아니라 내부 회로들을 서로 전기적으로 접속시키는 내부 신호 배선을 갖는 모든 반도체 패키지들에도 적용할 수 있다.
도 1 및 도 2를 참조하면, 디램 칩(100)은 복수개의 칩 패드들을 구비한다. 상기 칩 패드들은 외부 전원 칩패드(external power chip pad; 55PP), 외부 접지 칩패드(55GG), 외부 신호 칩패드들, 제1 내부 칩패드들(first internal chip pads) 및 제2 내부 칩패드들을 포함할 수 있다. 상기 외부 신호 칩패드들은 "n"개의 입력 신호 칩패드들(CPI1, ... , CPIn) 및 "m"개의 출력 신호 칩패드들(CPO1, ... , CPOm)을 포함할 수 있다.
이에 더하여, 상기 디램 칩(100)은 복수개의 내부회로들을 포함할 수 있다. 예를 들면, 상기 디램 칩(100)은 복수개의 디램 셀들을 구비하는 셀 어레이 블록(CA), 상기 디램 셀들중 적어도 하나의 디램 셀을 선택하기 위한 어드레스 신호들을 발생시키는 디코더(DEC), 및 상기 선택된 디램 셀들에 각각 전기적으로 접속된 제1 입력 단자들을 갖는 감지증폭기들(SA1, ... , SAm)을 포함할 수 있다. 상기 감지증폭기들(SA1, ... , SAm)의 각각은 제2 입력 단자를 구비하고, 상기 제2 입력 단자에 기준 신호(Φref)가 인가된다. 상기 디코더(DEC)는 상기 외부 전원 칩패드(55PP)에 전기적으로 접속되는 전원단자(Vcc) 및 상기 외부 접지 칩패드(55GG)에 전기적으로 접속되는 접지단자(Vss)를 갖는다. 상기 입력 신호 칩패드들(CPI1, ... , CPIn)은 각각 상기 디코더(DEC)의 입력단들에 전기적으로 접속되고, 상기 출력 신호 칩패드들(CPO1, ... , CPOm)은 각각 상기 감지증폭기들(SA1, ... , SAm)의 출력단들에 전기적으로 접속된다.
더 나아가서, 상기 디램 칩(100)은 제1 내지 제3 내부전원 발생기들(internal power generators; IPG1, IPG2, IPG3) 및 고전압 회로(HVC)와 같은 추가적인 내부회로들을 더 포함할 수 있다. 상기 제1 내지 제3 내부전원 발생기들(IPG1, IPG2, IPG3) 역시 상기 외부 전원 칩패드(55PP)에 전기적으로 접속되는 전원단자들(Vcc) 및 상기 외부 접지 칩패드(55GG)에 전기적으로 접속되는 접지단자들(Vss)을 갖는다. 상기 제1 내지 제3 내부전원 발생기들(IPG1, IPG2, IPG3)은 각각 제1 내지 제3 출력단들(IP1, IP2, IP3)을 갖는다. 상기 제1 내부전원 발생기(IPG1)는 상기 제1 출력단(IP1)을 통하여 상기 셀 어레이 블록(CA)의 플레이트 전극(PE)에 인가되는 제1 내부전원 전압을 출력시키고, 상기 제2 내부전원 발생기(IPG2)는 상기 제2 출력단(IP2)을 통하여 상기 셀 어레이 블록(CA)의 웰 영역(W)에 인가되는 제2 내부전원 전압을 출력시킨다. 또한, 상기 제3 내부전원 발생기(IPG3)는 상기 제3 출력단(IP3)을 통하여 상기 고전압 회로(HVC)의 전원단자(Vpp)에 인가되는 제3 내부전원 전압을 출력시킨다. 즉, 상기 제1 내지 제3 내부전원 발생기들(IPG1, IPG2, IPG3)는 각각 플레이트 전극 전압 발생기, 웰 바이어스 회로 및 고전압 발생기에 해당할 수 있다.
상기 전원단자들(Vcc)에 인가되는 외부전원 전압이 "VDD"인 경우에, 상기 제1 내부전원 전압은 상기 외부전원 전압(VDD)의 0.5배일 수 있다. 또한, 상기 제2 내부전원 전압은 상기 셀 어레이 블록(CA)의 셀 트랜지스터들의 백 게이트 바이어스(back gate bias)에 상응하는 음의 전압(negative voltage)일 수 있고, 상기 제3 내부전원 전압은 상기 외부전원 전압(VDD)보다 높은 양의 고전압(positive high voltage)일 수 있다. 상기 고전압 회로(HVC)는 고전압 입력신호(Φi)를 고전압 출력신호(Φo)로 변환시키는 고전압 로직회로일 수 있다.
상기 디코더(DEC), 상기 셀 어레이 블록(CA), 상기 감지증폭기들(SA1, ... , SAm), 상기 제1 내지 제3 내부전원 발생기들(IPG1, ... , IPG3) 및 상기 고전압 회로(HVC)와 같은 내부회로들은 반도체 기판(도 2의 51) 내에 및/또는 상기 반도체 기판(51) 상에 형성될 수 있다. 상기 내부회로들을 갖는 기판의 주표면(51s)은 절연막(53)으로 덮여질 수 있다.
상기 외부 전원 칩패드(55PP), 상기 외부 접지 칩패드(55GG) 및 상기 외부 신호 칩패드들(CPI1, ... , CPIn, CPO1, ... , CPOm; 도 2의 55SS 참조)은 상기 절연막(53) 상에 배치될 수 있다. 이에 더하여, 상기 절연막(53) 상에 제1 내부 칩패드들(ICP1', ICP2', ICP3'; 도 2의 55i' 참조) 및 제2 내부 칩패드들(ICP1", ICP2", ICP3"; 도 2의 55i" 참조)이 배치될 수 있다. 상기 제1 내부 칩패드들(ICP1', ICP2', ICP3')은 각각 상기 제1 내지 제3 출력단들(IP1, IP2, IP3)에 전기적으로 접속될 수 있고, 상기 제2 내부 칩패드들(ICP1", ICP2", ICP3")은 각각 상기 플레이트 전극(PE), 상기 웰 영역(W) 및 상기 고전압 전원단자(Vpp)에 전기적으 로 접속될 수 있다.
상기 제1 출력단(IP1)은 상기 절연막(53) 내에 또는 상기 절연막(53) 상에 형성된 제1 내부 배선(first internal interconnection; IL1)을 통하여 상기 플레이트 전극(PE)에 전기적으로 접속될 수 있고, 상기 제2 출력단(IP2)은 상기 절연막(53) 내에 또는 상기 절연막(53) 상에 형성된 제2 내부 배선(IL2)을 통하여 상기 웰 영역(W)에 전기적으로 접속될 수 있다. 또한, 상기 제3 출력단(IP3)은 상기 절연막(53) 내에 또는 상기 절연막(53) 상에 형성된 제3 내부 배선(IL3)을 통하여 상기 고전압 전원단자(Vpp)에 전기적으로 접속될 수 있다.
상기 제1 내지 제3 내부 배선들(IL1, IL2, IL3)의 피치 사이즈(pitch size)는 상기 디램 칩(100)의 디자인 룰(design rule)에 지배를 받을 수 있다. 즉, 상기 디램 칩(100)의 집적도가 증가할수록, 상기 제1 내지 제3 내부 배선들(IL1, IL2, IL3)의 피치 사이즈는 점점 감소한다. 다시 말해서, 상기 디램 칩(100)이 고집적화됨에 따라, 상기 내부배선들(IL1, IL2, IL3)의 전기적 저항은 증가할 수 있다. 따라서, 상기 제1 내지 제3 내부 배선들(IL1, IL2, IL3)을 사용하여 고집적 디램 칩의 내부전원 전압들의 전달 효율(delivery efficiency)을 개선시키는 데 한계가 있을 수 있다.
상기 칩 패드들(55PP, 55GG, 55SS, 55i', 55i") 및 상기 절연막(53)은 패시베이션막(57)으로 덮여질 수 있다. 상기 패시베이션막(57)은 실리콘 질화막을 포함할 수 있다. 상기 패시베이션막(57)은 제1 유전체막(59)으로 덮여질 수 있다. 상기 제1 유전체막(59)은 실리콘 산화막 또는 폴리이미드막일 수 있다. 상기 제1 유전체 막(59) 상에 재배치된 전원선(redistributed power line; 61PL), 재배치된 접지선(61GL), 재배치된 신호선(61SL), 제1 배선(61i') 및 제2 배선(61i")이 제공될 수 있다. 상기 재배치된 전원선(61PL)은 상기 제1 유전체막(59) 및 패시베이션막(57)을 관통하는 전원 비아홀을 통하여 상기 외부 전원 칩패드(55PP)에 전기적으로 접속되고, 상기 재배치된 접지선(61GL)은 상기 제1 유전체막(59) 및 패시베이션막(57)을 관통하는 접지 비아홀을 통하여 상기 외부 접지 칩패드(55GG)에 전기적으로 접속된다. 또한, 상기 재배치된 신호선(61SL)은 상기 제1 유전체막(59) 및 패시베이션막(57)을 관통하는 신호 비아홀을 통하여 상기 외부 신호 칩패드(55SS)에 전기적으로 접속된다. 이와 마찬가지로, 상기 제1 배선(61i')은 상기 제1 유전체막(59) 및 패시베이션막(57)을 관통하는 제1 비아홀을 통하여 상기 제1 내부 칩패드(55i')에 전기적으로 접속되고, 상기 제2 배선(61i")은 상기 제1 유전체막(59) 및 패시베이션막(57)을 관통하는 제2 비아홀을 통하여 상기 제2 내부 칩패드(55i")에 전기적으로 접속된다.
상기 재배치된 전원선(61PL), 재배치된 접지선(61GL), 재배치된 신호선(61SL), 제1 배선(61i'), 제2 배선(61i") 및 상기 제1 유전체막(59)은 제2 유전체막(63)으로 덮여질 수 있다. 상기 제2 유전체막(63)은 상기 제1 유전체막(59)과 동일한 물질막일 수 있다. 상기 재배치된 전원선(61PL)의 일 부분은 상기 제2 유전체막(63)을 관통하는 전원 비아홀을 통하여 노출되어 전원 본딩패드(61PP)의 역할을 할 수 있고, 상기 재배치된 접지선(61GL)의 일 부분은 상기 제2 유전체막(63)을 관통하는 접지 비아홀을 통하여 노출되어 접지 본딩패드(61GG)의 역할을 할 수 있다. 또한, 상기 재배치된 신호선(61SL)의 일 부분은 상기 제2 유전체막(63)을 관통하는 신호 비아홀을 통하여 노출되어 신호 본딩패드(61SS)의 역할을 할 수 있다. 이와 마찬가지로, 상기 제1 배선(61i')의 일 부분은 상기 제2 유전체막(63)을 관통하는 제1 비아홀을 통하여 노출되어 제1 내부 본딩패드(61II'; 도 1의 IBP1', IBP2' 또는 IBP3')의 역할을 할 수 있고, 상기 제2 배선(61i")의 일 부분은 상기 제2 유전체막(63)을 관통하는 제2 비아홀을 통하여 노출되어 제2 내부 본딩패드(61II"; 도 1의 IBP1", IBP2" 또는 IBP3")의 역할을 할 수 있다.
상기 본딩 패드들(61PP, 61GG, 61SS, 61II', 61II")은 상기 재배치된 전원선(61PL), 상기 재배치된 접지선(61GL), 상기 재배치된 신호선(61SL), 상기 제1 배선(61i') 및 상기 제1 배선(61i")의 존재에 기인하여 상기 칩 패드들(55PP, 55GG, 55SS, 55i', 55i")의 위치들에 관계없이 원하는 지점들에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 재배치된 전원선(61PL), 상기 재배치된 접지선(61GL), 상기 재배치된 신호선(61SL), 상기 제1 배선(61i') 및 상기 제2 배선(61i")이 제공되지 않을 수 있다. 이 경우에, 상기 칩 패드들(55PP, 55GG, 55SS, 55i', 55i")은 본딩 패드들의 역할을 할 수 있다.
본 발명의 다른 실시예에서, 상기 제1 및 제2 배선들(61i', 61i")은 연장하여 상기 제1 내부 본딩패드(61II')를 상기 제2 내부 본딩패드(61II")에 전기적으로 접속시키는 재배치된 내부 배선(도 1의 61i)의 역할을 할 수 있다. 그럼에도 불구하고, 상기 재배치된 내부 배선(61i)의 전기적인 저항을 감소시키는 데 한계가 있을 수 있다. 이는, 상기 재배치된 전원선(61PL), 상기 재배치된 접지선(61GL) 및 상기 재배치된 신호선(61SL)이 차지하는 면적이 크기 때문이다. 즉, 상기 재배치된 내부 배선(61i)을 효율적으로 배치하는 것이 어려울 수 있다. 결과적으로, 상기 내부 배선들(IL1, IL2, IL3) 및 상기 재배치된 내부 배선(61i)이 제공될지라도, 상기 제1 내지 제3 내부전원 발생기들(IPG1, IPG2, IPG3)의 출력전압들을 그들에 상응하는 내부 회로들에 전달하는 전력 전달 효율(power delivery efficiency)을 극대화시키기는 데 한계가 있을 수 있다.
본 발명의 실시예에서, 상기 디램 칩(100)은 패키지 보드(PB) 상에 탑재될(mounted) 수 있다. 상기 패키지 보드(PB)는 앞면(front surface; 71FS) 및 뒷면(back surface; 71BS)을 갖는 보드 몸체(71)를 구비한다. 상기 디램 칩(100)이 플립 칩 패키지(flip chip package)를 위하여 제공되는 경우에, 상기 디램 칩(100)은 상기 본딩 패드들(61PP, 61GG, 61SS, 61II', 61II")이 상기 패키지 보드(PB)의 상기 앞면(71FS)를 향하도록 상기 패키지 보드(PB) 상에 탑재된다.
상기 앞면(71FS) 상에 상기 본딩 패드들(61PP, 61GG, 61SS, 61II', 61II")과 각각 대응하는 제1 전원패드(73PP), 제1 접지패드(73GG), 제1 신호패드(73SS), 제1 내부단자 패드(internal terminal pad; 73i') 및 제2 내부단자 패드(73i")가 제공된다. 상기 외부 전원 본딩패드(61PP), 상기 외부 접지 본딩패드(61GG), 상기 외부 신호 본딩패드(61SS), 상기 제1 내부 본딩패드(61II') 및 상기 제2 내부 본딩패드(61II")는 각각 외부 전원 코넥터(65PP), 외부 접지 코넥터(65GG), 외부 신호 코넥터(65SS), 제1 내부 코넥터(65i') 및 제2 내부 코넥터(65i")를 통하여 상기 제1 전원패드(73PP), 상기 제1 접지패드(73GG), 상기 제1 신호패드(73SS), 상기 제1 내부 단자 패드(73i') 및 상기 제2 내부단자 패드(73i")에 전기적으로 접속된다. 상술한 바와 같이 상기 디램 칩(100)이 플립 칩인 경우에, 상기 코넥터들(65PP, 65GG, 65SS, 65i', 65i")은 도 2에 도시된 바와 같이 범프들(bumps)일 수 있다. 상기 범프들, 즉 플립 칩 범프들은 솔더 범프들(solder bumps) 또는 금 스터드 범프들(gold stud bumps)을 포함할 수 있다.
상기 제1 전원패드(73PP), 상기 제1 접지패드(73GG), 상기 제1 신호패드(73SS), 상기 제1 내부단자 패드(73i'), 상기 제2 내부단자 패드(73i") 및 상기 앞면(71FS)은 절연물질로 이루어진 제1 피복층(75)으로 덮여진다. 이 경우에, 상기 솔더 범프들(65PP, 65GG, 65SS, 65i', 65i")은 각각 상기 제1 피복층(75)을 관통하여 상기 제1 전원패드(73PP), 상기 제1 접지패드(73GG), 상기 제1 신호패드(73SS), 상기 제1 내부단자 패드(73i') 및 상기 제2 내부단자 패드(73i")에 직접 접촉할 수 있다.
상기 뒷면(71BS) 상에 제2 전원패드(77PP), 제2 접지패드(77GG) 및 제2 신호패드(77SS)가 제공된다. 상기 제2 전원패드(77PP), 상기 제2 접지패드(77GG), 상기 제2 신호패드(77SS) 및 상기 뒷면(71BS)은 제2 피복층(79)으로 덮여질 수 있다. 상기 제2 피복층(79)은 상기 제1 피복층(75)과 동일한 물질막일 수 있다. 상기 제2 전원패드(77PP), 상기 제2 접지패드(77GG) 및 상기 제2 신호패드(77SS)는 각각 상기 제2 피복층(79)을 관통하는 전원 볼(power ball; 85PP), 접지 볼(85GG) 및 신호 볼(85SS)과 직접 접촉한다.
상기 제1 전원패드(73PP)는 상기 보드 몸체(71)를 관통하는 제1 홀(81PP) 내 에 제공된 제1 도전선(conductive line; 83PP)을 통하여 상기 제2 전원패드(77PP)와 전기적으로 접속되고, 상기 제1 접지패드(73GG)는 상기 보드 몸체(71)를 관통하는 제2 홀(81GG) 내에 제공된 제2 도전선(conductive line; 83GG)을 통하여 상기 제2 접지패드(77GG)와 전기적으로 접속된다. 이와 마찬가지로, 상기 제1 신호패드(73SS)는 상기 보드 몸체(71)를 관통하는 제3 홀(81SS) 내에 제공된 제3 도전선(conductive line; 83SS)을 통하여 상기 제2 신호패드(77SS)와 전기적으로 접속된다.
상기 보드 몸체(71)의 벌크 영역 내에 내부단자 배선(internal terminal interconnection; 87i)이 제공된다. 상기 내부단자 배선(87i)의 제1 영역은 상기 보드 몸체(71) 내의 제1 배선 홀(81i') 내에 제공된 제1 홀 배선(83i')을 통하여 상기 제1 내부단자 패드(73i')에 전기적으로 접속되고, 상기 내부단자 배선(87i)의 제2 영역은 상기 보드 몸체(71) 내의 제2 배선 홀(81i") 내에 제공된 제2 홀 배선(83i")을 통하여 상기 제2 내부단자 패드(73i")에 전기적으로 접속된다. 결과적으로, 상기 내부단자 배선(87i)은 상기 제1 내부단자 패드(73i')를 상기 제2 내부단자 패드(73i")에 전기적으로 접속시킨다.
본 발명의 다른 실시예에서, 상기 내부단자 배선(87i)은 상기 보드 몸체(71)의 표면 상에 제공될 수도 있다. 상기 내부단자 배선(87i)은 도 1에 보여진 상기 제1 내부 본딩패드들(IBP1', IBP2', IBP3')을 각각 상기 제2 내부 본딩패드들(IBP1", IBP2", IBP3")에 전기적으로 접속시키는 제1 내지 제3 내부단자 배선들(IL1', IL2', IL3')중 어느 하나에 해당할 수 있다. 상기 내부단자 배선(87i)은 상 술한 바와 같이 상기 보드 몸체(71)의 벌크 영역 내에 또는 그 표면 상에 제공될 수 있다. 그 결과, 상기 내부단자 배선(87i)은 상기 디램 칩(100) 내의 어떠한 배선들보다 훨씬 더 큰 피치 사이즈를 갖도록 배치될 수 있다. 이는, 상기 패키지 보드(PB) 내에 제공되는 배선들의 수량이 상기 디램 칩(100) 내에 형성되는 배선들의 개수보다 현저히 적기 때문이다. 이에 더하여, 상기 내부단자 배선(87i)의 두께는 상기 디램 칩(100) 내의 어떠한 배선들보다 훨씬 더 큰 두께를 가질 수 있다. 이에 따라, 상기 내부단자 배선(87i)의 전기적인 저항은 상기 내부 배선들(IL1, IL2, IL3) 및 상기 재배치된 내부 배선(61i)의 전기적인 저항에 비하여 현저히 감소될 수 있다.
상기 보드 몸체(71) 내에 공통 전원 배선(87PP) 및 공통 접지 배선(87GG)이 추가로 제공될 수 있다. 상기 공통 전원 배선(87PP)은 상기 제1 도전선(83PP)을 통하여 상기 제1 전원패드(73PP)에 전기적으로 접속되고, 상기 공통 접지 배선(87GG)은 상기 제2 도전선(83GG)을 통하여 상기 제1 접지패드(73GG)에 전기적으로 접속된다. 상기 공통 전원배선(87PP) 및 상기 공통 접지배선(87GG) 역시 상기 보드 몸체(71)의 표면 상에 제공될 수도 있다. 상기 공통 전원 배선(87PP)은 상기 디램 칩(100)의 다른 외부 전원패드들(other external power pads; 도시하지 않음)에 전기적으로 접속될 수 있고, 상기 공통 접지 배선(87GG)은 상기 디램 칩(100)의 다른 외부 접지패드들(도시하지 않음)에 전기적으로 접속될 수 있다. 상기 내부단자 배선(87i)은 평면도로부터 보여질 때 상기 공통 전원배선(87PP)을 가로지르면서 상기 공통 전원배선(87PP)으로부터 절연될 수 있다. 이와 마찬가지로, 상기 내부단자 배 선(87i)은 평면도로부터 보여질 때 상기 공통 접지배선(87GG)을 가로지르면서 상기 공통 접지배선(87GG)으로부터 절연될 수 있다.
상술한 바와 같이 본 발명에 따르면, 패키지 보드 내에 또는 패키지 보드 상에 내부단자 배선이 제공되고, 상기 내부단자 배선은 상기 패키지 보드 상에 탑재되는 반도체 칩의 제1 내부회로 및 제2 내부회로에 전기적으로 접속된다. 따라서, 상기 제1 및 제2 내부회로들 사이의 전원 전달 효율(power delivery efficiency) 또는 신호 전달 효율(signal delivery efficiency)을 개선시킬 수 있다.

Claims (20)

  1. 앞면(front surface) 및 뒷면(back surface)을 갖는 보드 몸체(board body);
    상기 보드 몸체의 상기 앞면 상에 배치된 제1 전원 패드, 제1 접지 패드, 제1 신호 패드, 제1 내부단자 패드(internal terminal pad) 및 제2 내부단자 패드;
    상기 보드 몸체의 상기 뒷면 상에 배치되되, 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드에 각각 전기적으로 접속된 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드; 및
    상기 보드 몸체의 벌크영역 내에 또는 상기 보드 몸체의 표면 상에 배치되어 상기 제1 내부단자 패드를 상기 제2 내부단자 패드에 전기적으로 접속시키는 내부단자 배선(internal terminal interconnection)을 포함하는 패키지 보드.
  2. 제 1 항에 있어서,
    상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 전원 패드들에 전기적으로 접속된 공통 전원 배선을 더 포함하는 것을 특징으로 하는 패키지 보드.
  3. 제 2 항에 있어서,
    상기 내부단자 배선은 상기 공통 전원배선을 가로지르면서 상기 공통 전원배선으로부터 절연된 것을 특징으로 하는 패키지 보드.
  4. 제 1 항에 있어서,
    상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 접지 패드들에 전기적으로 접속된 공통 접지 배선을 더 포함하는 것을 특징으로 하는 패키지 보드.
  5. 제 4 항에 있어서,
    상기 내부단자 배선은 상기 공통 접지배선을 가로지르면서 상기 공통 접지배선으로부터 절연된 것을 특징으로 하는 패키지 보드.
  6. 제 1 항에 있어서,
    상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드는 각각 상기 보드 몸체를 관통하는 제1 내지 제3 홀들을 통하여 상기 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드에 전기적으로 접속되는 것을 특징으로 하는 패키지 보드.
  7. 앞면(front surface) 및 뒷면(back surface)을 갖는 보드 몸체(board body);
    상기 보드 몸체의 상기 앞면 상에 배치된 제1 전원 패드, 제1 접지 패드, 제1 신호 패드, 제1 내부단자 패드(internal terminal pad) 및 제2 내부단자 패드;
    상기 보드 몸체의 상기 뒷면 상에 배치되되, 상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드에 각각 전기적으로 접속된 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드;
    상기 보드 몸체의 벌크영역 내에 또는 상기 보드 몸체의 표면 상에 배치되어 상기 제1 내부단자 패드를 상기 제2 내부단자 패드에 전기적으로 접속시키는 내부단자 배선(internal terminal interconnection);
    상기 보드 몸체의 상기 앞면 상에 탑재되되(mounted), 외부 전원 본딩패드, 외부 접지 본딩패드, 외부 신호 본딩패드, 제1 내부 본딩패드 및 제2 내부 본딩패드를 갖는 반도체 칩; 및
    상기 제1 전원 패드, 상기 제1 접지 패드, 상기 제1 신호 패드, 상기 제1 내부단자 패드 및 상기 제2 내부단자 패드를 각각 상기 외부 전원 본딩패드, 상기 외부 접지 본딩패드, 상기 외부 신호 본딩패드, 상기 제1 내부 본딩패드 및 상기 제2 내부 본딩패드에 전기적으로 접속시키는 외부 전원 코넥터, 외부 접지 코넥터, 외부 신호 커넥터, 제1 내부 코넥터 및 제2 내부 코넥터를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 전원 패드들에 전기적으로 접속된 공통 전원 배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 보드 몸체의 벌크 영역 내에 또는 상기 보드 몸체의 표면 상에 배치되고 상기 제1 및 제2 접지 패드들에 전기적으로 접속된 공통 접지 배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 제1 전원 패드, 상기 제1 접지 패드 및 상기 제1 신호 패드는 각각 상기 보드 몸체를 관통하는 제1 내지 제3 홀들을 통하여 상기 제2 전원 패드, 제2 접지 패드 및 제2 신호 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서,
    상기 제2 전원패드, 상기 제2 접지패드 및 상기 제2 신호패드에 각각 접촉하는 전원 볼, 접지 볼 및 신호 볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 제1 내부 본딩패드는 상기 반도체 칩의 내부전원 발생기(internal power generator)의 출력단에 전기적으로 접속되고 상기 제2 내부 본딩패드는 상기 반도체 칩의 내부회로들중 어느 하나의 전원 단자에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  13. 제 7 항에 있어서,
    상기 반도체 칩은 플립 칩인 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 외부 전원 코넥터, 상기 외부 접지 코넥터, 상기 외부 신호 코넥터, 상기 제1 내부 코넥터 및 상기 제2 내부 코넥터는 플립 칩 범프들(flip chip bumps)인 것을 특징으로 하는 반도체 패키지.
  15. 제 7 항에 있어서, 상기 반도체 칩은
    반도체 기판;
    상기 반도체 기판에 형성된 내부 회로들;
    상기 내부 회로들 및 상기 반도체 기판을 덮는 절연막;
    상기 절연막 상에 형성되고 상기 내부 회로들에 전기적으로 접속된 외부 전원 칩패드, 외부 접지 칩패드, 외부 신호 칩패드, 제1 내부 칩패드 및 제2 내부 칩패드;
    상기 절연막 및 상기 칩패드들을 덮는 유전체막; 및
    상기 유전체막 상에 재배치되고 상기 외부 전원 칩패드, 상기 외부 접지 칩패드, 상기 외부 신호 칩패드, 상기 제1 내부 칩패드 및 상기 제2 내부 칩패드에 각각 전기적으로 접속된 전원선, 접지선, 신호선, 제1 배선 및 제2 배선을 포함하 되, 상기 재배치된 전원선의 일 부분, 상기 재배치된 접지선의 일 부분, 상기 재배치된 신호선의 일 부분, 상기 제1 배선의 일 부분 및 상기 제2 배선의 일 부분은 각각 상기 외부 전원 본딩패드, 상기 외부 접지 본딩패드, 상기 외부 신호 본딩패드, 상기 제1 내부 본딩패드 및 상기 제2 내부 본딩패드에 해당하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 절연막 상에 또는 상기 절연막 내에 형성된 내부배선을 더 포함하되, 상기 내부배선은 상기 제1 내부 칩패드를 상기 제2 내부 칩패드에 전기적으로 접속시키는 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 내부 회로들은 디램 회로를 구성하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 디램 회로는 웰 바이어스 회로, 고전압 발생기 및 플레이트 전극 전압 발생기를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제1 내부 칩패드 및 상기 제2 내부 칩패드중 어느 하나는 상기 웰 바이어스 회로, 상기 고전압 발생기 및 상기 플레이트 전극 전압 발생기중 어느 하나의 출력단에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 유전체막 상에 제공되어 상기 제1 내부 본딩패드를 상기 제2 내부 본딩패드에 전기적으로 접속시키는 재배치된 내부배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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