JPH05206218A - 半導体集積回路配線構造 - Google Patents
半導体集積回路配線構造Info
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- JPH05206218A JPH05206218A JP3311153A JP31115391A JPH05206218A JP H05206218 A JPH05206218 A JP H05206218A JP 3311153 A JP3311153 A JP 3311153A JP 31115391 A JP31115391 A JP 31115391A JP H05206218 A JPH05206218 A JP H05206218A
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- Japan
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- wiring
- integrated circuit
- semiconductor integrated
- layer
- circuit chip
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【構成】半導体集積回路チップ１の表面絶縁層４ｃの上
面に外部への信号配線導出部５を除いた全面を金属で覆
い、該金属面６を半導体集積回路チップ１の接地端子の
配線層３にスルーホール７を経由して接続する。外部へ
の配線導出は、信号配線導出部５及び金属面６にそれぞ
れ形成した半田バンプ８及び１０と、外部信号端子９及
び外部接地端子１１との間をそれぞれ対で、フリップチ
ップ技術により接続して行う。 【効果】超高速配線間の結合容量を減少し、結合容量に
比例するクロストーク雑音を低減出来、かつ半導体集積
回路チップの表面絶縁層の上面に設地された金属層が形
成されているため、電磁放射によるＥＭＩ障害を防止出
来る。
面に外部への信号配線導出部５を除いた全面を金属で覆
い、該金属面６を半導体集積回路チップ１の接地端子の
配線層３にスルーホール７を経由して接続する。外部へ
の配線導出は、信号配線導出部５及び金属面６にそれぞ
れ形成した半田バンプ８及び１０と、外部信号端子９及
び外部接地端子１１との間をそれぞれ対で、フリップチ
ップ技術により接続して行う。 【効果】超高速配線間の結合容量を減少し、結合容量に
比例するクロストーク雑音を低減出来、かつ半導体集積
回路チップの表面絶縁層の上面に設地された金属層が形
成されているため、電磁放射によるＥＭＩ障害を防止出
来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路チップの
配線構造及びその外部への配線導出の構造に関する。
配線構造及びその外部への配線導出の構造に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路の配線構
造は、半導体集積回路チップの表面絶縁層を外部への配
線導出部に該当する箇所を除去し、その配線導出部のみ
からワイヤーボンディング技術等で金、アルミニウム等
の細線を用い配線を外部端子へ導出していた。
造は、半導体集積回路チップの表面絶縁層を外部への配
線導出部に該当する箇所を除去し、その配線導出部のみ
からワイヤーボンディング技術等で金、アルミニウム等
の細線を用い配線を外部端子へ導出していた。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の配線構造は、その配線導出に際し、配線を伝
達する信号の立ち上がり時間、立ち下がり時間が約１ｎ
ｓ以下の超高速となると、隣接する導出信号配線同士が
干渉しクロストーク雑音を発生する。又、半導体集積回
路チップの上面は表面絶縁層のため、下層の配線層から
の電磁放射によるＥＭＩ障害の原因となる等の欠点を有
している。
集積回路の配線構造は、その配線導出に際し、配線を伝
達する信号の立ち上がり時間、立ち下がり時間が約１ｎ
ｓ以下の超高速となると、隣接する導出信号配線同士が
干渉しクロストーク雑音を発生する。又、半導体集積回
路チップの上面は表面絶縁層のため、下層の配線層から
の電磁放射によるＥＭＩ障害の原因となる等の欠点を有
している。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
配線構造は、半導体集積回路チップの表面絶縁層の上面
に、外部への配線導出部を除いた全面を金、アルミニウ
ム等の金属で覆って金属面とし、この金属面を前記半導
体集積回路チップの接地端子の配線層に、前記表面絶縁
層に形成した複数個のスルーホールを経由して電気的に
接続し接地層とした配線構造を具備している。
配線構造は、半導体集積回路チップの表面絶縁層の上面
に、外部への配線導出部を除いた全面を金、アルミニウ
ム等の金属で覆って金属面とし、この金属面を前記半導
体集積回路チップの接地端子の配線層に、前記表面絶縁
層に形成した複数個のスルーホールを経由して電気的に
接続し接地層とした配線構造を具備している。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示し、（ａ）は
平面図の一部であり、（ｂ）はそのＡ−Ａ線断面図、
（ｃ）はそのＢ−Ｂ線断面図である。
平面図の一部であり、（ｂ）はそのＡ−Ａ線断面図、
（ｃ）はそのＢ−Ｂ線断面図である。
【０００７】公知のプレーナー技術で製造された半導体
集積回路チップ１は、その内部に半導体集積回路基板
２、配線層３、絶縁層４ａ〜４ｃを有して構成されてい
る。その半導体集積回路チップ１の表面絶縁層４ｃの上
面に外部への信号配線導出部５ａ〜５ｅを除いた全面を
金、アルミニウム等の金属で覆って金属面６とし、この
金属面６を接地層とするため、表面絶縁層４ｃ、内部絶
縁層４ｂに複数個のスルーホール７ａ〜７ｈを形成し、
半導体集積回路チップ１の内部接地端子の配線層３に電
気的に接続する。
集積回路チップ１は、その内部に半導体集積回路基板
２、配線層３、絶縁層４ａ〜４ｃを有して構成されてい
る。その半導体集積回路チップ１の表面絶縁層４ｃの上
面に外部への信号配線導出部５ａ〜５ｅを除いた全面を
金、アルミニウム等の金属で覆って金属面６とし、この
金属面６を接地層とするため、表面絶縁層４ｃ、内部絶
縁層４ｂに複数個のスルーホール７ａ〜７ｈを形成し、
半導体集積回路チップ１の内部接地端子の配線層３に電
気的に接続する。
【０００８】又、半導体集積回路チップ１の外部への信
号配線導出は、半田バンプ８ａ〜８ｅを形成し、公知の
フリップチップ技術で信号配線導出部５ａ〜５ｅと外部
信号端子９ａ〜９ｄ間をそれぞれ接続する。この配線導
出に際し、その配線を伝達する信号の立ち上がり時間、
立ち下がり時間が約１ｎｓ以下となる超高速信号配線導
出部（本実施例では配線導出部５ａ〜５ｃの半田バンプ
８ａ〜８ｃ）は、半導体集積回路チップ１の上面の接地
層６に設けた半田バンプ１０ａ〜１０ｃと対で配線導出
を行い、それぞれ外部信号端子９ａ〜９ｃと外部接地端
子１１ａ〜１１ｃに接続する。
号配線導出は、半田バンプ８ａ〜８ｅを形成し、公知の
フリップチップ技術で信号配線導出部５ａ〜５ｅと外部
信号端子９ａ〜９ｄ間をそれぞれ接続する。この配線導
出に際し、その配線を伝達する信号の立ち上がり時間、
立ち下がり時間が約１ｎｓ以下となる超高速信号配線導
出部（本実施例では配線導出部５ａ〜５ｃの半田バンプ
８ａ〜８ｃ）は、半導体集積回路チップ１の上面の接地
層６に設けた半田バンプ１０ａ〜１０ｃと対で配線導出
を行い、それぞれ外部信号端子９ａ〜９ｃと外部接地端
子１１ａ〜１１ｃに接続する。
【０００９】
【発明の効果】以上説明したように本発明の半導体集積
回路配線構造は、半導体集積回路チップの表面絶縁層の
上面に、外部への配線導出部を除いた全面を金、アルミ
ニウム等の金属で覆い、この金属面を半導体集積回路チ
ップの接地端子の配線層に、半導体集積回路チップの表
面絶縁層に形成した複数個のスルーホールを経由して電
気的に接続して接地層とした配線構造とし、さらに、半
導体集積回路チップの外部への配線導出は、半田バンプ
を形成し、公知のフリップチップ技術で行われるが、そ
の配線導出に際し、その配線を伝達する信号の立ち上が
り時間、立ち下がり時間が約１ｎｓ以下となる超高速配
線導出部は半導体集積回路チップの上面の接地層に形成
した半田バンプと対で配線導出を行う構造とすることに
より、超高速配線間の結合容量を減少し、結合容量に比
例するクロストーク雑音を低減出来、かつ半導体集積回
路チップの表面絶縁層の上面が、半導体集積回路チップ
の接地端子の配線層に電気的に接続された金属で覆われ
ているため、電磁放射によるＥＭＩ障害を防止出来る効
果がある。
回路配線構造は、半導体集積回路チップの表面絶縁層の
上面に、外部への配線導出部を除いた全面を金、アルミ
ニウム等の金属で覆い、この金属面を半導体集積回路チ
ップの接地端子の配線層に、半導体集積回路チップの表
面絶縁層に形成した複数個のスルーホールを経由して電
気的に接続して接地層とした配線構造とし、さらに、半
導体集積回路チップの外部への配線導出は、半田バンプ
を形成し、公知のフリップチップ技術で行われるが、そ
の配線導出に際し、その配線を伝達する信号の立ち上が
り時間、立ち下がり時間が約１ｎｓ以下となる超高速配
線導出部は半導体集積回路チップの上面の接地層に形成
した半田バンプと対で配線導出を行う構造とすることに
より、超高速配線間の結合容量を減少し、結合容量に比
例するクロストーク雑音を低減出来、かつ半導体集積回
路チップの表面絶縁層の上面が、半導体集積回路チップ
の接地端子の配線層に電気的に接続された金属で覆われ
ているため、電磁放射によるＥＭＩ障害を防止出来る効
果がある。
【図１】本発明の一実施例を示し、（ａ）は平面図の一
部であり、（ｂ）はそのＡ−Ａ線断面図、（ｃ）はその
Ｂ−Ｂ線断面図である。
部であり、（ｂ）はそのＡ−Ａ線断面図、（ｃ）はその
Ｂ−Ｂ線断面図である。
１ 半導体集積回路チップ ２ 半導体集積回路基板 ３ 配線層 ４ａ〜４ｃ 絶縁層 ５ａ〜５ｅ 信号配線導出部 ６ 金属面（接地層） ７ａ〜７ｈ スルーホール ８ａ〜８ｅ，１０ａ〜１０ｃ 半田バンプ ９ａ〜９ｄ 外部信号端子 １１ａ〜１１ｃ 外部接地端子
Claims (2)
- 【請求項１】 半導体集積回路チップの表面絶縁層の上
面に、外部への配線導出部を除いた全面を金、アルミニ
ウム等の金属で覆って金属面とし、この金属面を前記半
導体集積回路チップの接地端子の配線層に、前記表面絶
縁層に形成した複数個のスルーホールを経由して電気的
に接続し接地層とした配線構造を具備したことを特徴と
する半導体集積回路配線構造。 - 【請求項２】 前記半導体集積回路チップの外部への信
号配線導出は、前記配線導出部に第１の半田バンプを形
成し、前記接地層に設けた第２の半田バンプと対で配線
導出を行うように構成したことを特徴とする請求項１記
載の半導体集積回路配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311153A JPH05206218A (ja) | 1991-11-27 | 1991-11-27 | 半導体集積回路配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311153A JPH05206218A (ja) | 1991-11-27 | 1991-11-27 | 半導体集積回路配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206218A true JPH05206218A (ja) | 1993-08-13 |
Family
ID=18013748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311153A Withdrawn JPH05206218A (ja) | 1991-11-27 | 1991-11-27 | 半導体集積回路配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782483B1 (ko) * | 2006-01-19 | 2007-12-05 | 삼성전자주식회사 | 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 |
-
1991
- 1991-11-27 JP JP3311153A patent/JPH05206218A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782483B1 (ko) * | 2006-01-19 | 2007-12-05 | 삼성전자주식회사 | 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 |
| US7745922B2 (en) | 2006-01-19 | 2010-06-29 | Samsung Electronics Co., Ltd. | Package board having internal terminal interconnection and semiconductor package employing the same |
| USRE46666E1 (en) | 2006-01-19 | 2018-01-09 | Samsung Electronics Co., Ltd. | Package board having internal terminal interconnection and semiconductor package employing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |