JPH03155653A - 半導体集積回路配線構造 - Google Patents
半導体集積回路配線構造Info
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- JPH03155653A JPH03155653A JP29573589A JP29573589A JPH03155653A JP H03155653 A JPH03155653 A JP H03155653A JP 29573589 A JP29573589 A JP 29573589A JP 29573589 A JP29573589 A JP 29573589A JP H03155653 A JPH03155653 A JP H03155653A
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 12
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052737 gold Inorganic materials 0.000 claims abstract description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路配線構造に関し、特にＥＭＩ
障害及びクロストーク雑音の発生を防止する配線構造に
関する。
障害及びクロストーク雑音の発生を防止する配線構造に
関する。
［従来の技術］
従来、この種の半導体集積回路配線構造は、半導体集積
回路チップに形成した表面絶縁層のうち外部への配線導
出部に該当する箇所を除去し、その配線導出部のみから
ワイヤーボンディング等で金５アルミニウム等の細線を
用い配線を外部端子へ導出するようにしていた。
回路チップに形成した表面絶縁層のうち外部への配線導
出部に該当する箇所を除去し、その配線導出部のみから
ワイヤーボンディング等で金５アルミニウム等の細線を
用い配線を外部端子へ導出するようにしていた。
［発明が解決しようとする課８］
上述した。従来の半導体集積回路配線構造にあっては半
導体集積回路チップの上面は表面絶縁層のため、下層の
配線層からの電磁放射によるＥＭＩ障害の原因となる等
の欠点を有していた。
導体集積回路チップの上面は表面絶縁層のため、下層の
配線層からの電磁放射によるＥＭＩ障害の原因となる等
の欠点を有していた。
また、その配線導出に際し、配線を伝達する信号の立ち
上がり時間、立ち下がり時間が約１ｎａ以下の超高速と
なると、隣接する導出信号配線同士が干渉しクロストー
ク雑音を発生するという欠点を有してた。
上がり時間、立ち下がり時間が約１ｎａ以下の超高速と
なると、隣接する導出信号配線同士が干渉しクロストー
ク雑音を発生するという欠点を有してた。
［課題を解決するための手段］
本発明は上記課題を解決するためになしたもので、その
解決手段として第１項の発明に係る半導体集積回路配線
構造は、半導体集積回路チップに形成した表面絶縁層の
上面に、外部への配線導出部を除いて全面を金、アルミ
ニウム等の金属面で覆い、該金属面を半導体集積回路チ
ップの接地端子の配線層に半導体集積回路チップの絶縁
層に形成した数箇所のスルーホールを経由して、電気的
に接続し接地層として形成した構成としている。
解決手段として第１項の発明に係る半導体集積回路配線
構造は、半導体集積回路チップに形成した表面絶縁層の
上面に、外部への配線導出部を除いて全面を金、アルミ
ニウム等の金属面で覆い、該金属面を半導体集積回路チ
ップの接地端子の配線層に半導体集積回路チップの絶縁
層に形成した数箇所のスルーホールを経由して、電気的
に接続し接地層として形成した構成としている。
また、第２項では更に金、アルミニウム等の細線を用い
たワイヤーボンディングにて半導体集積回路チップの外
部への配線導出を行なう際に、その配線を伝達する信号
の立ち上がり時間、立ち下がり時間が約１ｎＳ以下とな
る超高速配線導出部を半導体集積回路チップの上面に設
けた接地層と対にして配線導出を行う構成としている。
たワイヤーボンディングにて半導体集積回路チップの外
部への配線導出を行なう際に、その配線を伝達する信号
の立ち上がり時間、立ち下がり時間が約１ｎＳ以下とな
る超高速配線導出部を半導体集積回路チップの上面に設
けた接地層と対にして配線導出を行う構成としている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体集積回路配線構
造の部分平面図、第２図はそのＡ−Ａ線に沿う断面図、
第３図はそのＢ−Ｂ線に沿う断面図である。
造の部分平面図、第２図はそのＡ−Ａ線に沿う断面図、
第３図はそのＢ−Ｂ線に沿う断面図である。
公知のプレーナー技術で製造された半導体集積回路チッ
プｌは、半導体集積回路基板２、配線層３、絶縁層４ａ
〜４ｃで構成されている。
プｌは、半導体集積回路基板２、配線層３、絶縁層４ａ
〜４ｃで構成されている。
その半導体集積回路チップｌの表面絶縁層４Ｃの上面に
外部への信号配線導出部５ａ〜５ｅを除いた全面を金、
アルミニウム等の金属面６で覆い、該金属６を接地層と
するため、表面絶縁層４ｃ、内部絶縁層４ｂに複数個の
スルーホール７ａ〜７ｈをあけ、半導体集積回路チップ
１の内部接地端子の配線層３に電気的に接続する。
外部への信号配線導出部５ａ〜５ｅを除いた全面を金、
アルミニウム等の金属面６で覆い、該金属６を接地層と
するため、表面絶縁層４ｃ、内部絶縁層４ｂに複数個の
スルーホール７ａ〜７ｈをあけ、半導体集積回路チップ
１の内部接地端子の配線層３に電気的に接続する。
又、半導体集積回路チップ１の外部への信号配線導出は
、金、アルミニウム等の細線８ａ〜８ｅにより、公知の
ワイヤーボンディング技術等で信号配線導出部５ａ〜５
ｅと外部端子９ａ〜９ｄ間をそれぞれ接続する。
、金、アルミニウム等の細線８ａ〜８ｅにより、公知の
ワイヤーボンディング技術等で信号配線導出部５ａ〜５
ｅと外部端子９ａ〜９ｄ間をそれぞれ接続する。
この配線導出に際し、その配線を伝達する信号の立ち上
がり時間、立ち下がり時間が約１ｎＳ以下となる超高速
信号配線導出部［本実施例では配線導出部５ａ〜５ｅｌ
は半導体集積回路チップ１の上面に設けた接地層６と対
で配線導出を行なうため、信号配線導出部５ａ〜５ｅと
同様に、金、アルミニウム等の細線１０ａ〜ｌＯｃより
、接地層６と外部端子１１ａ−１１ｃ間をそれぞれ接続
する。
がり時間、立ち下がり時間が約１ｎＳ以下となる超高速
信号配線導出部［本実施例では配線導出部５ａ〜５ｅｌ
は半導体集積回路チップ１の上面に設けた接地層６と対
で配線導出を行なうため、信号配線導出部５ａ〜５ｅと
同様に、金、アルミニウム等の細線１０ａ〜ｌＯｃより
、接地層６と外部端子１１ａ−１１ｃ間をそれぞれ接続
する。
［発明の効果］
上記説明したように１本発明の半導体集積回路配線構造
は、半導体集積回路チップに形成した表面絶縁層の上面
に、外部への配線導出部を除いて全面を金、アルミニウ
ム等の金属面で覆い、該金属面を半導体集積回路チップ
の接地端子の配線層に半導体集積回路チップの絶縁層に
形成した数箇所のスルーホールを経由して、電気的に接
続し接地層として形成した構成としたため半導体集積回
路チップの表面絶縁層の上面が、半導体集積回路チップ
の接地端子の配線層に電気的に接続された金属で覆われ
ているため、電磁放射によるＥＭＩ障害を防止出来る効
果がある。
は、半導体集積回路チップに形成した表面絶縁層の上面
に、外部への配線導出部を除いて全面を金、アルミニウ
ム等の金属面で覆い、該金属面を半導体集積回路チップ
の接地端子の配線層に半導体集積回路チップの絶縁層に
形成した数箇所のスルーホールを経由して、電気的に接
続し接地層として形成した構成としたため半導体集積回
路チップの表面絶縁層の上面が、半導体集積回路チップ
の接地端子の配線層に電気的に接続された金属で覆われ
ているため、電磁放射によるＥＭＩ障害を防止出来る効
果がある。
また、第２項の発明は金、アルミニウム等の細線を用い
たワイヤーボンディングにて半導体集積回路チップの外
部への配線導出を行なう際に、その配線を伝達する信号
の立ち上がり時間、立ち下がり時間が約Ｉｎｓ以下とな
る超高速配線導出部を半導体集積回路チップの上面に設
けた接地層と対にして配線導出を行なう構成としたため
、上記効果に加えて更に、超高速配線間の結合容量を減
少し５結合容量に比例するクロストーク雑音を低減出来
る効果がある。
たワイヤーボンディングにて半導体集積回路チップの外
部への配線導出を行なう際に、その配線を伝達する信号
の立ち上がり時間、立ち下がり時間が約Ｉｎｓ以下とな
る超高速配線導出部を半導体集積回路チップの上面に設
けた接地層と対にして配線導出を行なう構成としたため
、上記効果に加えて更に、超高速配線間の結合容量を減
少し５結合容量に比例するクロストーク雑音を低減出来
る効果がある。
第１図は本発明の一実施例を示す半導体集積回路配線構
造の部分平面図、第２図はそのＡ−Ａ線に沿う断面図、
第３図はそのＢ−Ｂ線に沿う断面図である。 ｌ：半導体＃Ｉ積回路チップ ２：半導体集積回路基板 ３：配線層 ４ａ〜４ｃ：絶縁層 ５ａ〜５ｅ：信号配線導出部 ６：金属面［接地層１ ７ａ〜７ｈニスルーホール ８ａ〜８ｅ。 １０ａ−１０ｃ：ワイヤーボンディング用アルミニウム
等の細線 ９ａ〜９ｄ。 １１ａ−１１ｃ：外部端子
造の部分平面図、第２図はそのＡ−Ａ線に沿う断面図、
第３図はそのＢ−Ｂ線に沿う断面図である。 ｌ：半導体＃Ｉ積回路チップ ２：半導体集積回路基板 ３：配線層 ４ａ〜４ｃ：絶縁層 ５ａ〜５ｅ：信号配線導出部 ６：金属面［接地層１ ７ａ〜７ｈニスルーホール ８ａ〜８ｅ。 １０ａ−１０ｃ：ワイヤーボンディング用アルミニウム
等の細線 ９ａ〜９ｄ。 １１ａ−１１ｃ：外部端子
Claims (2)
- （１）半導体集積回路チップに形成した表面絶縁層の上
面に、外部への配線導出部を除いて全面を金、アルミニ
ウム等の金属面で覆い、該金属面を半導体集積回路チッ
プの接地端子の配線層に半導体集積回路チップの絶縁層
に形成した数箇所のスルーホールを経由して、電気的に
接続し接地層として形成したことを特徴とする半導体集
積回路配線構造。 - （２）金、アルミニウム等の細線を用いたワイヤーボン
ディングにて半導体集積回路チップの外部への配線導出
を行なう際に、その配線を伝達する信号の立ち上がり時
間、立ち下がり時間が約１ｎｓ以下となる超高速配線導
出部を半導体集積回路チップの上面に設けた接地層と対
にして配線導出を行うことを特徴とする請求項第１項記
載の半導体集積回路配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573589A JPH03155653A (ja) | 1989-11-14 | 1989-11-14 | 半導体集積回路配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573589A JPH03155653A (ja) | 1989-11-14 | 1989-11-14 | 半導体集積回路配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155653A true JPH03155653A (ja) | 1991-07-03 |
Family
ID=17824495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29573589A Pending JPH03155653A (ja) | 1989-11-14 | 1989-11-14 | 半導体集積回路配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566759B2 (en) | 2007-08-24 | 2013-10-22 | International Business Machines Corporation | Structure for on chip shielding structure for integrated circuits or devices on a substrate |
| US8589832B2 (en) | 2007-08-24 | 2013-11-19 | International Business Machines Corporation | On chip shielding structure for integrated circuits or devices on a substrate and method of shielding |
-
1989
- 1989-11-14 JP JP29573589A patent/JPH03155653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566759B2 (en) | 2007-08-24 | 2013-10-22 | International Business Machines Corporation | Structure for on chip shielding structure for integrated circuits or devices on a substrate |
| US8589832B2 (en) | 2007-08-24 | 2013-11-19 | International Business Machines Corporation | On chip shielding structure for integrated circuits or devices on a substrate and method of shielding |
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