KR20140012677A - 반도체 장치 - Google Patents

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KR20140012677A
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신지 바바
마사끼 와따나베
무네하루 도꾸나가
가즈유끼 나까가와
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공한다. 본 발명에서는, 반도체 칩을 탑재하는 배선 기판으로서, 빌드업 기판을 사용하지 않고, 관통 기판(THWB)을 사용한다. 이에 의해, 본 발명에서는, 코어층만으로 이루어지는 관통 기판을 사용함으로써, 빌드업층과 코어층과의 열 팽창 계수의 상위를 고려할 필요가 없고, 게다가 빌드업층이 존재하지 않으므로, 빌드업층에 형성되는 미세한 비아의 전기적인 절단도 고려할 필요가 없게 된다. 이 결과, 본 발명에 따르면, 비용 저감을 도모하면서, 반도체 장치의 신뢰성 향상을 도모할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 범프 전극(돌기 전극)을 사용해서 반도체 칩을 배선 기판 상에 탑재하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 출원 공개 제2002-246552호 공보(특허문헌 1)에는, 직사각형 형상을 한 반도체 칩의 주연부에만 외부 접속 단자인 범프 전극을 형성하고, 이 범프 전극에 의해, 반도체 칩을 배선 기판 상에 탑재하는 기술이 기재되어 있다.
일본 특허 출원 공개 제2002-246552호 공보
반도체 장치는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 반도체 소자와 다층 배선을 형성한 반도체 칩과, 이 반도체 칩을 덮도록 형성된 패키지로 형성되어 있다. 패키지에는, (1) 반도체 칩에 형성되어 있는 반도체 소자와 외부 회로를 전기적으로 접속한다고 하는 기능이나, (2) 습도나 온도 등의 외부 환경으로부터 반도체 칩을 보호하고, 진동이나 충격에 의한 파손이나 반도체 칩의 특성 열화를 방지하는 기능이 있다. 또한, 패키지에는, (3) 반도체 칩의 핸들링을 용이하게 하는 등의 기능이나, (4) 반도체 칩의 동작시에 있어서의 발열을 방산시키고, 반도체 소자의 기능을 최대한으로 발휘시키는 기능 등도 갖추고 있다. 이와 같은 기능을 갖는 패키지에는 다양한 종류가 존재한다.
이하에, 패키지의 구성예에 대해서 설명한다. 예를 들어, 반도체 칩의 표면에 외부 접속 단자로서의 범프 전극(돌기 전극)을 형성하고, 이 범프 전극에 의해, 반도체 칩을 배선 기판에 실장하는 타입의 BGA(Ball Grid Array) 패키지가 존재한다. 이 BGA 패키지에서는 반도체 칩에 형성된 범프 전극의 고 밀도화, 협 피치화에 대응하여 파인 피치(협 피치)의 배선을 형성하기 쉬운 빌드업 기판이 사용되어 있다. 이 빌드업 기판의 구조의 일례를 들면, 예를 들어, 코어층을 끼우는 빌드업층을 갖고 있다. 또한, 이 빌드업층에는 미세한 비아가 형성되고, 이 비아는 자유롭게 배치할 수 있다. 또한, 이 미세한 비아 상에는, 단자를 배치할 수 있다. 그 이유에 대해서 설명한다. 빌드업층에 형성되는 미세한 비아에서는, 비아 직경이 미세하므로, 비아의 내부에 도체막을 매립하는 것은 용이하다. 그 결과, 비아의 상부가 도체막으로 덮개가 씌어진 상태를 만들 수 있으므로, 비아 상에 단자를 배치해도, 비아와 단자와의 확실한 전기적인 접속을 실현할 수 있다. 이와 같이, 빌드업 기판은, 미세한 비아 상에도 단자를 배치할 수 있으므로, 배선을 형성할 때의 제약이 적어, 파인 피치의 배선을 형성하기 쉽다고 한 이점이 있다.
그런데, 본 발명자가 검토한 바, 빌드업 기판에는, 이하에 기재된 문제점이 있는 것을 새롭게 발견하였다. 이 문제점에 대해서 설명한다. 우선 처음에, 빌드업 기판에는 코어층과, 이 코어층을 끼우도록 형성된 빌드업층이 존재하지만, 이 이유에 대해서 설명한다.
예를 들어, 반도체 장치가 동작하면, 반도체 칩이 발열하고, 이 발열에 의해 생긴 열이 반도체 칩으로부터 빌드업 기판에 전달한다. 그 결과, 빌드업 기판에 열이 가해짐으로써, 빌드업 기판이 팽창된다. 이 빌드업 기판의 팽창이 커지면, 빌드업 기판과 반도체 칩과의 간극을 밀봉하는 밀봉 수지(예를 들어 언더필재)에 스트레스가 가해짐으로써, 예를 들어, 반도체 칩과 밀봉 수지와의 계면이나, 밀봉 수지와 빌드업 기판과의 계면에 크랙이 발생하고, 반도체 장치의 신뢰성을 저하시키게 될 경우가 있다. 이로 인해, 빌드업 기판은, 그 열 팽창 계수(α)를 가능한 한 작게 하기 위해(반도체 칩의 열 팽창 계수에 근접하기 위해), 글래스 섬유로 만든 직포인 글래스 클로스를 함유하는 코어층을 형성하여, 빌드업 기판의 열 팽창 계수를 작게 하도록 하고 있다. 그러나, 글래스 클로스를 함유하는 코어층만으로 빌드업 기판을 구성하면, 미세한 비아를 형성하는 것이 곤란해진다. 그 때문에, 통상적으로, 빌드업 기판에서는 코어층을 끼우도록 빌드업층을 형성하고, 이 빌드업층에 글래스 클로스를 함유시키지 않음으로써 미세한 비아를 형성할 수 있도록 하고 있다. 즉, 빌드업층은 글래스 클로스를 포함하지 않도록 구성하고 있으므로, 미세한 비아를 형성하는 것이 가능하게 되어 있다. 단, 빌드업층에 있어서도, 열 팽창 계수를 작게 할 필요가 있으므로, 글래스 클로스 대신에 글래스 필러(입상, 비즈 형상의 글래스)를 첨가하고 있다. 이상의 점으로부터, 빌드업 기판은 코어층과, 이 코어층을 끼우도록 형성된 빌드업층으로 구성되게 된다.
여기서, 상술한 바와 같이 코어층에는 글래스 클로스가 함유되어 있는 한편, 빌드업층에는 글래스 클로스 대신에 글래스 필러가 함유되어 있다. 그런데, 글래스 필러를 함유하는 빌드업층의 열 팽창 계수는, 글래스 클로스를 함유하는 코어층의 열 팽창 계수 정도로는 작아지지 않는다. 일례를 들면, 코어층의 열 팽창 계수는 17 내지 20ppm 정도이고, 빌드업층의 열 팽창 계수는 40 내지 60ppm 정도이다. 이 결과, 빌드업층과 코어층의 열 팽창 계수가 상위하게 되고, 빌드업층과 코어층 사이에 열 팽창 계수의 상위에 기인하는 열 스트레스가 가해지게 된다. 그리고, 본 발명자는, 이 열 스트레스에 의해, 빌드업층에 형성되어 있는 미세한 비아가 전기적으로 절단되기 쉬워지고, 이에 의해, 장래적으로 반도체 장치의 신뢰성이 저하될 우려가 있는 것을 발견하였다.
본 발명의 목적은, 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
대표적인 실시 형태에 있어서의 반도체 장치는, 반도체 칩을 탑재하는 배선 기판으로서, 빌드업 기판을 사용하지 않고, 관통 기판을 사용하는 것을 특징으로 하는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
빌드업층과 코어층과의 열 팽창 계수의 상위를 고려할 필요가 없고, 게다가 빌드업층이 존재하지 않으므로, 빌드업층에 형성되는 미세한 비아의 전기적인 절단도 고려할 필요가 없게 된다. 이 결과, 비용 저감을 도모하면서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명자가 검토한 반도체 칩의 외관 구성을 도시하는 상면도이다.
도 2는 본 발명자가 검토한 반도체 장치의 구성을 도시하는 측면도이다.
도 3은 본 발명자가 검토한 반도체 장치의 일부를 도시하는 도면이며, 빌드업 기판의 내부 구조를 도시하는 도면이다.
도 4는 실시 형태에 있어서의 반도체 칩의 표면 구조를 도시하는 도면이다.
도 5는 실시 형태에 있어서의 반도체 장치의 구성을 도시하는 측면도이다.
도 6은 실시 형태에 있어서의 반도체 장치의 일부를 도시하는 도면이며, 관통 기판의 내부 구조를 도시하는 도면이다.
도 7은 실시 형태에 있어서의 관통 기판의 일부 구성을 도시하는 평면도이다.
도 8은 쓰루홀 상에 단자를 배치하는 구성예를 도시하는 도면이다.
도 9는 쓰루홀과 랜드의 위치 관계가 어긋난 경우의 구성예를 도시하는 도면이다.
도 10은 땜납으로 이루어지는 반구 형상의 범프 전극의 사이즈를 작게 하여, 이 범프 전극을 관통 기판 상에 탑재하는 상태를 도시하는 단면도이다.
도 11은 주상 범프 전극을 관통 기판 상에 탑재하는 상태를 도시하는 부분 단면도이다.
도 12는 본 발명자가 검토한 반도체 칩에 형성된 재배선 구조를 도시하는 단면도이다.
도 13은 실시 형태에 있어서의 반도체 칩에 형성된 범프 구조를 도시하는 단면도이다.
도 14는 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 15는 도 14에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 16은 도 15에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 17은 도 16에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 18은 실시 형태에 있어서의 반도체 장치의 다른 제조 공정을 도시하는 측면도이다.
도 19는 도 18에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 20은 도 19에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 21은 도 20에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 22는 금으로 이루어지는 스터드 범프 전극을 관통 기판 상에 탑재하는 상태를 도시하는 단면도이다.
도 23은 변형예에 있어서의 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 24는 도 23에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 25는 도 24에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 26은 도 25에 후속하는 반도체 장치의 제조 공정을 도시하는 측면도이다.
도 27은 본 발명의 위치 부여를 설명하기 위한 그래프이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도일지라도 해칭을 붙이는 경우가 있다.
<도면을 사용한 과제의 설명>
우선, 본 발명자가 검토한 반도체 장치가 갖는 과제에 대해서, 도면을 참조하면서 설명한다. 도 1은, 본 발명자가 검토한 반도체 칩(CHP1)의 외관 구성을 도시하는 상면도이다. 도 1에 도시한 바와 같이, 반도체 칩(CHP1)은 직사각형 형상을 하고 있고, 반도체 칩(CHP1)의 표면 전체에 걸쳐 외부 접속 단자인 범프 전극(BMP)이 형성되어 있다. 이와 같이 구성되어 있는 반도체 칩(CHP1)을 패키징함으로써, 본 발명자가 검토한 반도체 장치를 얻을 수 있다.
도 2는, 본 발명자가 검토한 반도체 장치의 구성을 도시하는 측면도이다. 도 2에 도시한 바와 같이, 본 발명자가 검토한 반도체 장치는, 빌드업 기판(BPWB)을 갖고, 이 빌드업 기판(BPWB)의 이면(하면)에 복수의 땜납 볼(SB)이 형성되어 있다. 한편, 빌드업 기판(BPWB)의 표면(상면)에는, 반도체 칩(CHP1)이 탑재되어 있다. 이때, 반도체 칩(CHP1)에 형성되어 있는 복수의 범프 전극(BMP)이, 빌드업 기판(BPWB)의 표면에 형성되어 있는 단자(도시하지 않음)와 전기적으로 접속되도록, 반도체 칩(CHP1)이 빌드업 기판(BPWB) 상에 배치되어 있다. 그리고, 반도체 칩(CHP1)과 빌드업 기판(BPWB) 사이에 형성되는 간극에는, 밀봉용 수지인 언더필(UF)이 충전되어 있다. 이 언더필(UF)은 에폭시 수지인 경우가 많고, 반도체 칩(CHP1)과 빌드업 기판(BPWB)과의 접속 신뢰성을 확보하기 위해 사용되어 있다. 또한, 반도체 칩(CHP1)의 상면에는 실리콘 레진(SCE)을 통하여 히트 싱크(HS)가 배치되어 있다. 이 히트 싱크(HS)는 반도체 칩(CHP1)에서 발생한 열이 효율적으로 외부로 방산되도록 설치되어 있다. 즉, 히트 싱크(HS)는 반도체 칩(CHP1)의 방열 효율을 향상시키기 위해 설치되어 있다.
이와 같이 구성되어 있는 본 발명자가 검토한 반도체 장치에 관한 것으로, 특히, 빌드업 기판(BPWB)의 내부 구조에 대해서, 더욱 상세하게 설명한다. 도 3은, 본 발명자가 검토한 반도체 장치의 일부를 도시하는 도면이며, 빌드업 기판(BPWB)의 내부 구조를 도시하는 도면이다. 도 3에 도시한 바와 같이, 빌드업 기판(BPWB)은 코어층(CRL)과, 이 코어층(CRL)을 끼우도록 배치된 빌드업층(BPL1)과 빌드업층(BPL2)으로 형성되어 있다.
구체적으로, 코어층(CRL)에는 쓰루홀(TH)이 형성되어 있고, 빌드업층(BPL1)에는, 이 쓰루홀(TH)과 접속하는 다층 배선(도 3에서는 2층)이 형성되어 있다. 이 다층 배선은 빌드업층(BPL1)에 형성된 비아(VA)에 의해 서로 접속되어 있다. 빌드업층(BPL1)의 표면에는 솔더 레지스트(SR)가 형성되어 있고, 이 솔더 레지스트(SR)에 설치된 개구부로부터, 빌드업층(BPL1)을 구성하는 단자(랜드 패턴, 풋 패턴)(TE)가 노출되어 있다. 그리고, 이 단자(TE)와 범프 전극(BMP)이 전기적으로 접속하도록, 반도체 칩(CHP1)이 빌드업 기판(BPWB) 상에 탑재되어 있다.
한편, 빌드업층(BPL2)에도, 코어층(CRL)에 형성된 쓰루홀(TH)과 접속하는 다층 배선(도 3에서는 2층)이 형성되어 있다. 빌드업층(BPL2)의 표면에는 솔더 레지스트(SR)가 형성되어 있고, 이 솔더 레지스트(SR)에 설치된 개구부로부터, 빌드업층(BPL2)을 구성하는 이면 단자(BTE)가 노출되어 있다. 그리고, 이 이면 단자(BTE)와 전기적으로 접속하도록, 이면 단자(BTE) 상에 땜납 볼(SB)이 탑재되어 있다. 구체적으로, 도 3에 도시하는 빌드업 기판(BPWB)에서는, 코어층(CRL)(약 0.8㎜ 정도)과 빌드업층(BPL1) 및 빌드업층(BPL2)을 합친 기판 두께는, 약 1.0㎜ 정도이며, 쓰루홀(TH)의 직경은 약 150 내지 250㎛ 정도, 비아(VA)의 직경은 약 50㎛ 정도이다.
이와 같이 구성되어 있는 빌드업 기판(BPWB)에는, 반도체 칩(CHP1)에 형성되는 범프 전극(BMP)의 고 밀도화에 대응하여 파인 피치의 배선을 형성하기 쉽다고 하는 이점이 있다. 즉, 빌드업 기판(BPWB)은, 예를 들어, 코어층(CRL)을 끼우도록 빌드업층(BPL1)과 빌드업층(BPL2)을 갖고 있고, 이 빌드업층(BPL1)이나 빌드업층(BPL2)에는 미세한 비아(VA)가 형성되고, 이 비아(VA)는 자유롭게 배치할 수 있다. 또한, 이 미세한 비아(VA) 상에 단자(TE)를 배치할 수 있다. 그 이유에 대해서 설명한다. 빌드업층(BPL1)이나 빌드업층(BPL2)에 형성되는 미세한 비아(VA)에서는 비아 직경이 미세하므로, 비아(VA)의 내부에 도체막을 매립하는 것은 용이하다. 그 결과, 비아(VA)의 상부가 도체막으로 덮개가 씌어진 상태를 만들 수 있으므로, 비아(VA) 상에 단자(TE)를 배치해도, 비아(VA)와 단자(TE)와의 확실한 전기적인 접속을 실현할 수 있다. 이와 같이, 빌드업 기판(BPWB)은 미세한 비아(VA) 상에도 단자(TE)를 배치할 수 있으므로, 배선을 형성할 때의 제약이 적어, 파인 피치의 배선을 형성하기 쉽다고 한 이점이 있다.
또한, 도 3에 도시한 바와 같이, 빌드업 기판(BPWB)에서는 코어층(CRL)에 형성되는 쓰루홀(TH)의 벽면에는 도금막이 형성되지만, 쓰루홀(TH)의 직경은 크므로, 쓰루홀(TH)의 내부에는 도금막이 형성되지 않는다. 그러나, 도 3에 도시한 바와 같이, 쓰루홀(TH)의 내부에는 구멍 매립용 수지가 매립되어 있고, 쓰루홀(TH)의 내부가 충전되어 있다. 이로 인해, 도 3에 도시하는 빌드업 기판(BPWB)에서는 쓰루홀(TH) 상에도 미세한 비아(VA)나 배선을 배치할 수 있고, 이 점으로부터도, 배선을 형성할 때의 제약이 적어져, 파인 피치의 배선을 형성하기 쉬워져 있다.
그런데, 본 발명자가 검토한 바, 상술한 빌드업 기판(BPWB)에는, 이하에 기재된 문제점이 있는 것을 새롭게 발견하였다. 예를 들어, 반도체 장치가 동작하면, 반도체 칩(CHP1)이 발열하고, 이 발열에 의해 생긴 열이 반도체 칩(CHP1)으로부터 빌드업 기판(BPWB)에 전달한다. 그 결과, 빌드업 기판(BPWB)에 열이 가해짐으로써, 빌드업 기판(BPWB)이 팽창된다. 이 빌드업 기판(BPWB)의 팽창이 커지면, 빌드업 기판(BPWB)과 반도체 칩(CHP1)과의 간극을 밀봉하는 밀봉 수지[언더필(UF)]에 스트레스가 가해짐으로써, 예를 들어 반도체 칩과 밀봉 수지와의 계면이나, 밀봉 수지와 빌드업 기판과의 계면에 크랙이 발생하여, 반도체 장치의 신뢰성을 저하시키게 될 경우가 있다. 이로 인해, 빌드업 기판(BPWB)은, 그 열 팽창 계수(α)를 작게 하기 위해[(반도체 칩(CHP1)의 열 팽창 계수에 근접하기 위해], 글래스 섬유로 만든 직포인 글래스 클로스를 함유하는 코어층(CRL)을 형성하여, 빌드업 기판(BPWB)의 열 팽창 계수를 작게 하도록 하고 있다. 그러나, 글래스 클로스를 함유하는 코어층(CRL)만으로 빌드업 기판(BPWB)을 구성하면, 미세한 비아(VA)를 형성하는 것이 곤란해진다. 그 때문에, 통상적으로, 빌드업 기판(BPWB)에서는 코어층(CRL)을 끼우도록 빌드업층[BPL1(BPL2)]을 형성하고, 이 빌드업층[BPL1(BPL2)]에 글래스 클로스를 함유시키지 않음으로써 미세한 비아(VA)를 형성하도록 하고 있다. 즉, 빌드업층[BPL1(BPL2)]은 글래스 클로스를 포함하지 않도록 구성하고 있으므로, 미세한 비아(VA)를 형성하는 것이 가능하게 되어 있다. 단, 빌드업층[BPL1(BPL2)]에 있어서도, 열 팽창 계수를 작게 할 필요가 있으므로, 글래스 클로스 대신에 글래스 필러(입상, 비즈 형상의 글래스)를 첨가하고 있다.
여기서, 상술한 바와 같이 코어층(CRL)에는 글래스 클로스가 함유되어 있는 한편, 빌드업층[BPL1(BPL2)]에는 글래스 클로스 대신에 글래스 필러가 함유되어 있다. 그런데, 글래스 필러를 함유하는 빌드업층[BPL1(BPL2)]의 열 팽창 계수는, 글래스 클로스를 함유하는 코어층(CRL)의 열 팽창 계수 정도로는 작아지지 않는다. 일례를 들면, 코어층의 열 팽창 계수는 17 내지 20ppm 정도이고, 빌드업층의 열 팽창 계수는 40 내지 60ppm 정도이다. 이 결과, 빌드업층[BPL1(BPL2)]과 코어층(CRL)의 열 팽창 계수가 상위하게 되고, 빌드업층[BPL1(BPL2)]과 코어층(CRL) 사이에 열 팽창 계수의 상위에 기인하는 열 스트레스가 가해지게 된다. 그리고, 본 발명자는, 이 열 스트레스에 의해, 빌드업층[BPL1(BPL2)]에 형성되어 있는 미세한 비아(VA)가 전기적으로 절단되기 쉬워지고, 이에 의해, 반도체 장치의 신뢰성이 저하될 우려가 있는 것을 발견한 것이다. 따라서, 본 실시 형태에서는, 반도체 장치의 신뢰성을 향상시킬 수 있는 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태에 있어서의 반도체 장치에 대해서 설명한다.
<본 실시 형태에 있어서의 반도체 장치의 구성>
도 4는, 본 실시 형태에 있어서의 반도체 칩(CHP2)의 표면 구조를 도시하는 도면이다. 도 4에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 칩(CHP2)은, 직사각형 형상을 하고 있고, 반도체 칩(CHP2)의 표면 영역에 주상 범프 전극(주상 돌기 전극)(PLBMP1) 및 주상 범프 전극(PLBMP2)이 형성되어 있다. 또한, 이들 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)은, 예를 들어, 구리(Cu)로 이루어지는 주상부와, 이 주상부 상에 형성된 땜납으로 이루어지는 접속부로 구성되어 있다. 주상부의 높이는, 예를 들어 여기서는 약 30㎛ 정도이며, 접속부의 높이(땜납 높이)는 약 15㎛ 정도이다. 주상부의 형상은, 원기둥 형상이나 직육면체 형상이며, 평면에서 보았을 때에, 원기둥 형상일 때의 직경은 약 30 내지 35㎛ 정도이며, 직육면체 형상일 때의 1변의 길이는, 약 30 내지 35㎛ 정도이다.
구체적으로, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 도 4에 도시한 바와 같이, 반도체 칩(CHP2)의 표면 영역을, 영역(AR1)과, 이 영역(AR1)의 내측에 있는 영역(AR2)과, 이 영역(AR2)의 내측에 있는 영역(AR3)으로 나눈 경우, 영역(AR1)에 복수의 주상 범프 전극(PLBMP1)이 형성되고, 영역(AR3)에 복수의 주상 범프 전극(PLBMP2)이 형성되어 있다. 즉, 주상 범프 전극(PLBMP1)과 주상 범프 전극(PLBMP2)은, 영역(AR2)을 사이에 두고 이격되어 배치되어 있다. 이때, 영역(AR1)에서는, 복수열(도 4에서는 2열)에 걸쳐 복수의 주상 범프 전극(PLBMP1)이 형성되어 있고, 영역(AR3)에서는 균등하게 복수의 주상 범프 전극(PLBMP2)이 형성되어 있다.
또한, 여기서는, 영역(AR1)에 배치된 주상 범프 전극(PLBMP1)의 각각의 범프간의 최소 피치는, 영역(AR2)에 배치된 주상 범프 전극(PLBMP2)의 각각의 범프간의 최소 피치보다도 작게 되어 있다. 영역(AR1)에 배치된 주상 범프 전극(PLBMP1)의 각각의 범프간의 최소 피치는, 여기서는 약 40 내지 60㎛ 정도이다. 단, 주상 범프 전극(PLBMP1)의 각각의 범프간의 최소 피치가, 주상 범프 전극(PLBMP2)의 각각의 범프간의 최소 피치에 대하여 동등 이상으로 되는 경우라도, 특별히 문제는 없다.
한편, 영역(AR2)에는, 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2) 모두 형성되어 있지 않다.
즉, 본 실시 형태에 있어서의 반도체 칩(CHP2)의 특징은, 반도체 칩(CHP2)의 표면 전체에 주상 범프 전극[PLBMP1(PLBMP2)]이 형성되어 있는 것이 아니라, 영역(AR1)과 영역(AR3)에만 주상 범프 전극[PLBMP1(PLBMP2)]이 형성되고, 영역(AR2)에는 주상 범프 전극[PLBMP1(PLBMP2)]이 형성되어 있지 않은 점에 있다. 예를 들어, 도 1에 도시하는 본 발명자가 검토한 반도체 칩(CHP1)에서는, 반도체 칩(CHP1)의 표면 전체에 범프 전극(BMP)이 형성되어 있는 것에 반해, 도 4에 도시하는 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 영역(AR1)과 영역(AR3)에만 주상 범프 전극[PLBMP1(PLBMP2)]이 형성되고, 영역(AR2)에는 주상 범프 전극[PLBMP1(PLBMP2)]이 형성되어 있지 않은 것을 알 수 있다.
계속해서, 본 실시 형태에 있어서의 반도체 장치의 구성에 대해서 설명한다. 도 5는, 본 실시 형태에 있어서의 반도체 장치의 구성을 도시하는 측면도이다. 도 5에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 장치는 관통 기판(THWB)을 갖고, 이 관통 기판(THWB)의 이면(하면)에 복수의 땜납 볼(SB)이 형성되어 있다. 한편, 관통 기판(THWB)의 표면(상면)에는 반도체 칩(CHP2)이 탑재되어 있다. 이때, 반도체 칩(CHP2)에 형성되어 있는 복수의 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)이, 관통 기판(THWB)의 표면에 형성되어 있는 단자(도시하지 않음)와 전기적으로 접속되도록, 반도체 칩(CHP2)이 관통 기판(THWB) 상에 배치되어 있다. 그리고, 반도체 칩(CHP2)과 관통 기판(THWB) 사이에 형성되는 간극에는, 밀봉용 수지인 언더필(UF)이 충전되어 있다. 이 언더필(UF)은 에폭시 수지인 경우가 많고, 반도체 칩(CHP2)과 관통 기판(THWB)과의 접속 신뢰성을 확보하기 위해 사용되어 있다.
이와 같이 구성되어 있는 본 실시 형태에 있어서의 반도체 장치에 관한 것으로, 특히, 관통 기판(THWB)의 내부 구조에 대해서, 더욱 상세하게 설명한다. 도 6은, 본 실시 형태에 있어서의 반도체 장치의 일부를 도시하는 도면이며, 관통 기판(THWB)의 내부 구조를 도시하는 도면이다. 도 6에 도시한 바와 같이, 본 실시 형태에서는, 글래스 클로스를 함유하는 코어층(CRL)에 의해 관통 기판(THWB)이 형성되어 있다. 이 관통 기판(THWB)에서는, 관통 기판(THWB)의 표면(상면)으로부터 이면(하면)에 관통하는 쓰루홀(TH1, TH2, TH3)이 형성되어 있다. 그리고, 관통 기판(THWB)의 표면에는 솔더 레지스트[SR(제1 솔더 레지스트)]가 형성되어 있고, 이 솔더 레지스트(SR)는 쓰루홀(TH1, TH2, TH3)의 내부에도 충전되어 있다. 솔더 레지스트(SR)에는 개구부가 형성되어 있고, 이 개구부로부터 복수의 단자(랜드 패턴, 풋 패턴)(TE1)나 복수의 단자(랜드 패턴, 풋 패턴)(TE2)가 노출되어 있다.
예를 들어, 관통 기판(THWB)의 표면에는, 복수의 단자(TE1)가 형성되어 있고, 복수의 단자(TE1)의 일부는, 관통 기판(THWB)의 표면에서, 쓰루홀(TH1)과 전기적으로 접속되고, 복수의 단자(TE1)의 다른 일부는, 관통 기판(THWB)의 표면에서, 쓰루홀(TH2)과 전기적으로 접속되어 있다. 또한, 관통 기판(THWB)의 표면에는, 복수의 단자(TE2)도 형성되어 있고, 복수의 단자(TE2)는 관통 기판(THWB)의 표면에서, 쓰루홀(TH3)과 전기적으로 접속되어 있다. 이때, 관통 기판(THWB)의 표면 상에는, 반도체 칩(CHP2)이 탑재되어 있고, 이 반도체 칩(CHP2)에 형성되어 있는 주상 범프 전극(PLBMP1)과, 관통 기판(THWB)의 표면에 형성되어 있는 단자(TE1)가 전기적으로 접속되어 있다. 마찬가지로, 반도체 칩(CHP2)에 형성되어 있는 주상 범프 전극(PLBMP2)과, 관통 기판(THWB)의 표면에 형성되어 있는 단자(TE2)가 전기적으로 접속되어 있다. 즉, 관통 기판(THWB)은 코어층(CRL)의 표리면에 1층의 배선층만 갖고 있는 구조이며, 본 실시 형태에 있어서의 반도체 장치는, 그 배선층에 주상 범프 전극이 직접 전기적으로 접속된 구조라고 할 수 있다.
한편, 관통 기판(THWB)의 이면에도, 솔더 레지스트[SR(제2 솔더 레지스트)]가 형성되어 있다. 그리고, 솔더 레지스트(SR)에는 개구부가 형성되어 있고, 이 개구부로부터 복수의 이면 단자(BTE)가 노출되어 있다. 이들의 이면 단자(BTE)는 관통 기판(THWB)의 이면에서, 쓰루홀(TH1, TH2, TH3)에 전기적으로 접속되어 있고, 이들의 이면 단자(BTE) 상에 땜납 볼(SB)이 탑재되어 있다. 구체적으로, 본 실시 형태에 있어서의 관통 기판(THWB)에서는 코어층(CRL)(0.4㎜ 정도)에 의한 기판 두께(표면 및 이면의 배선 두께를 고려)는 0.5㎜ 정도이며, 쓰루홀 직경은 150㎛ 정도이다.
본 실시 형태에서는, 관통 기판(THWB)에 형성되는 쓰루홀(TH1, TH2, TH3)의 형성 위치나, 관통 전극(THWB)의 표면에 형성되는 단자(TE1)나 단자(TE2)의 형성 위치에 특징이 있으므로, 그 개략 구성에 대해서도 설명한다. 우선, 도 6에 있어서, 관통 기판(THWB) 상에는 반도체 칩(CHP2)이 탑재되어 있고, 이하에 기재된 영역으로 분할된다. 즉, 도 6에 도시한 바와 같이, 관통 기판(THWB) 상의 영역 중, 반도체 칩(CHP2)이 탑재되어 있지 않은 외측의 영역을 영역(AR0)으로 정의한다. 그리고, 반도체 칩(CHP2) 상의 영역에 관한 것으로, 도 4에 도시한 영역 구분에 대응하여, 반도체 칩(CHP2)의 영역(AR1)과, 반도체 칩(CHP2)의 영역(AR2)과, 반도체 칩(CHP2)의 영역(AR3)으로 분할한다. 이와 같이 하여, 관통 기판(THWB)의 표면 영역은, 상술한 4개의 영역으로 분할할 수 있다.
여기서, 영역(AR0)에 대해서 설명한다. 관통 기판(THWB)에 있어서, 영역(AR0)에는, 복수의 쓰루홀(TH2)이 형성되어 있다. 즉, 관통 기판(THWB)의 표면 영역 중 영역(AR0)에 복수의 쓰루홀(TH2)이 형성되어 있는 한편, 단자(TE1)나 단자(TE2)는 형성되어 있지 않다. 특히, 쓰루홀(TH2)은 단자(TE1)와 전기적으로 접속되지만, 이 단자(TE1)는 쓰루홀(TH2)이 형성되어 있는 영역(AR0)에는 형성되어 있지 않다.
계속해서, 영역(AR1)에 대해서 설명한다. 관통 기판(THWB)에 있어서, 영역(AR1)에는, 복수의 단자(TE1)가 형성되어 있다. 즉, 관통 기판(THWB)의 표면 영역 중 영역(AR1)에 복수의 단자(TE1)가 형성되어 있는 한편, 쓰루홀(TH1, TH2, TH3)은 형성되어 있지 않다. 특히, 복수의 단자(TE1) 중의 일부의 단자(TE1)는 쓰루홀(TH1)과 전기적으로 접속되고, 복수의 단자(TE1) 중의 다른 일부의 단자(TE1)는 쓰루홀(TH2)과 전기적으로 접속되지만, 이들의 쓰루홀(TH1)이나 쓰루홀(TH2)은 단자(TE1)가 형성되어 있는 영역(AR1)에는 형성되어 있지 않다. 또한, 반도체 칩(CHP2)에 있어서의 영역(AR1)에는, 복수의 주상 범프 전극(PLBMP1)이 형성되어 있고, 반도체 칩(CHP2)의 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)은 관통 기판(THWB)의 영역(AR1)에 형성되어 있는 단자(TE1)와 직접 접속되어 있다.
다음에, 영역(AR2)에 대해서 설명한다. 관통 기판(THWB)에 있어서, 영역(AR2)에는, 복수의 쓰루홀(TH1)이 형성되어 있다. 즉, 관통 기판(THWB)의 표면 영역 중 영역(AR2)에 복수의 쓰루홀(TH1)이 형성되어 있는 한편, 단자(TE1)나 단자(TE2)는 형성되어 있지 않다. 특히, 쓰루홀(TH1)은 단자(TE1)와 전기적으로 접속되지만, 이 단자(TE1)는 쓰루홀(TH1)이 형성되어 있는 영역(AR2)에는 형성되어 있지 않다. 또한, 반도체 칩(CHP2)에 있어서의 영역(AR2)에는, 복수의 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)이 형성되어 있지 않다.
또한, 영역(AR3)에 대해서 설명한다. 관통 기판(THWB)에 있어서, 영역(AR3)에는, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)가 형성되어 있다. 즉, 관통 기판(THWB)의 표면 영역 중 영역(AR3)에 복수의 쓰루홀(TH3)과 복수의 단자(TE2)가 동일한 영역에 형성되어 있다. 특히, 쓰루홀(TH3)은 단자(TE2)와 전기적으로 접속되지만, 이 단자(TE2)도, 쓰루홀(TH3)이 형성되어 있는 영역(AR3)에 형성되어 있다. 또한, 반도체 칩(CHP2)에 있어서의 영역(AR3)에는, 복수의 주상 범프 전극(PLBMP2)이 형성되어 있고, 반도체 칩(CHP2)의 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)은 관통 기판(THWB)의 영역(AR3)에 형성되어 있는 단자(TE2)와 직접 접속되어 있다.
본 실시 형태에 있어서의 관통 기판(THWB)은 상기와 같이 구성되어 있지만, 또한, 쓰루홀(TH1, TH2, TH3) 및 단자(TE1, TE2)의 위치 관계가 명료하게 되도록 평면도를 이용하여 설명한다. 도 7은, 본 실시 형태에 있어서의 관통 기판(THWB)의 일부 구성을 도시하는 평면도이다. 도 7에서는, 대략, 관통 기판(THWB)의 전체 영역 중의 1/4의 영역이 도시되어 있다. 또한, 도 7에서는, 영역(AR0), 영역(AR1), 영역(AR2) 및 영역(AR3)이 도시되어 있다.
여기서, 도 6과 도 7로부터, 영역(AR0)은, 평면에서 보아 반도체 칩(CHP2)의 외주보다도 외측에 위치하는 영역이다. 다른 표현을 하면, 영역(AR0)은, 평면에서 보아, 반도체 칩(CHP)과 겹치지 않는 영역이라고도 할 수 있다. 또한, 영역(AR1), 영역(AR2) 및 영역(AR3)은, 평면에서 보아 반도체 칩(CHP2)의 외주보다도 내측에 위치하는 영역이다. 다른 표현을 하면, 영역(AR1), 영역(AR2) 및 영역(AR3)은, 평면에서 보아, 반도체 칩(CHP)과 겹쳐 있는 영역이라고도 할 수 있다.
도 7에 있어서, 영역(AR1)에는, 복수의 단자(TE1)가 형성되어 있다. 구체적으로, 영역(AR1)에서는 2열에 걸쳐 복수의 단자(TE1)가 형성되어 있고, 예를 들어, 외측에 가까운 열에 배치되어 있는 단자(TE1)의 수는, 내측에 가까운 열에 배치되어 있는 단자(TE1)의 수보다도 많게 되어 있다. 그리고, 외측에 가까운 열에 배치되어 있는 단자(TE1)는, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과 전기적으로 접속되어 있다. 구체적으로, 영역(AR0)에는, 복수의 쓰루홀(TH2)이 형성되어 있고, 이들의 쓰루홀(TH2)에 접촉하도록 랜드(LND2)가 형성되어 있다. 그리고, 이 랜드(LND2)와, 외측에 가까운 열에 배치되어 있는 단자(TE1)가, 배선(WIRE2)으로 접속되어 있다.
한편, 내측에 가까운 열에 배치되어 있는 단자(TE1)는, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과 전기적으로 접속되어 있다. 구체적으로, 영역(AR2)에는, 복수의 쓰루홀(TH1)이 형성되어 있고, 이들의 쓰루홀(TH1)에 접촉하도록 랜드(LND1)가 형성되어 있다. 그리고, 이 랜드(LND1)와, 내측에 가까운 열에 배치되어 있는 단자(TE1)가, 배선(WIRE1)으로 접속되어 있다.
계속해서, 영역(AR3)에는, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)가 형성되어 있다. 영역(AR3)에 형성되어 있는 단자(TE2)는, 마찬가지로 영역(AR3)에 형성되어 있는 쓰루홀(TH3)과 전기적으로 접속되어 있다. 구체적으로, 영역(AR3)에는, 복수의 쓰루홀(TH3)이 형성되어 있고, 이들의 쓰루홀(TH3)에 접촉하도록 랜드(LND3)가 형성되어 있다. 그리고, 이 랜드(LND3)와, 단자(TE2)가, 배선(WIRE3)으로 접속되어 있다. 즉, 단자(TE1)와 단자(TE2)는, 영역(AR2)을 사이에 두고 이격되어 배치되어 있다.
<본 실시 형태에 있어서의 반도체 장치의 특징>
본 실시 형태에 있어서의 반도체 장치는 상기와 같이 구성되어 있고, 이하에, 그 특징점에 대해서 상세하게 설명한다. 우선, 본 실시 형태에 있어서의 제1 특징점은, 예를 들어, 도 6에 도시한 바와 같이, 반도체 칩(CHP2)을 탑재하는 배선 기판으로서, 관통 기판(THWB)을 채용하고 있는 점에 있다. 즉, 본 실시 형태에서는, 도 3에 도시하는 바와 같은 빌드업 기판(BPWB)을 사용하지 않고, 도 6에 도시하는 바와 같은 관통 기판(THWB)을 사용하고 있다.
예를 들어, 도 3에 도시하는 바와 같은 빌드업 기판(BPWB)에서는, 글래스 클로스를 포함하는 코어층(CRL)과, 글래스 클로스 대신에 글래스 필러를 함유하는 빌드업층[BPL1(BPL2)]과의 재질의 차이로부터, 코어층(CRL)과 빌드업층[BPL1(BPL2)] 사이에 열 팽창 계수(α)의 상위가 존재한다. 그리고, 반도체 칩(CHP1)이 가열해서 빌드업 기판(BPWB)에 열 부하가 가해지면, 코어층(CRL)과 빌드업층[BPL1(BPL2)]과의 열 팽창 계수의 상위로부터, 빌드업층[BPL1(BPL2)]에 형성된 미세한 비아(VA)에 열 스트레스가 가해져, 미세한 비아(VA)가 전기적으로 절단되기 쉬워진다. 이 결과, 반도체 장치의 신뢰성 저하를 초래하게 된다.
이에 대해, 본 실시 형태에서는, 빌드업 기판(BPWB)을 사용하지 않고, 관통 기판(THWB)을 사용하고 있다. 이 관통 기판(THWB)은, 예를 들어, 도 6에 도시한 바와 같이, 글래스 클로스를 포함하는 코어층(CRL)만으로 구성되어 있고, 빌드업층[BPL1(BLP2)]은 형성되어 있지 않다. 이로 인해, 관통 기판(THWB)에서는, 코어층(CRL)과 빌드업층[BPL1(BPL2)]의 열 팽창 계수의 상위에 의해, 빌드업층[BPL1(BPL2)]에 형성되는 미세한 비아의 전기적인 절단이라고 하는 것이 생기지 않는다. 즉, 관통 기판(THWB)에서는, 애당초, 빌드업층[BPL1(BPL2)]이 존재하지 않으므로, 빌드업층[BPL1(BPL2)]에 형성되는 미세한 비아도 존재하지 않고, 미세한 비아의 전기적인 절단이라고 하는 문제점을 회피할 수 있는 것이다. 이와 같이 본 실시 형태에서는, 코어층(CRL)만으로 이루어지는 관통 기판(THWB)을 사용함으로써, 빌드업층[BPL1(BPL2)]과 코어층(CRL)과의 열 팽창 계수의 상위를 고려할 필요가 없고, 게다가 빌드업층[BPL1(BPL2)]이 존재하지 않으므로, 빌드업층[BPL1(BPL2)]에 형성되는 미세한 비아(VA)의 전기적인 절단도 고려할 필요가 없게 된다. 이 결과, 본 실시 형태에 따르면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 빌드업 기판(BPWB)에는 열 팽창 계수가 큰 빌드업층[BPL1(BPL2)]이 형성되어 있으므로, 빌드업 기판(BPWB)과 반도체 칩(CHP1)과의 간극을 밀봉하는 밀봉 수지[언더필(UF)]에도 큰 열 스트레스가 가해지기 쉬워, 밀봉 수지에 크랙이 발생하는 포텐셜도 높아진다. 이에 대해, 본 실시 형태에서는, 열 팽창 계수가 큰 빌드업층[BPL1(BPL2)]이 형성되어 있지 않고, 열 팽창 계수가 작은 코어층(CRL)만으로 구성되는 관통 기판(THWB)을 사용하고 있다. 이로 인해, 관통 기판(THWB)과 반도체 칩(CHP2)과의 간극을 밀봉하는 밀봉 수지[언더필(UF)]에, 빌드업 기판(BPWB)을 사용하는 경우일수록 큰 열 스트레스가 가해지기 어려워지므로, 밀봉 수지에 크랙이 발생하는 포텐셜도 낮게 할 수 있다. 따라서, 이 점으로부터도, 본 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이상과 같이 관통 기판(THWB)을 사용하는 것에 의한 이점에 대해서 설명하였지만, 관통 기판(THWB)에는 상술한 장점 외에 단점도 존재한다. 이하에, 이 단점에 대해서도 설명하고, 본 실시 형태에서는, 이 관통 기판(THWB)의 단점을 극복하는 고안을 실시하고 있는 것을 설명한다. 우선, 빌드업 기판(BPWB)에서는, 예를 들어, 도 3에 도시한 바와 같이, 미세한 비아(VA)의 내부는 도체막으로 매립되어 있으므로, 미세한 비아(VA) 상에도 단자(TE)를 형성할 수 있다. 따라서, 빌드업 기판(BPWB)에서는, 예를 들어, 미세한 비아(VA) 상에도 단자(TE)를 배치할 수 있도록 배선을 형성할 때의 제약이 적으므로, 파인 피치의 배선을 형성하기 쉽다.
이에 대해, 관통 기판(THWB)은, 예를 들어, 도 6에 도시한 바와 같이, 코어층(CRL)만으로 구성되어 있고, 이 코어층(CRL)을 관통하는 쓰루홀(TH1, TH2, TH3)이 형성되어 있다. 바꿔 말하면, 본 실시 형태에 있어서의 관통 기판(THWB)에서는, 표면으로부터 이면에 관통하는 쓰루홀(TH1, TH2, TH3)이 형성되어 있지만, 이 쓰루홀(TH1, TH2, TH3) 상에 단자(TE1)나 단자(TE2)를 배치할 수 없다고 하는 제약이 있다. 이 이유에 대해서 설명한다. 관통 기판(THWB)에 형성되는 쓰루홀(TH1, TH2, TH3)의 직경은, 예를 들어, 150㎛ 정도이며, 미세한 비아의 직경(50㎛ 정도)보다도 커지고 있다. 이 점으로부터, 쓰루홀(TH1, TH2, TH3)에 도금막(도체막)을 형성해도, 내벽에만 도금막이 형성되고, 쓰루홀(TH1, TH2, TH3)의 내부는 도금막으로 충전되지 않고 중공 상태가 된다.
이와 같이 구성되어 있는 쓰루홀(TH1, TH2, TH3) 중, 쓰루홀(TH1)을 예로 들어, 이 쓰루홀(TH1) 상에 단자(TE1)를 배치하는 경우를 생각한다. 도 8은, 쓰루홀(TH1) 상에 단자(TE1)를 배치하는 구성예를 도시하는 도면이다. 도 8에 도시한 바와 같이, 중공 형상의 쓰루홀(TH1)의 상면을 둘러싸도록 랜드(LND1)가 형성되어 있다. 랜드(LND1)의 직경은, 250㎛ 정도이다. 즉, 쓰루홀(TH1)은 중공 형상으로 되어 있으므로, 쓰루홀(TH1)의 상면을 둘러싸도록 랜드(LND1)를 형성함으로써, 쓰루홀(TH1)의 측면에 형성된 도금막과 랜드(LND1)를 전기적으로 접속하고 있다. 그리고, 이 랜드(LND1) 상에 단자(TE1)를 형성함으로써, 쓰루홀(TH1) 상에 랜드(LND1)를 통하여 단자(TE1)를 배치할 수 있다고 생각된다.
그런데, 실제로는, 도 9에 도시한 바와 같이, 쓰루홀(TH1) 및 랜드(LND1)를 형성할 때의 패터닝 정밀도가 높지 않으므로, 랜드(LND1)의 위치와 쓰루홀(TH1)과의 위치가 어긋난 경우가 생각된다. 이 경우, 단자(TE1)는 랜드(LND1) 상에 배치되는 일 없이, 중공 형상의 쓰루홀(TH1) 상에 배치되게 된다. 그러면, 쓰루홀(TH1)의 내부는 중공 상태로 되어 있으므로, 단자(TE1)와 쓰루홀(TH1)은 전기적으로 접속되지 않게 되어 버린다. 이와 같이, 관통 기판(THWB)에 형성되어 있는 쓰루홀(TH1)은 직경이 크기 때문에 내부가 중공 상태로 되는 것과, 패터닝 정밀도의 문제에 의해 쓰루홀(TH1)과 랜드(LND1)와의 위치 관계가 어긋난다고 하는 것의 양쪽에 기인하여, 쓰루홀(TH1) 상에 단자(TE1)를 배치하도록 구성하면, 쓰루홀(TH1)과 단자(TE1)와의 접속 불량이 발생하기 쉬워지는 것이다.
여기서, 도 3에 도시하는 빌드업 기판(BPWB)에 형성되어 있는 쓰루홀(TH)과 같이, 쓰루홀(TH)의 내부에 구멍 매립용 수지를 매립하는 것이 생각된다. 즉, 빌드업 기판(BPWB)에서는, 직경이 큰 쓰루홀(TH)에서는, 내부에 구멍 매립용 수지를 매립하고 있다. 그리고, 내부가 구멍 매립용 수지로 매립된 쓰루홀(TH) 상에 덮개 도금막을 형성하고, 이 덮개 도금막 상에 비아(VA)나 배선을 형성하고 있다. 이와 같이 빌드업 기판(BPWB)에서는, 직경이 큰 쓰루홀(TH) 상에도 비아(VA)나 배선을 배치할 수 있는 결과, 배선을 형성할 때의 제약을 적게 할 수 있다.
그런데, 본 실시 형태에 있어서의 관통 기판(THWB)(도 6 참조)에서는, 상술한 도 3에 도시하는 빌드업 기판(BPWB)과 같이, 직경이 큰 쓰루홀(TH)의 내부에 구멍 매립용 수지를 매립하는 구조로 되어 있지 않다. 왜냐하면, 구멍 매립용 수지를 사용하는 경우, 구멍 매립용 수지가 새롭게 필요해지는 것, 쓰루홀(TH)의 내부에 구멍 매립용 수지를 매립하는 수고가 발생하는 것 등에 의해 비용이 높아져 버리기 때문이다. 그 때문에, 관통 기판(THWB)은 기판 표리면에 실시된 솔더 레지스트(SR)에서, 쓰루홀(TH1, TH2, TH3)의 내부도 충전한 구조로 되어 있다. 다른 표현을 하면, 관통 기판(THWB)의 표면에 실시된 솔더 레지스트[SR(제1 솔더 레지스트)]와 관통 기판(THWB)의 이면에 실시된 솔더 레지스트[SR(제2 솔더 레지스트)]는, 쓰루홀(TH1, TH2, TH3)의 내부에 충전된 솔더 레지스트(SR)를 통하여 연결되어 있다. 또한, 관통 기판(THWB)의 표면에 실시된 솔더 레지스트[SR(제1 솔더 레지스트)], 관통 기판(THWB)의 이면에 실시된 솔더 레지스트[SR(제2 솔더 레지스트)] 및 쓰루홀(TH1, TH2, TH3)의 내부에 충전된 솔더 레지스트(SR)는, 모두 동일 재료이다. 이것은, 관통 기판(THWB)의 구조가 빌드업 기판(BPWB)의 구조와 다른 몇 개의 점 중의 1개이다.
본 실시 형태에 있어서의 관통 기판(THWB)에서도, 쓰루홀(TH1)에 구멍 매립용 수지를 매립하여 덮개 도금막을 형성하는 구성을 취함으로써, 쓰루홀(TH1) 상에 단자(TE1)를 형성해도, 확실하게 쓰루홀(TH1)과 단자(TE1)를 전기적으로 접속할 수 있다. 그러나, 이와 같은 구성으로 하면, 관통 기판(THWB)의 비용이 높아져 버리므로, 본 실시 형태에 있어서의 관통 기판(THWB)에서는, 상술한 구성을 취하고 있지 않는 것이다. 따라서, 본 실시 형태에 있어서의 관통 기판(THWB)에서는, 쓰루홀(TH1) 상에 단자(TE1)를 배치할 수 없다고 하는 문제가 현재화되는 것이다. 따라서, 본 실시 형태에서는, 쓰루홀(TH1) 상에 단자(TE1)를 배치할 수 없다고 하는 제약을 전제로 하면서도, 관통 기판(THWB) 상의 배선 레이아웃을 가능한 한 효율적으로 실시하고, 또한 비용 상승도 억제하는 고안을 실시하고 있다. 이 고안점이 본 실시 형태에 있어서의 제2 특징점이다. 이하에, 이 제2 특징점에 대해서 도면을 참조하면서 설명한다.
우선, 본 실시 형태에 있어서의 제2 특징점은, 예를 들어, 도 6에 도시한 바와 같이, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서, 배선 레이아웃을 고안하는 점에 있다. 구체적으로는, 도 6에 도시한 바와 같이, 관통 기판(THWB)의 영역(AR0)에 복수의 쓰루홀(TH2)을 형성하고, 관통 기판(THWB)의 영역(AR1)에 복수의 단자(TE1)를 설치하고 있다. 그리고, 관통 기판(THWB)의 영역(AR2)에 복수의 쓰루홀(TH1)을 형성하고 있다. 이와 같은 구성으로 함으로써, 쓰루홀(TH1) 상 및 쓰루홀(TH2) 상에 단자(TE1)를 배치하지 않고, 관통 기판(THWB)에 쓰루홀(TH1, TH2) 및 단자(TE1)를 형성할 수 있다.
또한, 고안을 실시한 배선 레이아웃 구성에 대해서 도 7을 참조하면서 설명한다. 도 7에 있어서, 관통 기판(THWB)의 영역(AR1)에는 2열에 걸쳐 단자(TE1)가 형성되어 있다. 그리고, 영역(AR1)의 외측 영역인 영역(AR0)에 복수의 쓰루홀(TH2)이 배치되어 있다. 한편, 영역(AR1)의 내측 영역인 영역(AR2)에 복수의 쓰루홀(TH1)이 배치되어 있다. 이때, 영역(AR1)에 2열에 걸쳐 형성되어 있는 단자(TE1) 중, 외측에 가까운 열이 배치되어 있는 단자(TE1)가 영역(AR0)에 배치되어 있는 쓰루홀(TH2)과 전기적으로 접속되어 있다. 이에 대해, 영역(AR1)에 2열에 걸쳐 형성되어 있는 단자(TE1) 중, 내측에 가까운 열이 배치되어 있는 단자(TE1)가 영역(AR2)에 배치되어 있는 쓰루홀(TH1)과 전기적으로 접속되어 있다. 이와 같이, 본 실시 형태에서는, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과 전기적으로 접속하는 단자(TE1)를, 영역(AR0)에 가까운 측에 배치하고, 또한, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과 전기적으로 접속하는 단자(TE1)를, 영역(AR2)에 가까운 측에 배치하고 있다. 이와 같이 구성함으로써, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서, 효율적으로 쓰루홀(TH1)과 단자(TE1)와의 접속 및 쓰루홀(TH2)과 단자(TE2)와의 접속을 실현할 수 있다.
예를 들어, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과, 영역(AR2)에 가까운 열이 배치되어 있는 단자(TE1)를 접속하도록 구성하거나, 혹은, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과, 영역(AR0)에 가까운 열이 배치되어 있는 단자(TE1)를 접속하도록 구성하거나 하는 경우에는, 영역(AR1)에 형성되는 배선 배치가 복잡하게 되어, 효율적인 배선 레이아웃을 구성하는 것이 곤란해진다.
이에 대해, 본 실시 형태에서는, 도 7에 도시한 바와 같이, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과 전기적으로 접속하는 단자(TE1)를, 영역(AR0)에 가까운 측에 배치하고, 또한, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과 전기적으로 접속하는 단자(TE1)를, 영역(AR2)에 가까운 측에 배치하고 있다.
다른 표현을 하면, 영역(AR1)에 있어서, 쓰루홀(TH2)과 전기적으로 접속된 단자(TE1)는 영역(AR2)보다도 영역(AR0)에 가까워지도록 배치되고, 쓰루홀(TH1)과 전기적으로 접속하는 단자(TE1)는 영역(AR0)보다도 영역(AR2)에 근접하도록 배치되어 있고, 단자(TE1)는 쓰루홀(TH1, TH2)과 배선(WIRE1, WIRE2)에 의해 각각 전기적으로 접속되어 있다. 즉, 영역(AR1) 내를 횡단하여 영역(AR0)과 영역(AR2)을 연결하는 배선이나, 각 단자(TE1)간을 통과하는 배선의 존재는 없다. 이와 같이 결선함으로써, 본 실시 형태에 따르면, 영역(AR1) 내에서의 배선 배치가 불필요하게 되고, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서도, 효율적으로 쓰루홀(TH1)과 단자(TE1)를 접속하고, 또한, 효율적으로 쓰루홀(TH2)과 단자(TE2)를 접속할 수 있다. 관통 기판(THWB)은 코어층(CRL)의 표리면에 1층의 배선층만 갖고 있는 구조이며, 빌드업 기판(BPWB)의 코어층(CRL)의 표리면에 복수의 빌드업층(BPL1을 복수층, BPL2를 복수층)을 형성하여 배선층을 복수층화할 수 있는 구조에 비해 배선을 고 밀도화할 수 없다. 따라서, 전술한 배선 배치의 특징은, 관통 기판(THWB)에서, 빌드업 기판(BPWB)과 같은 배선의 고 밀도화를 실현하는 면에서 중요하다.
또한, 본 실시 형태에서는, 도 7에 도시한 바와 같이, 단자(TE1)가 형성되어 있는 영역(A1)의 외측 영역인 영역(AR0)과, 영역(A1)의 내측 영역인 영역(AR2)으로 나누어, 쓰루홀(TH1) 및 쓰루홀(TH2)을 형성하고 있는 점에도 특징이 있다. 예를 들어, 단자(TE1)가 형성되어 있는 영역(AR1)의 외측 영역인 영역(AR0)에만 쓰루홀(TH2)을 형성하는 것을 생각한다. 이 경우, 영역(AR0)에만 쓰루홀(TH2)이 형성되므로, 영역(AR0)에 형성되는 쓰루홀(TH2)의 수가 많게 된다. 따라서, 영역(AR0)에 형성되어 있는 복수의 쓰루홀(TH2)의 각각과, 영역(AR1)에 형성되어 있는 복수의 단자(TE1)의 각각을 전기적으로 접속하는 배선수도 많게 된다. 이 결과, 영역(AR0)으로부터 영역(AR1)에 부설되는 배선의 파인 피치화가 요구되게 된다.
그런데, 본 실시 형태에서는, 파인 피치화에 적합한 빌드업 기판이 아니라, 빌드업 기판보다도 파인 피치화하기 어려운 관통 기판(THWB)을 사용하고 있다. 이로 인해, 상술한 바와 같이, 영역(AR0)에만 쓰루홀(TH2)을 모아서 배치하는 레이아웃 구성은 관통 기판(THWB)에서는 실현하기 어려워지는 것을 알 수 있다.
따라서, 본 실시 형태에서는, 쓰루홀(TH2)을 영역(AR0)에만 모아서 배치하는 것이 아니라, 단자(TE1)가 형성되어 있는 영역(AR1)을 끼우는 영역(AR0)과 영역(AR2)으로 나누어 쓰루홀(TH1) 및 쓰루홀(TH2)을 배치한다고 하는 고안을 실시하고 있다. 이에 의해, 쓰루홀(TH1) 및 쓰루홀(TH2)이 영역(AR0)과 영역(AR2)으로 분산되어 배치되게 되므로, 쓰루홀(TH1)과 단자(TE1)를 접속하는 배선(WIRE1)과, 쓰루홀(TH2)과 단자(TE1)를 접속하는 배선(WIRE2)을 밀집시키지 않고 다른 영역으로 분산시킬 수 있다. 이 결과, 파인 피치화하기 어려운 관통 기판(THWB)을 사용하는 경우라도, 반도체 장치의 고 기능화에 수반하는 쓰루홀[TH1(TH2)]의 수 및 단자(TE1)의 수의 증가에 대응할 수 있다. 이 관점으로부터도, 본 실시 형태에 따르면, 효율적인 배선 레이아웃을 실현하고 있는 것을 알 수 있다.
여기서, 도 7에 도시한 바와 같이, 영역(AR0)의 면적은 영역(AR2)의 면적에 비해 크므로, 영역(AR0)에 형성되는 쓰루홀(TH2)의 수는, 영역(AR2)에 형성되는 쓰루홀(TH1)의 수에 비해 많게 되어 있다. 따라서, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과 전기적으로 접속되는 단자(TE1)의 수도, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과 전기적으로 접속되는 단자(TE1)의 수보다도 많게 되어 있다. 이 점으로부터, 영역(AR1)에 2열에 걸쳐 형성되어 있는 단자(TE1) 중, 영역(AR0)에 가까운 측에 배치되어 있는 단자(TE1)의 수는, 영역(AR2)에 가까운 측에 배치되어 있는 단자(TE1)의 수보다도 많게 되어 있다고 할 수 있다. 그리고, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과, 영역(AR1)에 형성되어 있는 단자(TE1)를 접속하는 배선에는, 예를 들어, 전원 전위를 공급하는 전원 라인이나, 기준 전위(GND 전위)를 공급하는 GND 라인, 혹은, 신호(신호 전압)를 전달하는 신호 라인이 포함된다. 마찬가지로, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과, 영역(AR1)에 형성되어 있는 단자(TE1)를 접속하는 배선에도, 예를 들어, 전원 전위를 공급하는 전원 라인이나, 기준 전위(GND 전위)를 공급하는 GND 라인, 혹은, 신호(신호 전압)를 전달하는 신호 라인이 포함된다.
계속해서, 본 실시 형태에 있어서의 제3 특징점은, 도 6에 도시한 바와 같이, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)를 영역(AR3)에 형성하는 점에 있다. 즉, 본 실시 형태에 있어서의 기본적인 기술적 사상은, 제2 특징점에서도 설명한 바와 같이, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서도, 효율적으로 쓰루홀(TH1)과 단자(TE1)를 접속하고, 또한, 효율적으로 쓰루홀(TH2)과 단자(TE2)를 접속하는 것이다. 단, 본 실시 형태에서는, 한층 더한 제3 특징점으로서, 영역(AR3)에서는, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)를 형성하는 점에도 특징이 있다.
구체적으로는, 도 7에 도시한 바와 같이, 영역(AR3)에는, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)가 형성되어 있지만, 쓰루홀(TH3) 상에는 단자(TE2)가 배치되지 않도록 하고 있다. 즉, 도 7에 도시한 바와 같이, 쓰루홀(TH3) 상을 둘러싸도록 랜드(LND3)가 형성되어 있지만, 이 랜드(LND3) 상에 단자(TE2)는 배치되어 있지 않고, 이 랜드(LND3)와 단자(TE2)는 배선(WIRE3)에 의해 접속되어 있다. 이 영역(AR3)에 형성되어 있는 쓰루홀(TH3)과 단자(TE2)를 접속하는 배선(WIRE3)은, 예를 들어, 전원 전위를 공급하는 전원 라인이나, 기준 전위(GND 전위)를 공급하는 GND 라인만으로 구성되어 있다. 즉, 영역(AR3)에 형성되어 있는 쓰루홀(TH3)과 단자(TE2)를 접속하는 배선(WIRE3)은, 신호(신호 전압)를 전달하는 신호 라인을 포함하지 않는다.
이에 의해, 본 실시 형태에 따르면, 영역(AR1)에 형성되어 있는 단자(TE1)의 일부로부터 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 뿐만 아니라, 영역(AR3)에 형성되어 있는 단자(TE2)로부터도 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 수 있다. 즉, 반도체 칩(CHP2)의 영역(AR1)뿐만 아니라 영역(AR3)으로부터도 전원 전위 및 기준 전위를 공급할 수 있으므로, 반도체 칩(CHP2) 내에서의 전원 드롭(IR 드롭)을 저감할 수 있다.
예를 들어, 영역(AR3)에 전원 배선 및 기준 배선을 구성하는 쓰루홀(TH3) 및 단자(TE2)를 형성하지 않는 경우에는, 영역(AR1)에 형성되어 있는 단자(TE1)로만 반도체 칩(CHP2)의 내부에 전원 전위 및 기준 전위를 공급할 수 있다. 이 경우, 반도체 칩(CHP2)의 영역(AR3)에 형성되어 있는 집적 회로에 전원 전위 및 기준 전위를 공급하기 위해서는, 반도체 칩(CHP2)의 영역(AR1)으로부터 영역(AR3)에 반도체 칩(CHP2)의 내부 배선을 배치할 필요가 있다. 이때, 이 내부 배선 배치에 의한 저항 성분에 의해, 전원 전위의 저하(전원 드롭)가 야기되어 버린다.
이에 대해, 본 실시 형태에서는, 관통 기판(THWB)의 영역(AR3)에 전원 배선 및 기준 배선을 구성하는 쓰루홀(TH3) 및 단자(TE2)를 형성하고, 이 단자(TE2)로부터 반도체 칩(CHP2)의 영역(AR3)에 전원 전위 및 기준 전위를 공급하고 있다. 이로 인해, 본 실시 형태에 따르면, 영역(AR1)에 형성되어 있는 단자(TE1)의 일부로부터 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 뿐만 아니라, 영역(AR3)에 형성되어 있는 단자(TE2)로부터도 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 수 있다. 즉, 반도체 칩(CHP2)의 영역(AR1)뿐만 아니라 영역(AR3)으로부터도 전원 전위 및 기준 전위를 공급할 수 있으므로, 반도체 칩(CHP2) 내에서의 전원 드롭(IR 드롭)을 저감할 수 있다.
또한, 영역(AR1)에 형성되어 있는 복수의 단자(TE1)의 일부로부터 공급되는 전원 전위 및 기준 전위는, 반도체 칩(CHP2)에 형성되는 I/O 회로(외부 인터페이스 회로)에 공급할 수 있다. 한편, 영역(AR3)에 형성되어 있는 복수의 단자(TE2)의 일부로부터 공급되는 전원 전위 및 기준 전위는, 반도체 칩(CHP2)에 형성되는 코어 회로(내부 회로)에 공급할 수 있다. 즉, 영역(AR1)에 형성되어 있는 복수의 단자(TE1)로부터는, I/O 회로에 전원 전위 및 기준 전위를 공급하고, 영역(AR3)에 형성되어 있는 복수의 단자(TE2)로부터는, I/O 회로보다도 낮은 전압으로 구동하는 코어 회로에 전원 전위 및 기준 전위를 공급하는 것이 바람직하다. 바꿔 말하면, 영역(AR1)에 형성되어 있는 복수의 단자(TE1)로부터 공급되는 전원 전위는, 영역(AR3)에 형성되어 있는 복수의 단자(TE2)로부터 공급되는 전원 전위보다도 높은 전위를 공급하게 된다.
이와 같이 구성함으로써, 예를 들어, 단자(TE1)가 접속하는 반도체 칩(CHP2)의 주상 범프 전극(PLBMP1)은 입출력 신호 핀을 포함하는 범프 전극이므로, 단자(TE1)에 I/O 회로용의 전원 전위 및 기준 전위를 공급함으로써, 최단 거리에서 효율적으로 I/O 회로용으로서 전원 전위 및 기준 전위를 공급할 수 있다. 한편, 단자(TE2)가 접속하는 반도체 칩(CHP2)의 주상 범프 전극(PLBMP2)은, 입출력 신호 핀을 포함하지 않는 범프 전극이므로, 반도체 칩(CHP2)의 중앙부에 배치되는 내부 회로(코어 회로)를 구동하는 코어 회로용의 전원 전위 및 기준 전위를 공급함으로써, 최단 거리에서 효율적으로 코어 회로용으로서 전원 전위 및 기준 전위를 공급할 수 있다.
또한, 본 실시 형태에서는, 관통 기판(THWB)의 영역(AR3)에 배치되어 있는 쓰루홀(TH3)은, 전원 전위를 공급하는 쓰루홀(TH3)과, 기준 전위를 공급하는 쓰루홀(TH3)이 교대로 배치되어 있는 것이 바람직하다. 이 경우, 반도체 칩(CHP2)의 영역(AR3)의 전체에 걸쳐 균등하게 전원 전위 및 기준 전위를 공급할 수 있다. 구체적으로는, 반도체 칩(CHP2)의 중앙부인 영역(AR3)에는 내부 회로(코어 회로)가 형성되어 있지만, 전원 전위를 공급하는 쓰루홀(TH3)과, 기준 전위를 공급하는 쓰루홀(TH3)을 교대로 배치함으로써, 이 코어 회로에 균등하게 전원 전위 및 기준 전위를 공급할 수 있다. 즉, 예를 들어, 전원 전위를 공급하는 쓰루홀(TH3)과, 기준 전위를 공급하는 쓰루홀(TH3)이 치우쳐 배치되어 있는 경우, 영역(AR3)에 형성되어 있는 코어 회로에 균등하게 전원 전위나 기준 전위를 공급하기 어려워지지만, 전원 전위를 공급하는 쓰루홀(TH3)과, 기준 전위를 공급하는 쓰루홀(TH3)을 교대로 배치함으로써, 코어 회로에 균등하게 전원 전위 및 기준 전위를 공급할 수 있어, 이 결과, 코어 회로의 동작 안정성을 향상시킬 수 있다.
이상의 점으로부터, 본 실시 형태에 있어서의 관통 기판(THWB)은, 상술한 제2 특징점 및 제3 특징점을 구비하고 있게 되고, 도 6에 도시한 바와 같이, 관통 기판(THWB)의 영역(AR1)에 단자(TE1)가 형성되고, 관통 기판(THWB)의 영역(AR3)에 단자(TE2)가 형성되어 있게 된다. 즉, 본 실시 형태에서는, 반도체 칩(CHP2)이 탑재되는 관통 기판(THWB)의 영역(AR1), 영역(AR2) 및 영역(AR3) 모두에 단자[단자(TE1, TE2)]가 존재하는 것은 아니므로, 관통 기판(THWB)에 탑재되는 반도체 칩(CHP2)에 형성되는 범프 전극의 배치 위치도 변경된다. 구체적으로는, 도 1에 도시한 바와 같이, 직사각형 형상을 한 반도체 칩(CHP1)의 표면 전체에 범프 전극(BMP)이 형성되어 있는 구성으로부터, 도 4에 도시한 바와 같이, 직사각형 형상을 한 반도체 칩(CHP2)의 영역(AR1)과 영역(AR3)에만 주상 범프 전극[PLBMP1(PLBMP2)]이 형성된 구성으로 변경된다.
이하에서는, 본 실시 형태에 있어서의 관통 기판(THWB)에 탑재되는 반도체 칩(CHP2)의 특징에 대해서 설명한다. 본 실시 형태에 있어서의 제4 특징점은, 관통 기판(THWB)에 탑재되는 반도체 칩(CHP2)의 범프 구조에 있다. 구체적으로는, 도 4에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 칩(CHP2)은 영역(AR1)과, 이 영역(AR1)보다도 내측의 영역(AR2)과, 이 영역(AR2)보다도 내측의 영역(AR3)을 갖고 있다. 그리고, 영역(AR1)에 주상 범프 전극(PLBMP1)이 형성되고, 또한, 영역(AR3)에 주상 범프 전극(PLBMP2)이 형성되어 있는 한편, 영역(AR2)에는 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)은 형성되어 있지 않다.
이와 같이 구성된 반도체 칩(CHP2)을 관통 기판(THWB)에 탑재한 상태가 도 6에 도시되어 있다. 도 6에 도시한 바와 같이, 반도체 칩(CHP2)의 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)이, 관통 기판(THWB)의 영역(AR1)에 형성되어 있는 단자(TE1)와 직접 접속되고, 반도체 칩(CHP2)의 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)이, 관통 기판(THWB)의 영역(AR3)에 형성되어 있는 단자(TE2)와 직접 접속되어 있는 것을 알 수 있다. 즉, 주상 범프 전극(PLBMP1)과 단자(TE1)가 접속되어 있는 부분과 주상 범프 전극(PLBMP2)과 단자(TE2)가 접속되어 있는 부분은, 반도체 칩(CHP2)[관통 기판(THWB)]의 영역(AR2)을 사이에 두고 이격되어 배치되어 있다.
여기서, 도 1에 도시하는 반도체 칩(CHP1)의 범프 구조로부터, 도 4에 도시하는 반도체 칩(CHP2)의 범프 구조로 변경할 때의 문제점에 대해서 설명한다. 예를 들어, 도 1에 도시하는 반도체 칩(CHP1)에 형성되어 있는 범프 전극수를 변경하지 않고, 도 1에 도시하는 반도체 칩(CHP1)의 범프 구조로부터, 도 4에 도시하는 반도체 칩(CHP2)의 범프 구조로 변경하는 것을 생각한다. 이 경우, 도 1에 도시하는 반도체 칩(CHP1)에서는, 표면 영역 전체에 범프 전극(BMP)이 배치되어 있는 것에 반해, 도 4에 도시하는 반도체 칩(CHP2)에서는, 표면 영역의 일부[영역(AR1)과 영역(AR3)]에만 범프 전극이 배치되게 된다. 이것은, 도 4에 도시하는 반도체 칩(CHP2)에서의 범프 전극을 배치하는 면적이, 도 1에 도시하는 반도체 칩(CHP1)에서의 범프 전극(BMP)을 배치하는 면적보다도 작아지는 것을 의미하고 있다. 따라서, 도 1에 도시하는 반도체 칩(CHP1)의 범프 전극수와, 도 4에 도시하는 반도체 칩(CHP2)의 범프 전극수를 동일하게 하는 경우, 도 1에 도시하는 반도체 칩(CHP1)의 범프 전극(BMP)의 크기보다도, 도 4에 도시하는 반도체 칩(CHP2)의 범프 전극의 크기를 작게 할 필요가 있다.
도 1에 도시하는 반도체 칩(CHP1)에 형성되어 있는 범프 전극(BMP)은, 예를 들어 땜납으로 구성되는 반구 형상의 범프 전극(BMP)이며, 우선, 이 범프 전극(BMP)의 크기를 작게 하는 것을 생각한다.
도 10은, 땜납으로 이루어지는 반구 형상의 범프 전극(BMP)의 사이즈를 작게 하여, 이 범프 전극(BMP)을 관통 기판(THWB) 상에 탑재하는 상태를 도시하는 단면도이다. 도 10에 도시한 바와 같이, 관통 기판(THWB) 상에는 단자(TE1)가 형성되어 있고, 이 단자(TE1) 상에 범프 전극(BMP)이 탑재된다. 이 범프 전극(BMP)은, 예를 들어, 질화실리콘막으로 이루어지는 패시베이션막(표면 보호막)(PAS)에 형성된 개구부(OP)에 형성되어 있고, 범프 전극(BMP)은 개구부(OP)로부터 노출되는 패드(PD) 상에 형성되어 있다. 그리고, 이 패드(PD)는, 층간 절연막(IL) 상에 형성되어 있다.
이때, 반구 형상의 범프 전극(BMP)의 크기를 작게 하면, 그와 함께, 반도체 칩과 관통 기판(THWB) 사이와의 간극(스탠드 오프)(A1)도 작아져 버린다. 이와 같이 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)(A1)이 좁아지면, 이 간극에 충전되는 언더필의 충전성이 저하되어, 언더필 내에 보이드(기포)를 발생시킬 경우가 있다. 언더필 내에 보이드가 생기면, 보이드 내에 수분이 침입하고, 실장 기판에 땜납 실장할 때의 고온 리플로우(예를 들어 240 내지 260℃ 정도)에 의해 보이드 내의 수분이 팽창하여, 보이드를 기점으로 언더필 내에 크랙이 발생하는 경우가 있다. 또한, 범프 전극에 보이드가 인접한 경우, 보이드 내에 수분이 침입함으로써, 범프 전극(BMP)과 단자(TE1)와의 접속부가 부식을 일으켜, 반도체 칩과 관통 기판(THWB)과의 접속 신뢰성이 저하될 우려가 있다. 즉, 도 1에 도시하는 반도체 칩(CHP1)에 형성되어 있는 반구 형상의 범프 전극(BMP)을, 간단히, 작게 한 것만으로는, 반도체 칩과 관통 기판(THWB) 사이와의 간극(스탠드 오프)(A1)이 작아져, 반도체 장치의 신뢰성 저하를 초래하게 된다.
본 발명자가 검토한 결과, 언더필의 충전성을 확보하기 위해서는, 반도체 칩과 관통 기판(THWB) 사이와의 간극(스탠드 오프)(A1)은, 약 20㎛ 정도 이상은 필요하다. 따라서, 본 실시 형태에서는, 도 10에 도시하는 바와 같은 반구 형상의 범프 전극(BMP)이 아니라, 도 11에 도시하는 바와 같은 주상 범프 전극(PLBMP1)을 채용하고 있다. 도 11은, 주상 범프 전극(PLBMP1)을 관통 기판(THWB) 상에 탑재하는 상태를 도시하는 부분 단면도이다. 도 11에 도시한 바와 같이, 관통 기판(THWB) 상에는 단자(TE1)가 형성되어 있고, 이 단자(TE1) 상에 주상 범프 전극(PLBMP1)이 탑재된다. 이 주상 범프 전극(BMP)은, 예를 들어, 구리(Cu)로 이루어지는 주상부와, 이 주상부 상에 형성된 땜납으로 이루어지는 접속부로 구성된다. 다른 표현을 하면, 주상 범프 전극(PLBMP1)은 땜납으로 이루어지는 제1 부분과 그 제1 부분(땜납)의 융점보다도 높은 융점을 갖는 제2 부분(구리)으로 구성되어 있다고도 할 수 있다. 이 주상 범프 전극(PLBMP1)은, 예를 들어, 질화실리콘막으로 이루어지는 패시베이션막(표면 보호막)(PAS)에 형성된 개구부(OP)에 형성되어 있고, 주상 범프 전극(PLBMP1)은 개구부(OP)로부터 노출되는 패드(PD) 상에 형성되어 있다. 그리고, 이 패드(PD)는 층간 절연막(IL) 상에 형성되어 있다.
이와 같이 구성되어 있는 주상 범프 전극(PLBMP1)에서는, 주상 범프 전극(PLBMP1)의 크기를 작게 해도, 구리로 이루어지는 주상부에 의해, 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)(A2)이, 도 10에 도시하는 반구 형상의 범프 전극(BMP)에서 접속하였을 때의 간극(스탠드 오프)(A1)에 비해 작아지지 않는다(A2>A1). 즉, 주상 범프 전극(BMP)은 땜납으로 이루어지는 제1 부분과, 그 제1 부분(땜납)의 융점보다도 높은 융점을 갖는 제2 부분(구리)으로 구성되어 있다. 그 때문에, 반도체 칩을 관통 기판(THWB) 상에 실장하고, 반도체 칩의 주상 범프 전극(PLBMP1)과 관통 기판(THWB) 상의 단자(TE1)를, 주상 범프 전극(PLBMP1)의 제1 부분(땜납)을 고온(예를 들어 240 내지 260℃ 정도)으로 용융시켜 전기적으로 접속할 때, 범프 전극(PLBMP1)의 제2 부분(구리)의 융점은, 제1 부분(땜납)의 융점보다도 높으므로, 고온으로 하였을 때에 용융되는 일은 없다. 따라서, 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)(A2)이, 주상 범프 전극(PLBMP1)의 제2 부분(구리)의 높이보다도 작아지는 일은 없다. 상술된 바와 같이, 언더필의 충전성을 확보하기 위해, 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)(A2)은, 약 20㎛ 정도 이상 필요하지만, 주상 범프 전극(PLBMP1)의 제2 부분(구리)의 높이는 약 30㎛ 정도이므로, 충분히 만족하고 있다.
이 결과, 도 11에 도시하는 바와 같은 주상 범프 전극(PLBMP1)을 사용하는 경우, 주상 범프 전극(PLBMP1) 자체의 크기를 작게 해도, 스탠드 오프를 확보할 수 있으므로, 언더필의 충전성의 저하나, 반도체 칩과 관통 기판(THWB)과의 접속 신뢰성의 저하를 억제할 수 있다. 이 점으로부터, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 예를 들어, 도 5 및 도 6에 도시한 바와 같이, 주상 범프 전극(PLBMP1)이나 주상 범프 전극(PLBMP2)을 사용하고 있다.
또한, 여기서는, 주상 범프 전극(PLBMP1)의 제2 부분은 구리인 경우를 예로 들어 설명하였지만, 제1 부분의 땜납보다도 융점이 높은(금속) 재료이면 문제는 없다. 제2 부분은, 구리 이외의 재료로서, 금(Au) 등이어도 좋다. 제2 부분을 구리로 한 경우, 금에 비해 비용(재료비)을 억제할 수 있다. 또한, 주상 범프 전극(PLBMP1)의 제2 부분은, 도금법에 의해 쌓아 올려 형성하면 용이하게 높게 형성할 수 있다.
또한, 주상 범프 전극(PLBMP1)의 제1 부분의 땜납은, Sn-Ag계나 Sn-Ag-Cu계의 납 프리 대응의 땜납을 사용하면 좋다.
이상의 점으로부터, 본 실시 형태에 있어서의 제4 특징점은, 예를 들어, 도 4에 도시한 바와 같이, 반도체 칩(CHP2)의 표면 영역의 일부[영역(AR1)과 영역(AR3)]에만 주상 범프 전극[PLBMP1(PLBMP2)]을 형성하는 점에 있다고 할 수 있다. 이에 의해, 제2 특징점과 제3 특징점을 구비하는 관통 기판(THWB)에 대응한 반도체 칩(CHP2)을 구성할 수 있다. 그리고, 제2 특징점과 제3 특징점을 구비하는 관통 기판(THWB) 상에 제4 특징점을 구비하는 반도체 칩(CHP2)을 탑재함으로써, 반도체 장치의 신뢰성 향상 및 비용 저감을 도모할 수 있다.
또한, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 상술한 제4 특징점을 구비함으로써, 이하에 기재된 효과도 얻어진다. 즉, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 예를 들어, 도 4에 도시한 바와 같이, 영역(AR1)에 주상 범프 전극(PLBMP1)이 형성되고, 또한, 영역(AR1)과의 사이에 영역(AR2)을 끼우는 영역(AR3)에 주상 범프 전극(PLBMP2)이 형성되어 있다. 이것은, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)과, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)이, 영역(AR1)과 영역(AR3) 사이에 형성되어 있는 영역(AR2)분의 스페이스만 이격되어 형성되어 있는 것을 의미한다. 여기서, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)은 전원 라인과 접속되어 있고, 반도체 칩(CHP2)의 내부에 형성되어 있는 집적 회로에 전원 전위, 혹은, 기준 전위를 공급하는 기능을 갖는 것이다. 한편, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)은, 전원 라인에 접속되어 있는 것의 다른 신호 라인과 접속되어 있는 경우도 있다. 따라서, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)에 인접하도록, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)을 배치하면, 주상 범프 전극(PLBMP1)과 주상 범프 전극(PLBMP2) 사이에서 상호 간섭(크로스 커플링)이 일어나기 쉬워져, 전원 라인과 접속되어 있는 주상 범프 전극(PLBMP2)에 공급되는 전원 전압이나 기준 전압에 노이즈가 발생하기 쉬워진다. 이에 대해, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 영역(AR1)과 영역(AR3) 사이에 범프 전극이 형성되어 있지 않은 영역(AR2)이 존재하고, 이 영역(AR2)에 의해, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1) 사이의 거리를 크게 할 수 있다. 이것은, 본 실시 형태에 있어서의 반도체 칩(CHP2)에 따르면, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과 접속되어 있는 전원 라인과, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)과 접속되는 신호 라인과의 크로스 커플링을 억제할 수 있는 것을 의미한다. 이 결과, 본 실시 형태에 따르면, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과 접속되어 있는 전원 라인에 인가되는 전원 전압, 혹은, 기준 전압의 안정성을 향상시킬 수 있어, 반도체 칩(CHP2)에 형성되어 있는 집적 회로의 동작 신뢰성의 향상을 도모할 수 있다.
계속해서, 본 실시 형태에 있어서의 제5 특징점에 대해서 설명한다. 본 실시 형태에 있어서의 제5 특징점은, 반도체 칩의 구조에 관한 것으로, 구체적으로, 본 실시 형태에 있어서의 제5 특징점은, 도 1에 도시하는 본 발명자가 검토한 반도체 칩(CHP1)에서는, 소위 재배선 구조를 하고 있는 것에 반해, 도 4에 도시하는 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 재배선 구조를 하고 있지 않은 점에 있다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치에서는, 반도체 칩에 재배선 구조를 형성하지 않아도 되므로, 반도체 칩의 설계를 간소화할 수 있는 이점이 얻어진다.
예를 들어, 도 1에 도시하는 본 발명자가 검토한 반도체 칩(CHP1)에서는, 표면 영역 전체에 걸쳐 범프 전극(BMP)을 형성할 필요가 있으므로, 소위 재배선 구조가 필요해진다. 이하에, 이 재배선 구조에 대해서 설명한다. 도 12는, 반도체 칩(CHP1)에 형성된 재배선 구조를 도시하는 단면도이다. 도 12에 도시한 바와 같이, 반도체 칩(CHP1)에 있어서, 최상층의 층간 절연막(IL) 상에 패드(PD)가 형성되어 있고, 이 패드(PD)를 덮도록, 예를 들어, 질화실리콘막으로 이루어지는 패시베이션막(PAS)이 형성되어 있다. 그리고, 이 패시베이션막(PAS)에 개구부가 형성되어 있고, 이 개구부로부터 패드(PD)가 노출되어 있다. 또한, 패시베이션막(PAS) 상에는, 예를 들어, 폴리이미드 수지막으로 이루어지는 수지막(PI1)이 형성되어 있고, 이 수지막(PI1)에도 개구부가 형성되어 있다. 그리고, 패드(PD)와 전기적으로 접속되어, 수지막(PI1) 상에 연장되도록 재배선(RW)이 형성되어 있다. 다음에, 재배선(RW)을 덮도록, 예를 들어, 폴리이미드 수지막으로 이루어지는 수지막(PI2)이 형성되고, 이 수지막(PI2)에 개구부(OP1)가 형성되어 있다. 그리고, 이 개구부(OP1)로부터 노출되는 재배선(RW) 상에 범프 전극(BMP)이 형성되어 있다. 이상과 같이 하여, 도 1에 도시하는 본 발명자가 검토한 반도체 칩(CHP1)에서는, 재배선 구조가 형성되어 있게 된다. 이와 같이 하여, 재배선 구조가 형성된 반도체 칩(CHP1)에서는, 패드(PD)와 범프 전극(BMP)을 접속하는 재배선(RW)의 레이아웃 설계를 할 필요가 생기므로, 반도체 칩(CHP1)의 설계가 복잡화하게 된다. 또한, 패드(PD)와 범프 전극(BMP) 사이에 재배선(RW)이 들어가는 것은, 전송 경로에 배선 저항이나 인덕턴스를 부여하게 되어, 반도체 장치의 고속 동작에 영향을 미치게 된다.
이에 대해, 도 4에 도시하는 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 반도체 칩(CHP2)의 표면 전체에 걸쳐 주상 범프 전극[PLBMP1(PLBMP2)]을 형성할 필요가 없고, 영역(AR1)과 영역(AR3)에만 주상 범프 전극[PLBMP1(PLBMP2)]을 형성하면 좋으므로, 재배선 구조를 사용할 필요는 없다. 도 13은, 반도체 칩(CHP2)에 형성된 범프 구조를 도시하는 단면도이다. 도 13에 도시한 바와 같이, 반도체 칩(CHP2)에 있어서, 최상층의 층간 절연막(IL) 상에 패드(PD)가 형성되어 있고, 이 패드(PD)를 덮도록, 예를 들어, 질화실리콘막으로 이루어지는 패시베이션막(PAS)이 형성되어 있다. 또한, 이 패시베이션막(PAS)에 개구부가 형성되어 있고, 이 개구부로부터 패드(PD)가 노출되어 있다. 그리고, 패드(PD) 상에 주상 범프 전극(PLBMP1)이 직접 형성되어 있다. 이와 같이 본 실시 형태에 있어서의 반도체 칩(CHP2)에 따르면, 패드(PD)의 상부에 재배선이 형성되어 있지 않은 것을 알 수 있다. 바꿔 말하면, 본 실시 형태에 있어서의 반도체 칩(CHP2)에서는, 패시베이션막(표면 보호막)(PAS)[혹은 패시베이션막(PAS) 상에 폴리이미드 수지막이 형성되는 경우에는 폴리이미드 수지막]의 상부에 재배선이 형성되어 있지 않은 점에 본 실시 형태에 있어서의 제5 특징점이 있다고 할 수 있다. 이와 같이 본 실시 형태에 의하면, 반도체 칩에 재배선 구조를 형성하지 않아도 되므로, 반도체 칩의 설계를 간소화할 수 있는 이점이 얻어진다. 또한, 재배선(RW)이 형성되어 있지 않으므로, 전술한 재배선 구조에 비해, 전송 경로의 배선 저항이나 인덕턴스를 저감할 수 있어, 그 결과, 반도체 장치를 고속 동작시킬 수 있다.
다음에, 본 실시 형태에 있어서의 제6 특징점에 대해서 설명한다. 예를 들어, 도 6이나 도 7에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, 관통 기판(THWB)의 영역(AR2) 및 영역(AR3)에 복수의 쓰루홀(TH1) 및 쓰루홀(TH3)이 형성되어 있다. 이것은, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한 경우, 반도체 칩(CHP2)과 평면적으로 겹치는 관통 기판(THWB)의 영역[영역(AR2) 및 영역(AR3)]에 다수의 쓰루홀(TH1) 및 쓰루홀(TH3)이 존재하는 것을 의미한다. 그리고, 쓰루홀(TH1) 및 쓰루홀(TH3)의 내벽에는, 예를 들어 열 전도율이 양호한 구리로 이루어지는 도금막이 형성되어 있으므로, 반도체 칩(CHP2)에서 발생한 열을 반도체 칩(CHP2)의 바로 아래에 형성되어 있는 다수의 쓰루홀(TH1) 및 쓰루홀(TH3)로부터 효율적으로 방산시킬 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에 따르면, 반도체 칩(CHP2)에서 발생한 열의 방열 특성을 향상시킬 수 있다. 그 결과, 도 2에서 도시한 히트 싱크(HS)를 불필요로 할 수 있는 경우도 있다. 히트 싱크(HS)가 불필요하게 되면, 그 만큼의 재료 비용을 저감시킬 수 있다.
상술한 바와 같이, 본 실시 형태에는, 적어도, 제1 특징점 내지 제6 특징점이 존재하지만, 이 제1 특징점 내지 제6 특징점을 정리하면 이하에 나타나게 된다.
(1) 본 실시 형태에 있어서의 제1 특징점은, 반도체 칩(CHP2)을 탑재하는 배선 기판으로서, 도 3에 도시하는 바와 같은 빌드업 기판(BPWB)을 사용하지 않고, 도 6에 도시하는 바와 같은 관통 기판(THWB)을 사용하고 있는 점에 있다. 이에 의해, 본 실시 형태에서는, 코어층(CRL)만으로 이루어지는 관통 기판(THWB)을 사용함으로써, 빌드업층[BPL1(BPL2)]과 코어층(CRL)과의 열 팽창 계수의 상위를 고려할 필요가 없고, 게다가 빌드업층[BPL1(BPL2)]이 존재하지 않으므로, 빌드업층[BPL1(BPL2)]에 형성되는 미세한 비아(VA)의 전기적인 절단도 고려할 필요가 없게 된다. 이 결과, 본 실시 형태에 따르면, 비용 저감을 도모하면서, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
(2) 본 실시 형태에 있어서의 제2 특징점은, 예를 들어, 도 6에 도시한 바와 같이, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서, 배선 레이아웃을 고안하는 점에 있다. 구체적으로는, 도 6에 도시한 바와 같이, 관통 기판(THWB)의 영역(AR0)에 복수의 쓰루홀(TH2)을 형성하고, 관통 기판(THWB)의 영역(AR1)에 복수의 단자(TE1)를 설치하고 있다. 그리고, 관통 기판(THWB)의 영역(AR2)에 복수의 쓰루홀(TH1)을 형성하고 있다. 그리고, 본 실시 형태에서는, 도 7에 도시한 바와 같이, 영역(AR0)에 형성되어 있는 쓰루홀(TH2)과 전기적으로 접속하는 단자(TE1)를, 영역(AR0)에 가까운 측에 배치하고, 또한, 영역(AR2)에 형성되어 있는 쓰루홀(TH1)과 전기적으로 접속하는 단자(TE1)를, 영역(AR2)에 가까운 측에 배치하고 있다. 이에 의해, 본 실시 형태에 따르면, 영역(AR1) 내에서의 배선 배치가 불필요하게 되고, 쓰루홀(TH1)의 형성 영역, 쓰루홀(TH2)의 형성 영역 및 단자(TE1)의 형성 영역을 따로따로 분리하면서도, 효율적으로 쓰루홀(TH1)과 단자(TE1)를 접속하고, 또한, 효율적으로 쓰루홀(TH2)과 단자(TE2)를 접속할 수 있다.
(3) 본 실시 형태에 있어서의 제3 특징점은, 도 6에 도시한 바와 같이, 복수의 쓰루홀(TH3) 및 복수의 단자(TE2)를 영역(AR3)에 형성하고, 이 영역(AR3)에 형성되어 있는 쓰루홀(TH3)과 단자(TE2)를 접속하는 배선은, 예를 들어, 전원 전위를 공급하는 전원 라인이나, 기준 전위(GND 전위)를 공급하는 GND 라인만으로 구성된다. 이에 의해, 본 실시 형태에 따르면, 영역(AR1)에 형성되어 있는 단자(TE1)의 일부로부터 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 뿐만 아니라, 영역(AR3)에 형성되어 있는 단자(TE2)로부터도 반도체 칩(CHP2)에 전원 전위 및 기준 전위를 공급할 수 있다. 즉, 반도체 칩(CHP2)의 영역(AR1)뿐만 아니라 영역(AR3)으로부터도 전원 전위 및 기준 전위를 공급할 수 있으므로, 반도체 칩(CHP2) 내에서의 전원 드롭(IR 드롭)을 저감할 수 있다.
(4) 본 실시 형태에 있어서의 제4 특징점은, 예를 들어, 도 4에 도시한 바와 같이, 반도체 칩(CHP2)의 표면 영역의 일부[영역(AR1)과 영역(AR3)]에만 주상 범프 전극[PLBMP1(PLBMP2)]을 형성하는 점에 있다. 이에 의해, 주상 범프 전극[PLBMP1(PLBMP2)] 자체의 크기를 작게 해도, 스탠드 오프를 확보할 수 있으므로, 언더필의 충전성의 저하나, 반도체 칩과 관통 기판(THWB)과의 접속 신뢰성의 저하를 억제할 수 있다. 또한, 제2 특징점과 제3 특징점을 구비하는 관통 기판(THWB)에 대응한 반도체 칩(CHP2)을 구성할 수 있다. 또한, 본 실시 형태에 있어서의 제4 특징점에 따르면, 영역(AR1)과 영역(AR3) 사이에 범프 전극이 형성되어 있지 않은 영역(AR2)이 존재하고, 이 영역(AR2)에 의해, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1) 사이의 거리를 크게 할 수 있다. 이 결과, 본 실시 형태에 따르면, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과 접속되어 있는 전원 라인과, 영역(AR1)에 형성되어 있는 주상 범프 전극(PLBMP1)과 접속되는 신호 라인과의 크로스 커플링을 억제할 수 있다. 따라서, 본 실시 형태에 따르면, 영역(AR3)에 형성되어 있는 주상 범프 전극(PLBMP2)과 접속되어 있는 전원 라인에 인가되는 전원 전압, 혹은, 기준 전압의 안정성을 향상시킬 수 있어, 반도체 칩(CHP2)에 형성되어 있는 집적 회로의 동작 신뢰성의 향상을 도모할 수 있다.
(5) 본 실시 형태에 있어서의 제5 특징점은, 예를 들어, 도 4에 도시하는 본 실시 형태에 있어서의 반도체 칩(CHP2)에 있어서, 재배선 구조를 하고 있지 않은 점에 있다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치에서는, 반도체 칩에 재배선 구조를 형성하지 않아도 되므로, 반도체 칩의 설계를 간소화할 수 있는 이점이 얻어진다.
(6) 본 실시 형태에 있어서의 제6 특징점은, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한 경우, 반도체 칩(CHP2)과 평면적으로 겹치는 관통 기판(THWB)의 영역[영역(AR2) 및 영역(AR3)]에 다수의 쓰루홀(TH1) 및 쓰루홀(TH3)이 존재하고 있는 점에 있다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치에 따르면, 반도체 칩(CHP2)에서 발생한 열의 방열 특성을 향상시킬 수 있다.
<실시 형태에 있어서의 반도체 장치의 제조 방법>
본 실시 형태에 있어서의 반도체 장치는 상기와 같이 구성되어 있고, 이하에, 그 제조 방법의 일례에 대해서 도면을 참조하면서 설명한다.
우선, 도 14에 도시한 바와 같이, 본 실시 형태에 있어서의 관통 기판(THWB)을 준비한다. 이 관통 기판(THWB)에는, 예를 들어, 도 7에 도시하는 바와 같은 레이아웃 구성으로, 단자(TE1, TE2) 및 쓰루홀(TH1, TH2) 등이 형성되어 있다.
그리고, 도 15에 도시한 바와 같이, 관통 기판(THWB)의 표면에 있는 칩 탑재 영역에 언더필(UF)을 도포한다. 또한, 여기서 사용하는 언더필(UF)로서, 속경화성 수지[NCP(Non-Conductive Paste)]를 사용하면 좋다.
그 후, 도 16에 도시한 바와 같이, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한다. 이 때 탑재되는 반도체 칩(CHP2)의 표면(주면)에는, 예를 들어, 도 4에 도시하는 바와 같은 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)이 형성되어 있다. 그리고, 반도체 칩(CHP2)에 형성되어 있는 주상 범프 전극[PLBMP1(PLBMP2)]을 관통 기판(THWB)에 형성되어 있는 단자(도시하지 않음)에 직접 접촉하도록, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재하고, 고온으로 가열한다. 그 결과, 주상 범프 전극[PLBMP1(PLBMP2)]의 땜납이 용융되고, 관통 기판(THWB) 상의 단자[TE1(TE2)]와 주상 범프 전극[PLBMP1(PLBMP2)]의 구리가 전기적으로 접속한다. 이때, 반도체 칩(CHP2)과 관통 기판(THWB) 사이의 간극에 언더필(UF)이 널리 습윤되어 충전된다. 게다가, 언더필(UF)로서 속경화성 수지(NCP)를 이용하고 있으므로, 언더필(UF)은 경화된다. 여기서, 본 실시 형태에서는, 반도체 칩(CHP2)과 관통 기판(THWB)과의 접속에 사이즈를 작게 해도 높이를 확보할 수 있는 주상 범프 전극[PLBMP1(PLBMP2)]을 사용하고 있으므로, 언더필(UF)의 습윤 확산이 저해되는 일은 없다.
계속해서, 도 17에 도시한 바와 같이, 관통 기판(THWB)의 이면(칩 탑재면과는 반대측의 면)에 땜납 볼(SB)을 탑재한다. 이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
다음에, 본 실시 형태에 있어서의 반도체 장치의 다른 제조 방법에 대해서 설명한다. 우선, 도 18에 도시한 바와 같이, 본 실시 형태에 있어서의 관통 기판(THWB)을 준비한다. 이 관통 기판(THWB)에는, 예를 들어, 도 7에 도시하는 바와 같은 레이아웃 구성으로, 단자(TE1, TE2) 및 쓰루홀(TH1, TH2) 등이 형성되어 있다.
계속해서, 도 19에 도시한 바와 같이, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한다. 이 때 탑재되는 반도체 칩(CHP2)의 표면(주면)에는, 예를 들어, 도 4에 도시하는 바와 같은 주상 범프 전극(PLBMP1) 및 주상 범프 전극(PLBMP2)이 형성되어 있다. 그리고, 반도체 칩(CHP2)에 형성되어 있는 주상 범프 전극[PLBMP1(PLBMP2)]을 관통 기판(THWB)에 형성되어 있는 단자(도시하지 않음)에 직접 접촉하도록, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한다. 그 후, 고온으로 가열하고, 주상 범프 전극[PLBMP1(PLBMP2)]의 땜납을 용융시켜, 관통 기판(THWB) 상의 단자[TE1(TE2)]와 주상 범프 전극[PLBMP1(PLBMP2)]의 구리를 전기적으로 접속한다.
그리고, 도 20에 도시한 바와 같이, 반도체 칩(CHP2)과 관통 기판(THWB)과의 간극에 언더필(UF)을 충전한다. 여기서, 본 실시 형태에서는, 반도체 칩(CHP2)과 관통 기판(THWB)과의 접속에 사이즈를 작게 해도 높이를 확보할 수 있는 주상 범프 전극[PLBMP1(PLBMP2)]을 사용하고 있으므로, 언더필(UF)의 충전성을 확보할 수 있다.
그 후, 도 21에 도시한 바와 같이, 관통 기판(THWB)의 이면(칩 탑재면과는 반대측의 면)에 땜납 볼(SB)을 탑재한다. 이상과 같이 하여, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
<변형예>
다음에, 본 실시 형태의 변형예에 대해서 설명한다. 상기 실시 형태에서는, 반도체 칩(CHP2)에 형성하는 범프 전극을 주상 범프 전극[PLBMP1(PLBMP2)]으로부터 구성하는 예에 대해서 설명하였지만, 본 변형예에서는, 반도체 칩(CHP2)에 형성하는 범프 전극을 스터드 범프 전극으로 구성하는 예에 대해서 설명한다.
도 22는, 예를 들어 금으로 이루어지는 스터드 범프 전극(SDBMP1)을 관통 기판(THWB) 상에 탑재하는 상태를 도시하는 단면도이다. 도 22에 도시한 바와 같이, 관통 기판(THWB) 상에는 단자(TE1)가 형성되어 있고, 이 단자(TE1) 상에 스터드 범프 전극(SDBMP1)이 탑재되는 동시에, 단자(TE1)와 스터드 범프 전극(SDBMP1)의 접속부를 덮도록 땜납(S)이 형성되어 있다. 스터드 범프 전극(SDBMP1)은, 예를 들어, 질화실리콘막으로 이루어지는 패시베이션막(표면 보호막)(PAS)에 형성된 개구부(OP)에 형성되어 있고, 스터드 범프 전극(SDBMP1)은 개구부(OP)로부터 노출되는 패드(PD) 상에 형성되어 있다. 그리고, 이 패드(PD)는 층간 절연막(IL) 상에 형성되어 있다.
이와 같이 구성되어 있는 스터드 범프 전극(SDBMP1)에서는 스터드 범프 전극(SDBMP1)의 크기를 작게 해도, 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)[A3(>A1)]을 확보할 수 있다. 즉, 여기서도 스터드 범프 전극(SDBMP1)(제2 부분)의 융점은, 땜납(S)(제1 부분)의 융점보다도 높은 재료 구성으로 되어 있다. 이에 의해 스터드 범프 전극(SDBMP1)(제2 부분)을 관통 기판(THWB) 상의 단자(TE1)와 땜납(S)(제1 부분)을 고온으로 용융시켜 전기적으로 접속시킬 때, 스터드 범프 전극(SDBMP1)(제2 부분)의 융점은 땜납(S)(제1 부분)의 융점보다도 높으므로, 고온으로 하였을 때에 용융되는 일은 없다. 따라서, 반도체 칩과 관통 기판(THWB) 사이의 간극(스탠드 오프)(A3)이, 스터드 범프 전극(SDBMP1)(제2 부분, 금)의 높이보다도 작아지는 일은 없다.
이 결과, 도 22에 도시하는 바와 같은 스터드 범프 전극(SDBMP1)을 사용하는 경우, 스터드 범프 전극(SDBMP1) 자체의 크기를 작게 해도, 스탠드 오프를 확보할 수 있으므로, 언더필의 충전성의 저하나, 반도체 칩과 관통 기판(THWB)과의 접속 신뢰성의 저하를 억제할 수 있다. 이와 같이, 상기 실시 형태에서 설명한 주상 범프 전극[PLBMP1(PLBMP2)] 대신에, 본 변형예에서 설명한 스터드 범프 전극(SDBMP1)을 사용할 수도 있다.
또한, 여기서는 스터드 범프 전극(SDBMP1)에 금을 사용하는 경우를 예로 들어 설명하였지만, 예를 들어 구리 와이어를 사용해서 형성한 구리의 스터드 범프 전극이어도 좋다.
본 변형예에 있어서의 반도체 장치는 상기와 같이 구성되어 있고, 이하에, 그 제조 방법의 일례에 대해서 설명한다.
우선, 도 23에 도시한 바와 같이, 본 변형예에 있어서의 관통 기판(THWB)을 준비한다. 이 관통 기판(THWB)에는, 예를 들어, 도 7에 도시하는 바와 같은 레이아웃 구성으로, 단자(TE1, TE2) 및 쓰루홀(TH1, TH2) 등이 형성되어 있다.
계속해서, 도 24에 도시한 바와 같이, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한다. 이 때 탑재되는 반도체 칩(CHP2)의 표면(주면)에는, 예를 들어, 스터드 범프 전극(SDBMP1, SDBMP2)이 형성되어 있다. 그리고, 반도체 칩(CHP2)에 형성되어 있는 스터드 범프 전극(SDBMP1, SDBMP2)을 관통 기판(THWB)에 형성되어 있는 단자(도시하지 않음)에 직접 접촉하는 동시에, 단자(TE1)와 스터드 범프 전극(SDBMP1, SDBMP2)을 덮도록 땜납(S)을 용융시켜 접속부를 형성한다. 이와 같이 하여, 관통 기판(THWB) 상에 반도체 칩(CHP2)을 탑재한다. 또한, 땜납(S)은 미리 단자(TE1) 상에 실시해 둠(땜납 프리 코팅해 둠)으로써, 조립을 용이하게 행할 수 있다.
그리고, 도 25에 도시한 바와 같이, 반도체 칩(CHP2)과 관통 기판(THWB)과의 간극에 언더필(UF)을 충전한다. 여기서, 본 변형예에서는, 반도체 칩(CHP2)과 관통 기판(THWB)과의 접속에 사이즈를 작게 해도 높이를 확보할 수 있는 스터드 범프 전극(SDBMP1, SDBMP2)을 사용하고 있으므로, 언더필(UF)의 충전성을 확보할 수 있다.
그 후, 도 26에 도시한 바와 같이, 관통 기판(THWB)의 이면(칩 탑재면과는 반대측의 면)에 땜납 볼(SB)을 탑재한다. 이상과 같이 하여, 본 변형예에 있어서의 반도체 장치를 제조할 수 있다.
또한, 여기서는, 반도체 칩(CHP2)을 관통 기판(THWB)에 실장하고 나서, 언더필(UF)을 충전하는 제조 방법(조립 방법)에 대해서 설명하였지만, 이에 한정되지 않는다. 전술한 관통 기판(THWB)에 언더필(UF)[속경화성 수지(NCP)]을 미리 도포하고, 그 후, 반도체 칩(CHP2)을 탑재하는 제조 방법에 의해 조립해도 좋다.
<본 발명의 위치 부여>
마지막으로 본 발명의 위치 부여에 대해서, 도면을 참조하면서 설명한다. 도 27은, 본 발명의 위치 부여를 설명하는 그래프이다. 도 27에 있어서, 횡축은 칩 사이즈를 나타내고 있고, 종축은 칩에 형성되는 패드수(범프 전극수)를 나타내고 있다.
우선, 영역 (1)로 표시되는 영역에서 사용되는 반도체 장치의 구조에 대해서 설명한다. 영역 (1)에서 사용되는 반도체 장치의 형태는, 배선 기판에 빌드업 기판을 사용하고, 반도체 칩에 형성되는 반구 형상의 범프 전극이 에어리어 범프 배치(예를 들어, 도 1의 배치)로 되어 있는 형태이다.
다음에, 영역 (2)로 표시되는 영역에서 사용되는 반도체 장치의 구조에 대해서 설명한다. 영역 (2)에서 사용되는 반도체 장치의 형태는, 배선 기판에 관통 기판을 사용하고, 반도체 칩에 범프 전극이 아니라 반도체 칩의 주연부에 패드가 형성되어 있는 형태이다. 구체적으로는, 와이어 본딩 구조를 가리키는 것이다.
계속해서, 영역 (3)으로 표시되는 영역에서 사용되는 반도체 장치의 구조에 대해서 설명한다. 영역 (3)에서 사용되는 반도체 장치의 형태는, 배선 기판에 빌드업 기판을 사용하고, 반도체 칩에 주상 범프 전극을 형성하고, 이 주상 범프 전극이 에어리어 범프 배치로 되어 있는 형태이다.
마지막으로, 영역 (4)로 표시되는 영역에서 사용되는 반도체 장치의 구조에 대해서 설명한다. 영역 (4)에서 사용되는 반도체 장치의 형태는, 배선 기판에 관통 기판을 사용하고, 반도체 칩에 주상 범프 전극을 형성한 본 발명의 형태이다.
여기서, 영역 (1)에 표시되는 반도체 장치의 형태로부터, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)로 변경하는 이점은, 빌드업 기판을 사용하지 않고 관통 기판을 사용함으로써, 반도체 장치의 신뢰성 향상을 도모할 수 있는 점이다. 즉, 미세한 비아 및 빌드업층을 사용하지 않는 것에 의한 신뢰성 향상을 도모할 수 있다. 또한, 고가의 빌드업 기판으로부터 저렴한 관통 기판으로 변경함으로써, 반도체 장치의 비용 삭감을 도모할 수도 있다. 특히, 영역 (1)에 표시되는 반도체 장치의 형태 중, 비교적 범프 전극수가 적기 때문에 빌드업 기판으로 배선 레이아웃하면 기판 상에서 불필요한 에어리어가 많게 되어 버리지만, 지금까지 설명한 본 발명의 특징을 이용함으로써 관통 기판으로도 배선 레이아웃이 가능하게 되는 제품인 경우에는, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)로 변경될 유용성이 커진다.
한편, 영역 (2)에 표시되는 반도체 장치의 형태로부터, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)로 변경하는 이점은, 반도체 칩의 주연부로부터 뿐만 아니라, 반도체 칩의 중앙부로부터도 전원 전압 및 기준 전압을 공급함으로써, 반도체 장치의 고 성능화를 도모할 수 있는 점이다. 즉, 영역 (2)에 표시되는 반도체 장치의 형태에서는, 반도체 칩의 주연부에 형성되어 있는 패드로만 반도체 칩의 내부에 전원 공급을 할 수 있지만, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)에서는, 반도체 칩의 주연 영역뿐만 아니라 중앙 영역으로부터도 전원 공급할 수 있으므로, 반도체 칩 내에서의 전원 드롭(IR 드롭)을 저감할 수 있다. 특히, 영역 (2)에 표시되는 반도체 장치의 형태 중, 비교적 전원 전압이 낮은 제품인 경우에는, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)로 변경될 유용성이 커진다.
또한, 영역 (2)에 표시되는 반도체 장치의 형태는, 구체적으로는 와이어 본딩 구조이다. 핀수(패드수)가 증가하였을 때, 칩 사이즈를 크게 하지 않고, 패드를 배치하고자 하면, 반도체 칩 중심 부근에 패드를 설치하게 된다. 이 경우, 반도체 칩 주연부의 패드에 부착된 와이어에 비해 와이어 길이가 길어지므로, 밀봉 수지로 밀봉할 때에 와이어 흐름이 발생하기 쉬워지는 등의 이유로부터 와이어 본딩을 행하는 것이 곤란해진다. 이러한 경우에도, 지금까지 설명한 본 발명의 특징을 이용함으로써, 반도체 칩의 주연 영역뿐만 아니라 중앙 영역에도 범프 전극을 배치하는 것이 가능해진다. 그 결과, 반도체 칩의 사이즈를 와이어 본딩 구조일 때보다도 동등, 혹은 그 이하로 할 수 있는 경우도 있으므로, 영역 (4)에 표시되는 반도체 장치의 형태(본 발명의 형태)로 변경될 유용성이 커진다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
또한, 상술한 MOSFET는, 게이트 절연막을 산화막으로 형성하는 경우에 한정되는 것이 아니라, 게이트 절연막을 넓게 절연막으로 형성하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)도 포함하는 것으로 상정하고 있다. 즉, 본 명세서에서는, 편의상 MOSFET라고 하는 용어를 사용하고 있지만, 이 MOSFET는 MISFET도 포함하는 의도의 용어로서 본 명세서에서는 사용하고 있다.
또한, 여기까지 관통 기판(THWB)의 이면(칩 탑재면과는 반대측의 면)에 땜납 볼(SB)을 탑재한 BGA 패키지 구조를 예로 들어 설명하였지만, 땜납 볼(SB)을 탑재하지 않는 LGA(Land Grid Array) 패키지이어도 좋다. 땜납 볼(SB)을 탑재하지 않음으로써, 그 만큼의 재료 비용을 내릴 수 있다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭 넓게 이용할 수 있다.
AR0 : 영역
AR1 : 영역
AR2 : 영역
AR3 : 영역
A1 : 간극
A2 : 간극
A3 : 간극
BMP : 범프 전극
BPL1 : 빌드업층
BPL2 : 빌드업층
BPWB : 빌드업 기판
BTE : 이면 단자
CHP1 : 반도체 칩
CHP2 : 반도체 칩
CRL : 코어층
HS : 히트싱크
IL : 층간 절연막
LND1 : 랜드
LND2 : 랜드
LND3 : 랜드
OP : 개구부
OP1 : 개구부
PAS : 패시베이션막
PD : 패드
PI1 : 수지막
PI2 : 수지막
PLBMP1 : 주상 범프 전극
PLBMP2 : 주상 범프 전극
RW : 재배선
S : 땜납
SB : 땜납 볼
SCE : 실리콘 레진
SDBMP1 : 스터드 범프 전극
SDBMP2 : 스터드 범프 전극
SR : 솔더 레지스트
TE : 단자
TE1 : 단자
TE2 : 단자
TH1 : 쓰루홀
TH2 : 쓰루홀
TH3 : 쓰루홀
THWB : 관통 기판
UF : 언더필
VA : 비아
WIRE1 : 배선
WIRE2 : 배선
WIRE3 : 배선

Claims (21)

  1. (a) 표면에 복수의 돌기 전극이 배치된 반도체 칩과,
    (b) 상기 복수의 돌기 전극에 대응한 복수의 단자가 배치된 제1 표면과, 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면에 상기 반도체 칩이 실장되고, 상기 복수의 돌기 전극과 상기 복수의 단자가, 각각, 전기적으로 접속된 기판과,
    (c) 상기 반도체 칩과 상기 기판 사이에 충전된 밀봉 수지
    를 구비하고,
    상기 기판은,
    (b1) 상기 복수의 단자 중, 상기 기판의 제1 영역에 배치된 복수의 제1 단자와,
    (b2) 상기 제1 영역보다도 내측의 제2 영역에 배치된 복수의 제1 쓰루홀
    을 갖고,
    상기 복수의 제1 쓰루홀의 각각은, 상기 기판의 상기 제1 표면으로부터 상기 제1 이면에 걸쳐 관통하고 있고,
    상기 제1 표면에 있어서, 상기 복수의 제1 쓰루홀의 일부는, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있고,
    상기 복수의 제1 쓰루홀 상에는, 평면에서 보아 겹치는 상기 복수의 돌기 전극은 배치되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    평면에서 보아, 상기 기판의 상기 제2 영역과 겹치는 상기 반도체 칩의 표면 영역에는, 상기 복수의 돌기 전극이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 기판의 상기 제2 영역의 내측의 제3 영역에는, 또한, 상기 복수의 단자 중 복수의 제2 단자가 배치되고, 상기 복수의 돌기 전극의 일부와 상기 복수의 제2 단자는, 각각, 전기적으로 접속되어 있고, 상기 복수의 제2 단자에는, 전원 전압, 혹은, 기준 전압이 공급되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 기판의 상기 제3 영역에는, 또한, 복수의 제3 쓰루홀이 형성되어 있고,
    상기 복수의 제2 단자의 각각은, 상기 복수의 제3 쓰루홀과 상기 제1 표면에 있어서 배선에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 기판은, 또한, 상기 제1 영역보다도 외측의 제4 영역에 배치된 복수의 제2 쓰루홀을 갖고,
    상기 제1 표면에 있어서, 상기 복수의 제2 쓰루홀의 일부는, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 제1 단자는, 복수열에 걸쳐 배치되어 있고,
    상기 복수의 제1 단자 중, 상기 복수의 제1 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자는, 상기 복수의 제2 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 복수의 제2 쓰루홀의 수는, 상기 복수의 제1 쓰루홀의 수보다도 많은 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 복수의 제1 단자 중, 상기 복수의 제2 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자의 일부에는, 신호 전압이 공급되는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 제4 영역은, 평면에서 보아, 상기 반도체 칩의 외주보다도 외측에 위치하는 영역인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 복수의 돌기 전극은, 상기 복수의 단자와 전기적으로 접속된 제1 부분과, 상기 제1 부분의 융점보다도 높은 융점을 갖는 제2 부분을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 부분은 구리, 또는 금이며, 상기 제2 부분은 땜납인 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 복수의 돌기 전극은, 주상(柱狀) 범프 전극인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 기판의 상기 제1 표면 상에는, 개구부가 형성된 제1 솔더 레지스트가 형성되어 있고,
    상기 제1 단자는, 상기 제1 솔더 레지스트에 형성되어 있는 상기 개구부로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 제1 쓰루홀의 내부는, 상기 제1 솔더 레지스트가 충전되어 있고, 상기 기판의 상기 제1 표면 상에 형성된 상기 제1 솔더 레지스트와 연결되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 기판은, 상기 제1 표면 상에 형성된 제1 솔더 레지스트, 상기 제1 이면 상에 형성된 제2 솔더 레지스트 및 상기 제1 솔더 레지스트와 상기 제2 솔더 레지스트 사이에 끼워진 글래스 클로스를 함유하는 코어층만으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 기판의 상기 제1 표면에는 복수의 랜드가 형성되고, 상기 복수의 랜드의 각각은, 상기 복수의 제1 쓰루홀의 각각과 전기적으로 접속되어 있고,
    상기 복수의 제1 단자의 일부와 상기 복수의 랜드의 일부는, 배선에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 반도체 칩에는, 수지막이 형성되어 있고,
    상기 수지막 상에 재배선이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서,
    상기 반도체 칩에는, 질화실리콘막을 포함하는 패시베이션막이 형성되어 있고,
    상기 패시베이션막 상에 재배선이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  19. (a) 표면에 복수의 돌기 전극이 배치된 반도체 칩과,
    (b) 상기 복수의 돌기 전극에 대응한 복수의 단자가 배치된 제1 표면과, 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면에 상기 반도체 칩이 실장되고, 상기 복수의 돌기 전극과 상기 복수의 단자가, 각각, 전기적으로 접속된 기판과,
    (c) 상기 반도체 칩과 상기 기판 사이에 충전된 밀봉 수지
    를 구비하고,
    상기 기판은,
    (b1) 상기 복수의 단자 중, 상기 기판의 제1 영역에 복수열에 걸쳐 배치된 복수의 제1 단자와,
    (b2) 상기 제1 영역보다도 내측의 영역에 배치된 복수의 제1 쓰루홀과,
    (b3) 상기 제1 영역보다도 외측의 영역에 배치된 복수의 제2 쓰루홀
    을 갖고,
    상기 복수의 제1 쓰루홀 및 제2 쓰루홀의 각각은, 상기 기판의 상기 제1 표면으로부터 상기 제1 이면에 걸쳐 관통하고 있고,
    상기 제1 표면에 있어서, 상기 복수의 제1 쓰루홀 및 제2 쓰루홀의 일부는, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있고,
    상기 복수의 제1 쓰루홀 상에는, 평면에서 보아 겹치는 상기 복수의 돌기 전극은 배치되어 있지 않고,
    상기 복수의 제1 단자 중, 상기 복수의 제1 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자는, 상기 복수의 제2 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  20. (a) 표면에 복수의 돌기 전극이 배치된 반도체 칩과,
    (b) 상기 복수의 돌기 전극에 대응한 복수의 단자가 배치된 제1 표면과, 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면에 상기 반도체 칩이 실장되고, 상기 복수의 돌기 전극과 상기 복수의 단자가, 각각, 전기적으로 접속된 기판과,
    (c) 상기 반도체 칩과 상기 기판 사이에 충전된 밀봉 수지와,
    (d) 상기 복수의 전극의 일부와 전기적으로 접속되고, 상기 기판의 상기 제1 이면에 탑재된 복수의 땜납 볼
    을 구비하고,
    상기 기판은,
    (b1) 상기 복수의 단자 중, 상기 기판의 제1 영역에 복수열에 걸쳐 배치된 복수의 제1 단자와,
    (b2) 상기 제1 영역보다도 내측의 영역에 배치된 복수의 제1 쓰루홀과,
    (b3) 상기 제1 영역보다도 외측의 영역에 배치된 복수의 제2 쓰루홀
    을 갖고,
    상기 복수의 제1 쓰루홀 및 제2 쓰루홀의 각각은, 상기 기판의 상기 제1 표면으로부터 상기 제1 이면에 걸쳐 관통하고 있고,
    상기 제1 표면에 있어서, 상기 복수의 제1 쓰루홀 및 제2 쓰루홀의 일부는, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있고,
    상기 복수의 땜납 볼은, 상기 복수의 제1 쓰루홀 및 제2 쓰루홀의 일부를 통하여, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있고,
    상기 복수의 제1 쓰루홀 상에는, 평면에서 보아 겹치는 상기 복수의 돌기 전극은 배치되어 있지 않고,
    상기 복수의 제1 단자 중, 상기 복수의 제1 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자는, 상기 복수의 제2 쓰루홀의 일부와 전기적으로 접속되어 있는 제1 단자보다도 내측에 배치되어 있고,
    상기 복수의 돌기 전극은, 제1 부분과, 상기 제1 부분의 융점보다도 높은 융점을 갖는 제2 부분을 갖고, 상기 제1 부분은 상기 복수의 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  21. (a) 표면에 복수의 돌기 전극이 배치된 반도체 칩과,
    (b) 상기 복수의 돌기 전극에 대응한 복수의 단자가 배치된 제1 표면과, 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면에 상기 반도체 칩이 실장되고, 상기 복수의 돌기 전극과 상기 복수의 단자가, 각각, 전기적으로 접속된 기판과,
    (c) 상기 반도체 칩과 상기 기판 사이에 충전된 밀봉 수지
    를 구비하고,
    상기 기판은,
    (b1) 상기 복수의 단자 중, 상기 기판의 제1 영역에 배치된 복수의 제1 단자와,
    (b2) 상기 제1 영역보다도 내측의 제2 영역에 배치된 복수의 제1 쓰루홀
    을 갖고,
    상기 복수의 제1 쓰루홀의 각각은, 상기 기판의 상기 제1 표면으로부터 상기 제1 이면에 걸쳐 관통하고 있고,
    상기 제1 표면에 있어서, 상기 복수의 제1 쓰루홀의 일부는, 상기 복수의 제1 단자의 일부와 전기적으로 접속되어 있고,
    평면에서 보아, 상기 복수의 제1 단자와 전기적으로 접속되어 있는 상기 복수의 제1 쓰루홀은, 상기 복수의 제1 단자로부터 떨어진 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
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