CN103443915B - 半导体器件 - Google Patents

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Abstract

本发明提供一种能够提高半导体器件的可靠性的技术。在本发明中，作为搭载半导体芯片的布线基板，不使用层积式基板而使用贯通基板(THWB)。由此，在本发明中，通过使用仅由芯层构成的贯通基板，不再需要考虑层积层和芯层的热膨胀系数的不同，而且，因为不存在层积层，所以也不需要考虑形成于层积层的细小过孔的电切断。其结果为，根据本发明，能够实现成本降低，同时还能够实现半导体器件的可靠性提高。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其涉及有效适用于使用凸块电极(bump e1ectrode，突起电极)将半导体芯片搭载在布线基板上的半导体器件的技术。
背景技术
在日本特开2002-246552号公报(专利文献1)中记载了如下的技术：仅在呈矩形形状的半导体芯片的周缘部形成作为外部连接端子的凸块电极，通过该凸块电极将半导体芯片搭载于布线基板上。
现有技术文献
专利文献
专利文献1：日本特开2002-246552号公报
发明内容
半导体器件由半导体芯片和以覆盖该半导体芯片的方式形成的封装形成，其中，半导体芯片形成有MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等半导体元件和多层布线。封装具有如下功能：(1)将形成于半导体芯片的半导体元件与外部电路电连接；(2)保护半导体芯片隔离湿度和温度等外部环境，防止由振动或冲击导致的损坏和半导体芯片的特性劣化。封装还一并具有如下功能等：(3)使半导体芯片的操作容易；(4)将半导体芯片工作时的发热散发，最大限度地发挥半导体元件的功能。具有这样的功能的封装存在多种。
以下对封装的构成例进行说明。例如存在在半导体芯片的表面形成作为外部连接端子的凸块电极(突起电极)，并通过该凸块电极 将半导体芯片安装于布线基板这一类型的BGA(Ball Grid Array：球栅阵列)封装。在该BGA封装中，使用容易与形成于半导体芯片的凸块电极的高密度化、窄间距化对应地形成小间距(窄间距)的布线的层积(build up)式基板。列举该层积式基板的构造的一例，例如具有夹着芯层的层积层。进而，在该层积层中形成有细小的过孔，该过孔能够自由地配置。另外，能够在该细小的过孔上配置端子。对其理由进行说明。对于形成于层积层的细小的过孔，由于过孔直径微细，所以容易在过孔的内部埋入导体膜。其结果为，能够形成过孔的上部由导体膜盖住的状态，因此即使在过孔上配置端子，也能够实现过孔与端子的可靠的电连接。如此，对于层积式基板而言，因为在细小的过孔上也能够配置端子，所以具有形成布线时的制约少、容易形成小间距的布线这样的优点。
然而，本发明人进行研究首先发现层积式基板存在以下所示的问题点。对该问题点进行说明。首先，层积式基板中存在芯层和以夹着该芯层的方式形成的层积层，对其理由进行说明。
例如，当半导体器件工作时，半导体芯片发热，因该发热所产生的热从半导体芯片传递到层积式基板。其结果为，层积式基板受热，由此层积式基板膨胀。若该层积式基板的膨胀变大，则对封固层积式基板与半导体芯片的间隙的封固树脂(例如底部填充材料)施加压力，由此有时会在例如半导体芯片与封固树脂的界面、封固树脂与层积式基板的界面产生裂缝，使半导体器件的可靠性降低。因此，对于层积式基板，为了尽可能减小其热膨胀系数(α)(为了靠近半导体芯片的热膨胀系数)，设置含有作为由玻璃纤维制成的织布的玻璃丝网的芯层，使层积式基板的热膨胀系数减小。然而，若仅由含有玻璃丝网的芯层构成层积式基板，则难以形成微细的过孔。因此，通常在层积式基板中以夹着芯层的方式设置层积层，使该层积层不含有玻璃丝网，由此能够形成细小的过孔。即，由于层积层以不含有玻璃丝网的方式构成，所以能够形成细小的过孔。但是，对于层积层，因为也需要减小热膨胀系数，所以取代玻璃丝网而添加 有玻璃填充物(粒状、珠状的玻璃)。根据以上所述，层积式基板由芯层和以夹着该芯层的方式形成的层积层构成。
在此，如上述那样在芯层含有玻璃丝网，另一方面，在层积层取代玻璃丝网而含有玻璃填充物。但是，含有玻璃填充物的层积层的热膨胀系数不会小到含有玻璃丝网的芯层的热膨胀系数的程度。列举一例，芯层的热膨胀系数为17～20ppm左右，层积层的热膨胀系数为40～60ppm左右。其结果为，层积层和芯层的热膨胀系数不同，会在层积层与芯层之间施加因热膨胀系数不同所引起的热应力。而且，本发明人发现了：由于该热应力，形成于层积层的细小的过孔容易被电切断，由此长期来说半导体器件的可靠性会降低。
本发明的目的在于提供一种能够提高半导体器件的可靠性的技术。
本发明的上述目的、其他目的以及新型特征，将从本说明书的记述以及附图中得到明确。
对本申请所公开的发明中的、具有代表性的发明的概要简单说明如下。
代表性的实施方式的半导体器件的特征在于，作为搭载半导体芯片的布线基板，不使用层积式基板而使用贯通基板。
发明的效果
对通过本申请所公开的发明中、具有代表性的技术方案所得到的效果简单说明如下。
因为不需要考虑层积层与芯层的热膨胀系数的不同，进而不存在层积层，所以也不再需要考虑形成于层积层的细小的过孔的电切断。其结果为，能够实现成本降低同时提高半导体器件的可靠性。
附图说明
图1是表示本发明人所研究的半导体芯片的外观构成的俯视图。
图2是表示本发明人所研究的半导体器件的构成的侧视图。
图3是表示本发明人所研究的半导体器件的一部分的图，是表示 层积式基板的内部构造的图。
图4是表示实施方式的半导体芯片的表面构造的图。
图5是表示实施方式的半导体器件的构成的侧视图。
图6是表示实施方式的半导体器件的一部分的图，是表示贯通基板的内部构造的图。
图7是表示实施方式的贯通基板的一部分构成的平面图。
图8是表示在通孔上配置端子的构成例的图。
图9是表示通孔和接合区的位置关系发生了偏离的情况下的构成例的图。
图10是表示减小由焊锡构成的半球状的凸块电极的尺寸并将该凸块电极搭载于贯通基板上的状态的剖视图。
图11是表示将柱状凸块电极搭载于贯通基板上的状态的局部剖视图。
图12是表示本发明人所研究的形成于半导体芯片上的再布线构造的剖视图。
图13是表示实施方式的形成于半导体芯片上的凸块构造的剖视图。
图14是表示实施方式的半导体器件的制造工序的侧视图。
图15是表示图14之后的半导体器件的制造工序的侧视图。
图16是表示图15之后的半导体器件的制造工序的侧视图。
图17是表示图16之后的半导体器件的制造工序的侧视图。
图18是表示实施方式的半导体器件的另一制造工序的侧视图。
图19是表示图18之后的半导体器件的制造工序的侧视图。
图20是表示图19之后的半导体器件的制造工序的侧视图。
图21是表示图20之后的半导体器件的制造工序的侧视图。
图22是表示将由金构成的支柱(stud)凸块电极搭载于贯通基板上的状态的剖视图。
图23是表示变形例的半导体器件的制造工序的侧视图。
图24是表示图23之后的半导体器件的制造工序的侧视图。
图25是表示图24之后的半导体器件的制造工序的侧视图。
图26是表示图25之后的半导体器件的制造工序的侧视图。
图27是用于说明本发明的定位的曲线图。
具体实施方式
在以下的实施方式中，为了方便起见，在必要时分成多个部分或多个实施方式来说明，但除了特别明示的情况以外，它们之间并不是毫无关联的，而是一方为另一方的一部分或全部的变形例、详细、补充说明等的关系。
另外，在以下的实施方式中，在言及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确限定为特定数的情况等以外，并非限定为该特定数，而可以是特定数以上也可以是特定数以下。
进而，在以下的实施方式中，其构成要素(也包含要素步骤等)，除了特别明示的情况以及原理上明确认为是必须的情况等以外，当然未必是必须的。
同样地，在以下的实施方式中，在言及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确认为不是那样的情况等以外，也包含实质上近似于或类似于该形状等的形状等。这对于上述数值以及范围也是同样的。
另外，在用于说明实施方式的全部附图中，对同一部件原则上标注同一附图标记，省略其重复的说明。此外，为了易于观察图面，即使在俯视图中有时也会标注阴影。
<使用附图说明问题>
首先，参照附图对本发明人所研究的半导体器件具有的问题进行说明。图1是表示本发明人所研究的半导体芯片CHP1的外观构成的俯视图。如图1所示，半导体芯片CHP1呈矩形形状，遍及半导体芯片CHP1的整个表面地形成有作为外部连接端子的凸块电极BMP。通过将如此构成的半导体芯片CHP1进行封装，能够获得本 发明人所研究的半导体器件。
图2是表示本发明人所研究的半导体器件的构成的侧视图。如图2所示，本发明人所研究的半导体器件具有层积式基板BPWB，在该层积式基板BPWB的背面(下表面)形成有多个焊锡球SB。另一方面，在层积式基板BPWB的表面(上表面)搭载有半导体芯片CHP1。此时，以使形成于半导体芯片CHP1的多个凸块电极BMP与形成于层积式基板BPWB的表面的端子(未图示)电连接的方式将半导体芯片CHP1配置在层积式基板BPWB上。而且，在半导体芯片CHP1与层积式基板BPWB之间形成的间隙中，填充有作为封固用树脂的底部填料UF。该底部填料UF是环氧树脂的情况较多，为了确保半导体芯片CHP1与层积式基板BPWB的连接可靠性而使用。另外，在半导体芯片CHP1的上表面隔着硅树脂SCE配置有散热片HS。该散热片HS设置成使由半导体芯片CHP1产生的热高效地散发到外部。即，散热片HS为了使半导体芯片CHP1的散热效率提高而设置。
对如此构成的本发明人所研究的半导体器件、特别是层积式基板BPWB的内部构造进一步详细说明。图3是表示本发明人所研究的半导体器件的一部分的图，是层积式基板BPWB的内部构造的图。如图3所示，层积式基板BPWB由芯层CRL和以夹着该芯层CRL的方式配置的层积层BPL1和层积层BPL2形成。
具体而言，在芯层CRL形成有通孔TH，在层积层BPL1形成有与该通孔TH连接的多层布线(图3中为2层)。该多层布线通过形成于层积层BPL1的过孔VA而相互连接。在层积层BPL1的表面形成有阻焊层(so1der resist)SR，构成层积层BPL1的端子(接合区图案、安装图案(fit pattern))TE从设置于该阻焊层SR的开口部露出。而且，以使该端子TE与凸块电极BMP电连接的方式将半导体芯片CHP1搭载于层积式基板BPWB上。
另一方面，在层积层BPL2上也形成有与形成于芯层CRL的通孔TH连接的多层布线(图3中为2层)。在层积层BPL2的表面形成有阻焊层SR，构成层积层BPL2的背面端子BTE从设置于该阻焊 层SR的开口部露出。而且，以与该背面端子BTE电连接的方式将焊锡球SB搭载于背面端子BTE上。具体而言，在图3所示的层积式基板BPWB中，芯层CRL(约0.8mm左右)和层积层BPL1及层积层BPL2总共的基板厚度约为1.0mm左右，通孔TH的直径约为150～250μm左右，过孔VA的直径约为50μm左右。
如此构成的层积式基板BPWB具有容易与形成于半导体芯片CHP1的凸块电极BMP的高密度化对应地形成小间距的布线这样的优点。即，层积式基板BPWB例如以夹着芯层CRL的方式具有层积层BPL1和层积层BPL2，在该层积层BPL1、层积层BPL2中形成有细小的过孔VA，该过孔VA能够自由配置。另外，能够在该细小的过孔VA上配置端子TE。对其理由进行说明。对于形成于层积层BPL1、层积层BPL2的细小的过孔VA，由于过孔直径微细，所以容易在过孔VA的内部埋入导体膜。其结果为，能够形成过孔VA的上部由导体膜盖住的状态，因此即使在过孔VA上配置端子TE，也能够实现过孔VA与端子TE的可靠的电连接。如此，对于层积式基板BPWB，因为在细小的过孔VA上也能够配置端子TE，所以具有形成布线时的制约少、容易形成小间距的布线这样的优点。
进而，如图3所示，在层积式基板BPWB中，要在形成于芯层CRL的通孔TH的壁面形成镀膜，但因为通孔TH的直径大，所以在通孔TH的内部没有形成镀膜。但是，如图3所示，在通孔TH的内部埋入有填孔用树脂，通孔TH的内部被填充。因此，在图3所示的层积式基板BPWB中，在通孔TH上也能够配置微细的过孔VA和/或布线，从这一点出发，形成布线时的制约也少，容易形成小间距的布线。
然而，本发明人通过研究新发现了：上述的层积式基板BPWB存在以下所示的问题点。例如，当半导体器件工作时，半导体芯片CHP1发热，由于该发热所产生的热从半导体芯片CHP1传递到层积式基板BPWB。其结果为，层积式基板BPWB受热，由此层积式基板BPWB膨胀。若该层积式基板BPWB的膨胀大，则会对封固层积 式基板BPWB与半导体芯片CHP1的间隙的封固树脂(底部填料UF)施加压力，由此有时会在例如半导体芯片与封固树脂的界面、封固树脂与层积式基板的界面产生裂缝，使半导体器件的可靠性降低。因此，对于层积式基板BPWB而言，为了减小其热膨胀系数(α)(为了靠近半导体芯片CHP1的热膨胀系数)，设置含有作为由玻璃纤维制成的织布的玻璃丝网的芯层CRL，使层积式基板BPWB的热膨胀系数减小。然而，若仅由含有玻璃丝网的芯层CRL构成层积式基板BPWB，则难以形成细小的过孔VA。因此，通常在层积式基板BPWB中以夹着芯层CRL的方式设置层积层BPL1(BPL2)，使该层积层BPL1(BPL2)不含有玻璃丝网，由此形成细小的过孔VA。即，由于层积层BPL1(BPL2)以不含有玻璃丝网的方式构成，所以能够形成细小的过孔VA。但是，在层积层BPL1(BPL2)中，因为也需要减小热膨胀系数，所以取代玻璃丝网而添加有玻璃填充物(粒状、珠状的玻璃)。
在此，如上述那样在芯层CRL中含有玻璃丝网，另一方面，在层积层BPL1(BPL2)中取代玻璃丝网而含有玻璃填充物。但是，含有玻璃填充物的层积层BPL1(BPL2)的热膨胀系数不会小到含有玻璃丝网的芯层CRL的热膨胀系数的程度。列举一例，芯层的热膨胀系数为17～20ppm左右，层积层的热膨胀系数为40～60ppm左右。其结果为，层积层BPL1(BPL2)和芯层CRL的热膨胀系数不同，在层积层BPL1(BPL2)与芯层CRL之间施加了因热膨胀系数不同引起的热应力。而且，本发明人发现了：由于该热应力，形成于层积层BPL1(BPL2)的细小的过孔VA容易被电切断，由此半导体器件的可靠性有可能会降低。因此，在本实施方式中，对能够提高半导体器件的可靠性进行了研究。以下对实施了该研究的本实施方式的半导体器件进行说明。
<本实施方式的半导体器件的构成>
图4是表示本实施方式的半导体芯片CHP2的表面构造的图。如图4所示，本实施方式的半导体芯片CHP2呈矩形形状，在半导体 芯片CHP2的表面区域形成有柱状凸块电极(柱状突起电极)PLBMP1及柱状凸块电极PLBMP2。此外，这些柱状凸块电极PLBMP1及柱状凸块电极PLBMP2例如由以铜(Cu)形成的柱状部和形成于该柱状部上的由焊锡构成的连接部构成。柱状部的高度例如在此约为30μm左右，连接部的高度(焊锡高度)约为15μm左右。柱状部的形状为圆柱形状或长方体形状，在俯视观察时，圆柱形状时的直径约为30～35μm左右，长方体形状时的1条边的长度约为30～35μm左右。
具体而言，在本实施方式的半导体芯片CHP2中，如图4所示，在将半导体芯片CHP2的表面区域划分成区域AR1、位于该区域AR1的内侧的区域AR2、和位于该区域AR2的内侧的区域AR3的情况下，在区域AR1形成有多个柱状凸块电极PLBMP1，在区域AR3形成有多个柱状凸块电极PLBMP2。即，柱状凸块电极PLBMP1和柱状凸块电极PLBMP2以夹着区域AR2的方式分离配置。此时，在区域AR1中，遍及多列(图4中为2列)地形成有多个柱状凸块电极PLBMP1，在区域AR3中，均匀地形成有多个柱状凸块电极PLBMP2。
此外，在此，配置于区域AR1的柱状凸块电极PLBMP1各自的凸块间的最小间距比配置于区域AR2的柱状凸块电极PLBMP2各自的凸块间的最小间距小。配置于区域AR1的柱状凸块电极PLBMP1各自的凸块间的最小间距在此约为40～60μm左右。但是，在柱状凸块电极PLBMP1各自的凸块间的最小间距大于等于柱状凸块电极PLBMP2各自的凸块间的最小间距的情况下也没有特别问题。
另一方面，在区域AR2中柱状凸块电极PLBMP1及柱状凸块电极PLBMP2都不形成。
即，本实施方式的半导体芯片CHP2的特征在于：不是在半导体芯片CHP2的整个表面形成柱状凸块电极PLBMP1(PLBMP2)，而仅在区域AR1和区域AR3形成有柱状凸块电极PLBMP1(PLBMP2)，在区域AR2没有形成柱状凸块电极PLBMP1(PLBMP2)。例如可知：在图1所示的本发明人所研究的半导体芯片CHP1中，在半导 体芯片CHP1的整个表面形成有凸块电极BMP，与此相对，在图4所示的本实施方式的半导体芯片CHP2中，仅在区域AR1和区域AR3形成有柱状凸块电极PLBMP1(PLBMP2)，在区域AR2没有形成柱状凸块电极PLBMP1(PLBMP2)。
接着对本实施方式的半导体器件的构成进行说明。图5是表示本实施方式的半导体器件的构成的侧视图。如图5所示，本实施方式的半导体器件具有贯通基板THWB，在该贯通基板THWB的背面(下表面)形成有多个焊锡球SB。另一方面，在贯通基板THWB的表面(上表面)搭载有半导体芯片CHP2。此时，以使形成于半导体芯片CHP2的多个柱状凸块电极PLBMP1及柱状凸块电极PLBMP2与形成于贯通基板THWB的表面的端子(未图示)电连接的方式，将半导体芯片CHP2配置于贯通基板THWB上。而且，在半导体芯片CHP2与贯通基板THWB之间形成的间隙中，填充有作为封固用树脂的底部填料UF。该底部填料UF是环氧树脂的情况较多，为了确保半导体芯片CHP2与贯通基板THWB的连接可靠性而使用。
对如此构成的本实施方式的半导体器件、特别是贯通基板THWB的内部构造进一步详细说明。图6是表示本实施方式的半导体器件的一部分的图，是表示贯通基板THWB的内部构造的图。如图6所示，在本实施方式中，通过含有玻璃丝网的芯层CRL形成贯通基板THWB。在该贯通基板THWB中形成有从贯通基板THWB的表面(上表面)向背面(下表面)贯通的通孔TH1、TH2、TH3。而且，在贯通基板THWB的表面形成有阻焊层SR(第1阻焊层)，该阻焊层SR也被填充于通孔TH1、TH2、TH3的内部。在阻焊层SR中形成有开口部，多个端子(接合区图案、安装图案)TE1和/或多个端子(接合区图案、安装图案)TE2从该开口部露出。
例如，在贯通基板THWB的表面形成有多个端子TE1，多个端子TE1的一部分在贯通基板THWB的表面与通孔TH1电连接，多个端子TE1的另一部分在贯通基板THWB的表面与通孔TH2电连接。另外，在贯通基板THWB的表面也形成有多个端子TE2，多个 端子TE2在贯通基板THWB的表面与通孔TH3电连接。此时，在贯通基板THWB的表面上搭载有半导体芯片CHP2，形成于该半导体芯片CHP2的柱状凸块电极PLBMP1与形成于贯通基板THWB的表面的端子TE1电连接。同样地，形成于半导体芯片CHP2的柱状凸块电极PLBMP2与形成于贯通基板THWB的表面的端子TE2电连接。即，贯通基板THWB是在芯层CRL的表背面只有1层布线层的构造，本实施方式的半导体器件可以说是柱状凸块电极直接电连接于该布线层的构造。
另一方面，在贯通基板THWB的背面也形成有阻焊层SR(第2阻焊层)。而且，在阻焊层SR中形成有开口部，多个背面端子BTE从该开口部露出。这些背面端子BTE在贯通基板THWB的背面与通孔TH1、TH2、TH3电连接，在这些背面端子BTE上搭载有焊锡球SB。具体而言，在本实施方式的贯通基板THWB中，包括芯层CRL(0.4mm左右)的基板厚度(考虑表面及背面的布线厚)为0.5mm左右，通孔直径为150μm左右。
在本实施方式中，在形成于贯通基板THWB的通孔TH1、TH2、TH3的形成位置、形成于贯通电极THWB的表面的端子TE1和/或端子TE2的形成位置具有特征点，也对其概略构成进行说明。首先，在图6中，在贯通基板THWB上搭载有半导体芯片CHP2，划分成以下所示的区域。也就是说，如图6所示，将贯通基板THWB上的区域中没有搭载半导体芯片CHP2的外侧的区域定义为区域AR0。而且，关于半导体芯片CHP2上的区域，与图4所示的区域划分对应地，划分成半导体芯片CHP2的区域AR1、半导体芯片CHP2的区域AR2和半导体芯片CHP2的区域AR3。如此一来，贯通基板THWB的表面区域能够划分成上述的4个区域。
在此，对区域AR0进行说明。在贯通基板THWB中，在区域AR0形成有多个通孔TH2。即，在贯通基板THWB的表面区域中的区域AR0形成有多个通孔TH2而没有形成端子TE1和端子TE2。特别是，虽然通孔TH2与端子TE1电连接，但该端子TE1并没有形成 在形成有通孔TH2的区域AR0。
接着对区域AR1进行说明。在贯通基板THWB中，在区域AR1形成有多个端子TE1。即，在贯通基板THWB的表面区域中的区域AR1形成有多个端子TE1而没有形成通孔TH1、TH2、TH3。特别是，虽然多个端子TE1中的一部分端子TE1与通孔TH1电连接，多个端子TE1中的另一部分端子TE1与通孔TH2电连接，但这些通孔TH1和通孔TH2并没有形成在形成有端子TE1的区域AR1。此外，在半导体芯片CHP2的区域AR1形成有多个柱状凸块电极PLBMP1，形成于半导体芯片CHP2的区域AR1的柱状凸块电极PLBMP1与形成于贯通基板THWB的区域AR1的端子TE1直接连接。
接着对区域AR2进行说明。在贯通基板THWB中，在区域AR2形成有多个通孔TH1。即，在贯通基板THWB的表面区域中的区域AR2形成有多个通孔TH1而没有形成端子TE1和端子TE2。特别是，虽然通孔TH1与端子TE1电连接，但该端子TE1并没有形成在形成有通孔TH1的区域AR2。此外，在半导体芯片CHP2的区域AR2没有形成多个柱状凸块电极PLBMP1及柱状凸块电极PLBMP2。
进而对区域AR3进行说明。在贯通基板THWB中，在区域AR3形成有多个通孔TH3及多个端子TE2。即，在贯通基板THWB的表面区域中的区域AR3中，多个通孔TH3和多个端子TE2形成在相同区域。特别是，虽然通孔TH3与端子TE2电连接，但该端子TE2也形成在形成有通孔TH3的区域AR3。此外，在半导体芯片CHP2的区域AR3形成有多个柱状凸块电极PLBMP2，形成于半导体芯片CHP2的区域AR3的柱状凸块电极PLBMP2与形成于贯通基板THWB的区域AR3的端子TE2直接连接。
本实施方式的贯通基板THWB如上述那样构成，进而为了使通孔TH1、TH2、TH3以及端子TE1、TE2的位置关系变得明了而使用平面图来说明。图7是表示本实施方式的贯通基板THWB的一部分构成的平面图。图7中大体示出了贯通基板THWB的全部区域1/4区域。另外，在图7中图示了区域AR0、区域AR1、区域AR2以及 区域AR3。
在此，根据图6和图7，区域AR0是在俯视下与半导体芯片CHP2的外周相比位于外侧的区域。换言之，区域AR0也可以说是在俯视下与半导体芯片CHP不重叠的区域。进而，区域AR1、区域AR2以及区域AR3是在俯视下与半导体芯片CHP2的外周相比位于内侧的区域。换言之，区域AR1、区域AR2以及区域AR3也可以说是在俯视下与半导体芯片CHP重叠的区域。
在图7中，在区域AR1形成有多个端子TE1。具体而言，在区域AR1中遍及2列地形成有多个端子TE1，例如，配置于靠近外侧的列的端子TE1的数量比配置于靠近内侧的列的端子TE1的数量多。而且，配置于靠近外侧的列的端子TE1与形成于区域AR0的通孔TH2电连接。具体而言，在区域AR0形成有多个通孔TH2，以与这些通孔TH2接触的方式形成有接合区LND2。而且，该接合区LND2和配置于靠近外侧的列的端子TE1通过布线WIRE2连接。
另一方面，在配置于靠近内侧的列的端子TE1与形成于区域AR2的通孔TH1电连接。具体而言，在区域AR2形成有多个通孔TH1，以与这些通孔TH1接触的方式形成有接合区LND1。而且，该接合区LND1和配置于靠近内侧的列的端子TE1通过布线WIRE1连接。
接着，在区域AR3形成有多个通孔TH3及多个端子TE2。形成于区域AR3的端子TE2与同样地形成于区域AR3的通孔TH3电连接。具体而言，在区域AR3形成有多个通孔TH3，以与这些通孔TH3接触的方式形成有接合区LND3。而且，该接合区LND3和端子TE2通过布线WIRE3连接。即，端子TE1和端子TE2夹着区域AR2而分离配置。
<本实施方式的半导体器件的特征>
本实施方式的半导体器件如上述那样构成，以下对其特征点进行详细说明。首先，本实施方式的第1特征点在于：例如图6所示，作为搭载半导体芯片CHP2的布线基板，采用了贯通基板THWB。也就是说，在本实施方式中，不使用图3所示那样的层积式基板 BPWB，而使用图6所示那样的贯通基板THWB。
例如，在图3所示那样的层积式基板BPWB中，因为含有玻璃丝网的芯层CRL和取代玻璃丝网而含有玻璃填充物的层积层BPL1(BPL2)的材质不同，所以在芯层CRL和层积层BPL1(BPL2)之间存在热膨胀系数(α)的不同。而且，若半导体芯片CHP1受到加热而对层积式基板BPWB施加热负荷，则因为芯层CRL和层积层BPL1(BPL2)的热膨胀系数的不同，在形成于层积层BPL1(BPL2)的细小的过孔VA被施加了热应力，细小的过孔VA变得容易电切断。其结果会导致半导体器件的可靠性降低。
与此相对，在本实施方式中，不使用层积式基板BPWB而使用贯通基板THWB。例如，如图6所示，该贯通基板THWB仅由含有玻璃丝网的芯层CRL构成，没有设置层积层BPL1(BLP2)。因此，在贯通基板THWB中不会发生由于芯层CRL和层积层BPL1(BPL2)的热膨胀系数的不同而导致形成于层积层BPL1(BPL2)的细小过孔的电切断。即，在贯通基板THWB中，因为原本就不存在层积层BPL1(BPL2)，所以也不存在形成于层积层BPL1(BPL2)的细小的过孔，能够避免细小过孔的电切断这一问题。如此在本实施方式中，通过使用仅由芯层CRL构成的贯通基板THWB，不需要考虑层积层BPL1(BPL2)和芯层CRL的热膨胀系数的不同，进而因为不存在层积层BPL1(BPL2)，所以也不再需要考虑形成于层积层BPL1(BPL2)的细小过孔VA的电切断。其结果，根据本实施方式，能够实现半导体器件的可靠性提高。
进而，因为在层积式基板BPWB形成有热膨胀系数大的层积层BPL1(BPL2)，所以在封固层积式基板BPWB与半导体芯片CHP1的间隙的封固树脂(底部填料UF)也容易被施加大的热应力，在封固树脂产生裂缝的可能性也高。与此相对，在本实施方式中，没有形成热膨胀系数大的层积层BPL1(BPL2)，而使用仅由热膨胀系数小的芯层CRL构成的贯通基板THWB。因此，在封固贯通基板THWB与半导体芯片CHP2的间隙的封固树脂(底部填料UF)难以 被施加使用层积式基板BPWB时那种程度的大的热应力，所以也能够降低在封固树脂产生裂缝的可能性。因此，从这一点出发，根据本实施方式，也能够提高半导体器件的可靠性。
对如以上那样使用贯通基板THWB带来的优点进行了说明，但对于贯通基板THWB而言除了上述的优点以外也存在缺点。以下也对该缺点进行说明，在本实施方式中，说明对克服该贯通基板THWB的缺点进行研究的情况。首先，在层积式基板BPWB中，例如图3所示，由于细小过孔VA的内部埋入有导体膜，所以也能够在细小过孔VA上形成端子TE。因此，在层积式基板BPWB中，例如也能够在细小过孔VA上配置端子TE这样形成布线时的制约少，所以容易形成小间距的布线。
与此相对，例如图6所示，贯通基板THWB仅由芯层CRL构成，形成有贯通该芯层CRL的通孔TH1、TH2、TH3。换言之，在本实施方式的贯通基板THWB中，形成有从表面贯通到背面的通孔TH1、TH2、TH3，但存在无法在该通孔TH1、TH2、TH3上配置端子TE1、端子TE2这样的制约。对其理由进行说明。形成于贯通基板THWB的通孔TH1、TH2、TH3的直径例如为150μm左右，比细小的过孔的直径(50μm左右)大。因此，即使在通孔TH1、TH2、TH3形成镀膜(导体膜)，镀膜也仅形成于内壁，通孔TH1、TH2、TH3的内部没有被镀膜填满而成为中空状态。
在如此构成的通孔TH1、TH2、TH3中，以通孔TH1为例，考虑在该通孔TH1上配置端子TE1的情况。图8是表示在通孔TH1上配置端子TE1的构成例的图。如图8所示，以包围中空状的通孔TH1的上表面的方式形成有接合区LND1。接合区LND1的直径为250μm左右。即，因为通孔TH1成为中空状，所以通过以包围通孔TH1的上表面的方式形成接合区LND1，将形成于通孔TH1的侧面的镀膜与接合区LND1电连接。而且，考虑能够通过在该接合区LND1上形成端子TE1，从而在通孔TH1上隔着接合区LND1配置端子TE1。
然而，实际上还要考虑如下情况：如图9所示，因为通孔TH1及接合区LND1形成时的图案化精度并不高，所以接合区LND1的位置与通孔TH1的位置发生偏离。该情况下，端子TE1没有配置在接合区LND1上而配置在中空状的通孔TH1上。这样一来，因为通孔TH1的内部成为中空状态，所以会导致端子TE1和通孔TH1没有电连接。如此，因为形成于贯通基板THWB的通孔TH1的直径大故而内部成为中空状态、和由于图案化精度的问题导致通孔TH1与接合区LND1的位置关系发生偏离这两方面的原因，若构成为在通孔TH1上配置端子TE1，则容易产生通孔TH1与端子TE1的连接不良。
在此，如形成于图3所示的层积式基板BPWB的通孔TH那样，考虑在通孔TH的内部埋入填孔用树脂。即，在层积式基板BPWB中，在直径大的通孔TH的内部埋入填孔用树脂。而且，在内部被填孔用树脂填埋的通孔TH上形成盖镀膜，在该盖镀膜上形成过孔VA和/或布线。如此在层积式基板BPWB中，也能够在直径大的通孔TH上配置过孔VA和/或布线，结果能够减少形成布线时的制约。
然而，在本实施方式的贯通基板THWB(参照图6)中，没有如上述的图3所示的层积式基板BPWB那样成为在直径大的通孔TH的内部埋入填孔用树脂的构造。这是因为：在使用填孔用树脂的情况下，由于需要新的填孔用树脂、和发生在通孔TH的内部埋入填孔用树脂的工序等会导致成本升高。因此，贯通基板THWB成为由施于基板表背面的阻焊层SR也填充于通孔TH1、TH2、TH3的内部的构造。换言之，施于贯通基板THWB的表面的阻焊层SR(第1阻焊层)和施于贯通基板THWB的背面的阻焊层SR(第2阻焊层)经由填充于通孔(TH1、TH2、TH3)的内部的阻焊层SR而连接。此外，施于贯通基板THWB的表面的阻焊层SR(第1阻焊层)、施于贯通基板THWB的背面的阻焊层SR(第2阻焊层)以及填充于通孔(TH1、TH2、TH3)的内部的阻焊层SR都是同一材料。这一点是贯通基板THWB的构造不同于层积式基板BPWB的构造的几点之一。
在本实施方式的贯通基板THWB中，也采用在通孔TH1中埋入 填孔用树脂并形成盖镀膜的构成，由此即使在通孔TH1上形成端子TE1，也能够可靠地将通孔TH1与端子TE1电连接。但是，若设为这样的构成，则贯通基板THWB的成本会升高，因此在本实施方式的贯通基板THWB中并不采用上述的构成。因此，在本实施方式的贯通基板THWB中，无法在通孔TH1上配置端子TE1这一问题变得明显。于是，在本实施方式中，一边将无法在通孔TH1上配置端子TE1这样的制约作为前提，一边也对尽可能高效地实施贯通基板THWB上的布线布局、并且也抑制成本上升进行了研究。该研究点是本实施方式的第2特征点。以下参照附图对该第2特征点进行说明。
首先，本实施方式的第2特征点在于：例如图6所示，一边将通孔TH1的形成区域、通孔TH2的形成区域以及端子TE1的形成区域分别分离，一边对布线布局进行研究。具体而言，如图6所示，在贯通基板THWB的区域AR0设有多个通孔TH2，在贯通基板THWB的区域AR1设置多个端子TE1。而且，在贯通基板THWB的区域AR2设有多个通孔TH1。通过如此构成，能够不在通孔TH1上及通孔TH2上配置端子TE1而在贯通基板THWB上形成通孔TH1、TH2以及端子TE1。
进而，参照图7对实施了研究的布线布局构成进行说明。在图7中，在贯通基板THWB的区域AR1遍及2列地形成有端子TE1。而且，在作为区域AR1的外侧区域的区域AR0配置有多个通孔TH2。另一方面，在作为区域AR1的内侧区域的区域AR2配置有多个通孔TH1。此时，在区域AR1遍及2列而形成的端子TE1中的配置于靠近外侧的列的端子TE1与配置于区域AR0的通孔TH2电连接。与此相对，在区域AR1遍及2列而形成的端子TE1中的配置于靠近内侧的列的端子TE1与配置于区域AR2的通孔TH1电连接。如此，在本实施方式中，将与形成于区域AR0的通孔TH2电连接的端子TE1配置在靠近区域AR0侧，并且将与形成于区域AR2的通孔TH1电连接的端子TE1配置在靠近区域AR2侧。通过如此构成，能够一边将通孔TH1的形成区域、通孔TH2的形成区域以及端子TE1的形成区域分别分离，一边高效地实现通孔TH1与端子TE1的连接以及通孔TH2与端子TE2的连接。
例如，在构成为将形成于区域AR0的通孔TH2和配置于靠近区域AR2的列的端子TE1连接、或者构成为将形成于区域AR2的通孔TH1和配置于靠近区域AR0的列的端子TE1连接的情况下，形成于区域AR1的布线的引绕变得复杂，难以构成有效的布线布局。
与此相对，在本实施方式中，如图7所示，将与形成于区域AR0的通孔TH2电连接的端子TE1向靠近区域AR0侧配置，并且将与形成于区域AR2的通孔TH1电连接的端子TE1向靠近区域AR2侧配置。
换言之，在区域AR1中，与通孔TH2电连接的端子TE1以与区域AR2相比更靠近区域AR0的方式配置，与通孔TH1电连接的端子TE1以与区域AR0相比更靠近区域AR2的方式配置，端子TE1通过布线WIRE1及WIRE2分别与通孔TH1及TH2连接。即，不存在横穿区域AR1内地连结区域AR0和区域AR2的布线和穿过各端子TE1间的布线。通过如此连线，根据本实施方式，不需要区域AR1内的布线引绕，能够一边将通孔TH1的形成区域、通孔TH2的形成区域以及端子TE1的形成区域分别分离，一边高效地将通孔TH1与端子TE1连接、并高效地将通孔TH2与端子TE2连接。贯通基板THWB是在芯层CRL的表背面仅具有1层布线层的构造，与层积式基板BPWB的能够在芯层CRL的表背面设置多个层积层(使BPL1为多层，使BPL2为多层)而使布线层多层化的构造相比，无法使布线高密度化。因此，前述的布线的引绕的特征对于贯通基板THWB而言在实现与层积式基板BPWB同等的布线的高密度化方面是重要的。
进而，在本实施方式中，如图7所示，还在如下方面具有特征：划分成形成有端子TE1的区域AR1的外侧区域即区域AR0和区域AR1的内侧区域即区域AR2，并形成通孔TH1及通孔TH2。例如，考虑仅在形成有端子TE1的区域AR1的外侧区域即区域AR0形成通孔TH2的情况。该情况下，因为仅在区域AR0形成通孔TH2，所以形成于区域AR0的通孔TH2的数量变多。因此，将形成于区域AR0的多个通孔TH2的每一个与形成于区域AR1的多个端子TE1的每一个电连接的布线数量也变多。其结果为，要求从区域AR0向区域AR1铺设的布线的小间距化。
然而，在本实施方式中，没有使用适于小间距化的层积式基板，而使用了与层积式基板相比难以小间距化的贯通基板THWB。因此，如上所述，可知仅在区域AR0固定配置通孔TH2的布局构成在贯通基板THWB中难以实现。
因此，在本实施方式中，没有仅将通孔TH2固定配置于区域AR0，而进行了如下研究：划分成夹着形成有端子TE1的区域AR1的区域AR0和区域AR2来配置通孔TH1及通孔TH2。由此，因为通孔TH1及通孔TH2被分散配置于区域AR0和区域AR2，所以能够使连接通孔TH1与端子TE1的布线WIRE1和连接通孔TH2与端子TE1的布线WIRE2不密集地分散在不同的区域中。其结果为，即使在使用难以小间距化的贯通基板THWB的情况下，也能够应对随着半导体器件的高功能化而产生的通孔TH1(TH2)的数量及端子TE1的数量的增加。从该观点出发，可知根据本实施方式也实现了有效的布线布局。
在此，如图7所示，因为区域AR0的面积比区域AR2的面积大，所以形成于区域AR0的通孔TH2的数量比形成于区域AR2的通孔TH1的数量多。因此，与形成于区域AR0的通孔TH2电连接的端子TE1的数量也比与形成于区域AR2的通孔TH1电连接的端子TE1的数量多。因此，在区域AR1遍及2列而形成的端子TE1中的向靠近区域AR0侧配置的端子TE1的数量能够比向靠近区域AR2侧配置的端子TE1的数量多。而且，在连接形成于区域AR0的通孔TH2和形成于区域AR1的端子TE1的布线中，例如包含供给电源电位的电源线、供给基准电位(GND电位)的GND线和传递信号(信号 电压)的信号线。同样，在连接形成于区域AR2的通孔TH1与形成于区域AR1的端子TE1的布线中，例如也包含供给电源电位的电源线、供给基准电位(GND电位)的GND线和传递信号(信号电压)的信号线。
接着，本实施方式的第3特征点在于：如图6所示，将多个通孔TH3及多个端子TE2形成于区域AR3。即，本实施方式的基本技术思想是：如在第2特征点中也说明那样，一边将通孔TH1的形成区域、通孔TH2的形成区域以及端子TE1的形成区域分别分离，一边也高效地将通孔TH1与端子TE1连接、并高效地将通孔TH2与端子TE2连接。但是，在本实施方式中，作为进一步的第3特征点，在区域AR3中形成多个通孔TH3及多个端子TE2这一点上也具有特征。
具体而言，如图7所示，在区域AR3形成有多个通孔TH3及多个端子TE2，但在通孔TH3上并没有配置端子TE2。即，如图7所示，以将通孔TH3上包围的方式形成有接合区LND3，但在该接合区LND3上并没有配置端子TE2，该接合区LND3和端子TE2通过布线WIRE3连接。连接形成于该区域AR3的通孔TH3与端子TE2的布线WIRE3例如仅包含供给电源电位的电源线和供给基准电位(GND电位)的GND线。即，连接形成于区域AR3的通孔TH3与端子TE2的布线WIRE3并不包含传递信号(信号电压)的信号线。
由此，根据本实施方式，不仅能够从形成于区域AR1的端子TE1的一部分向半导体芯片CHP2供给电源电位及基准电位，还能够从形成于区域AR3的端子TE2向半导体芯片CHP2供给电源电位及基准电位。即，因为不仅从半导体芯片CHP2的区域AR1还能够从区域AR3供给电源电位及基准电位，所以能够减小半导体芯片CHP2内的电源降(IR降)。
例如，不在区域AR3形成构成电源布线及基准布线的通孔TH3及端子TE2的情况下，只能从形成于区域AR1的端子TE1向半导体芯片CHP2的内部供给电源电位及基准电位。该情况下，为了向形 成于半导体芯片CHP2的区域AR3的集成电路供给电源电位及基准电位，需要从半导体芯片CHP2的区域AR1向区域AR3引绕半导体芯片CHP2的内部布线。此时，由于该内部布线的引绕所产生的电阻成分，会引起电源电位的降低(电源降)。
与此相对，在本实施方式中，在贯通基板THWB的区域AR3形成有构成电源布线及基准布线的通孔TH3及端子TE2，从该端子TE2向半导体芯片CHP2的区域AR3供给电源电位及基准电位。因此，根据本实施方式，不仅能够从形成于区域AR1的端子TE1的一部分向半导体芯片CHP2供给电源电位及基准电位，还能够从形成于区域AR3的端子TE2向半导体芯片CHP2供给电源电位及基准电位。即，因为不仅能够从半导体芯片CHP2的区域AR1还能够从区域AR3供给电源电位及基准电位，所以能够减小半导体芯片CHP2内的电源降(IR降)。
此外，从形成于区域AR1的多个端子TE1的一部分供给的电源电位及基准电位，能够供给到形成于半导体芯片CHP2的I/O电路(外部接口电路)。另一方面，从形成于区域AR3的多个端子TE2的一部分供给的电源电位及基准电位，能够供给到形成于半导体芯片CHP2的核心电路(内部电路)。即，优选从形成于区域AR1的多个端子TE1向I/O电路供给电源电位及基准电位，从形成于区域AR3的多个端子TE2向由低于I/O电路的电压来驱动的核心电路供给电源电位及基准电位。换言之，从形成于区域AR1的多个端子TE1供给的电源电位，供给比从形成于区域AR3的多个端子TE2供给的电源电位高的电位。
通过如此构成，例如由于与端子TE1连接的半导体芯片CHP2的柱状凸块电极PLBMP1为包含输入输出信号管脚的凸块电极，所以通过向端子TE1供给I/O电路用的电源电位及基准电位，能够以最短距离高效地供给I/O电路用的电源电位及基准电位。另一方面，由于与端子TE2连接的半导体芯片CHP2的柱状凸块电极PLBMP2为不包含输入输出信号管脚的凸块电极，所以通过供给对配置于半 导体芯片CHP2的中央部的内部电路(核心电路)进行驱动的核心电路用的电源电位及基准电位，能够以最短距离高效地供给核心电路用的电源电位及基准电位。
进而，在本实施方式中，关于配置于贯通基板THWB的区域AR3的通孔TH3，优选交替地配置供给电源电位的通孔TH3和供给基准电位的通孔TH3。该情况下，能够遍及半导体芯片CHP2的整个区域AR3而均匀地供给电源电位及基准电位。具体而言，虽然在作为半导体芯片CHP2的中央部的区域AR3形成有内部电路(核心电路)，但通过交替地配置供给电源电位的通孔TH3和供给基准电位的通孔TH3，能够向该核心电路均匀地供给电源电位及基准电位。即，例如在供给电源电位的通孔TH3和供给基准电位的通孔TH3不均匀地配置的情况下，难以向形成于区域AR3的核心电路均匀地供给电源电位和/或基准电位，而通过交替地配置供给电源电位的通孔TH3和供给基准电位的通孔TH3，能够向核心电路均匀地供给电源电位及基准电位，其结果为，能够提高核心电路的工作稳定性。
根据以上所述，本实施方式的贯通基板THWB具有上述的第2特征点及第3特征点，如图6所示，在贯通基板THWB的区域AR1形成有端子TE1，在贯通基板THWB的区域AR3形成有端子TE2。即，在本实施方式中，并不是在搭载半导体芯片CHP2的贯通基板THWB的区域AR1、区域AR2以及区域AR3的全部区域都存在端子(端子TE1、TE2)，因此在搭载于贯通基板THWB的半导体芯片CHP2上形成的凸块电极的配置位置也进行了变更。具体而言，从如图1所示那样在呈矩形形状的半导体芯片CHP1的整个表面形成有凸块电极BMP的构成变更为，如图4所示那样仅在呈矩形形状的半导体芯片CHP2的区域AR1和区域AR3形成有柱状凸块电极PLBMP1(PLBMP2)的构成。
以下对本实施方式的搭载于贯通基板THWB的半导体芯片CHP2的特征进行说明。本实施方式的第4特征点在于搭载于贯通基板THWB的半导体芯片CHP2的凸块构造。具体而言，如图4所示， 本实施方式的半导体芯片CHP2具有区域AR1、比该区域AR1靠内侧的区域AR2和比该区域AR2靠内侧的区域AR3。而且，在区域AR1形成有柱状凸块电极PLBMP1、且在区域AR3形成有柱状凸块电极PLBMP2，另一方面，在区域AR2没有形成柱状凸块电极PLBMP1及柱状凸块电极PLBMP2。
将如此构成的半导体芯片CHP2搭载于贯通基板THWB的状态示出在图6中。如图6所示，可知：形成于半导体芯片CHP2的区域AR1的柱状凸块电极PLBMP1与形成于贯通基板THWB的区域AR1的端子TE1直接连接，形成于半导体芯片CHP2的区域AR3的柱状凸块电极PLBMP2与形成于贯通基板THWB的区域AR3的端子TE2直接连接。即，连接柱状凸块电极PLBMP1与端子TE1的部分和连接柱状凸块电极PLBMP2与端子TE2的部分夹着半导体芯片CHP2(贯通基板THWB)的区域AR2而分离配置。
在此，对从图1所示的半导体芯片CHP1的凸块构造向图4所示的半导体芯片CHP2的凸块构造变更时的问题点进行说明。例如，考虑如下情况：不改变形成于图1所示的半导体芯片CHP1的凸块电极数，从图1所示的半导体芯片CHP1的凸块构造向图4所示的半导体芯片CHP2的凸块构造进行变更。该情况下，在图1所示的半导体芯片CHP1中，在整个表面区域配置有凸块电极BMP，与此相对，在图4所示的半导体芯片CHP2中，仅在表面区域的一部分(区域AR1和区域AR3)配置有凸块电极。这意味着图4所示的半导体芯片CHP2中的配置凸块电极的面积比图1所示的半导体芯片CHP1中的配置凸块电极BMP的面积小。因此，在使图1所示的半导体芯片CHP1的凸块电极数和图4所示的半导体芯片CHP2的凸块电极数相同的情况下，与图1所示的半导体芯片CHP1的凸块电极BMP的大小相比，需要减小图4所示的半导体芯片CHP2的凸块电极的大小。
形成于图1所示的半导体芯片CHP1的凸块电极BMP例如是由焊锡构成的半球状的凸块电极BMP，首先考虑减小该凸块电极BMP 的大小。
图10是表示减小由焊锡构成的半球状的凸块电极BMP的尺寸并将该凸块电极BMP搭载于贯通基板THWB上的状态的剖视图。如图10所示，在贯通基板THWB上形成有端子TE1，在该端子TE1上搭载有凸块电极BMP。该凸块电极BMP例如形成于在由氮化硅膜构成的钝化膜(表面保护膜)PAS上形成的开口部OP，凸块电极BMP形成于从开口部OP露出的焊盘PD上。而且，该焊盘PD形成于层间绝缘膜IL上。
此时，若减小半球状的凸块电极BMP的大小，则与此同时，半导体芯片与贯通基板THWB之间的间隙(stand off：间隔)A1也会减小。若像这样半导体芯片与贯通基板THWB之间的间隙(间隔)A1变窄，则填充于该间隙的底部填料的填充性会降低，有时会在底部填料内产生空隙(气泡)。若在底部填料内产生空隙，则会在空隙内渗入水分，由于对安装基板进行焊锡安装时的高温回流焊(例如240～260℃左右)导致空隙内的水分膨胀，有时会以空隙为起点在底部填料内产生裂缝。进而，在空隙与凸块电极相邻的情况下，由于在空隙内渗入了水分，凸块电极BMP与端子TE1的连接部发生腐蚀，半导体芯片与贯通基板THWB的连接可靠性有可能会降低。即，单纯地减小图1所示的形成于半导体芯片CHP1的半球状的凸块电极BMP，则半导体芯片与贯通基板THWB之间的间隙(间隔)A1变小，会导致半导体器件的可靠性降低。
本发明人研究的结果为，为了确保底部填料的填充性，半导体芯片与贯通基板THWB之间的间隙(间隔)A1必须为约20μm左右以上。因此，在本实施方式中，不采用图10所示那样的半球状的凸块电极BMP，而采用图11所示那样的柱状凸块电极PLBMP1。图11是表示将柱状凸块电极PLBMP1搭载于贯通基板THWB上的状态的局部剖视图。如图11所示，在贯通基板THWB上形成有端子TE1，在该端子TE1上搭载有柱状凸块电极PLBMP1。该柱状凸块电极BMP例如由以铜(Cu)形成的柱状部和形成于该柱状部上的由焊锡 构成的连接部构成。换言之，也可以说柱状凸块电极PLBMP1由包含焊锡的第1部分和熔点比该第1部分(焊锡)的熔点高的第2部分(铜)构成。该柱状凸块电极PLBMP1例如形成于在由氮化硅膜构成的钝化膜(表面保护膜)PAS上形成的开口部OP，柱状凸块电极PLBMP1形成于从开口部OP露出的焊盘PD上。而且，该焊盘PD形成于层间绝缘膜IL上。
在如此构成的柱状凸块电极PLBMP1中，即使减小柱状凸块电极PLBMP1的大小，由于由铜构成的柱状部，半导体芯片与贯通基板THWB之间的间隙(间隔)A2也不会变得比由图10所示的半球状的凸块电极BMP进行连接时的间隙(间隔)A1小(A2＞A1)。即，柱状凸块电极BMP由由焊锡构成的第1部分和具有比该第1部分(焊锡)的熔点高的熔点的第2部分(铜)构成。因此，在将半导体芯片安装在贯通基板THWB上，并使柱状凸块电极PLBMP1的第1部分(焊锡)在高温(例如240～260℃左右)下熔融来电连接半导体芯片的柱状凸块电极PLBMP1与贯通基板THWB上的端子TE1时，因为凸块电极PLBMP1的第2部分(铜)的熔点比第1部分(焊锡)的熔点高，所以不会在达到了高温时熔融。因此，半导体芯片与贯通基板THWB之间的间隙(间隔)A2不会变得比柱状凸块电极PLBMP1的第2部分(铜)的高度小。如前述那样，为了确保底部填料的填充性，半导体芯片与贯通基板THWB之间的间隙(间隔)A2需要约为20μm左右以上，而因为柱状凸块电极PLBMP1的第2部分(铜)的高度约为30μm左右，所以能充分满足。
其结果为，在使用图11所示那样的柱状凸块电极PLBMP1的情况下，即使减小柱状凸块电极PLBMP1本身的大小，也能够确保间隔，能够抑制底部填料的填充性的降低和半导体芯片与贯通基板THWB的连接可靠性的降低。因此，在本实施方式的半导体芯片CHP2中，例如图5及图6所示，使用了柱状凸块电极PLBMP1和柱状凸块电极PLBMP2。
此外，在此，举例柱状凸块电极PLBMP1的第2部分是铜的情 况进行了说明，但只要是熔点比第1部分的焊锡高的(金属)材料就没有问题。对于第2部分，作为铜以外的材料可以是金(Au)等。在使第2部分为铜的情况下，与金相比能够降低成本(材料费)。另外，柱状凸块电极PLBMP1的第2部分在通过电镀法进行堆积来形成时能够容易形成得较高。
另外，柱状凸块电极PLBMP1的第1部分的焊锡使用Sn-Ag类或Sn-Ag-Cu类的无铅焊锡即可。
根据以上所述，本实施方式的第4特征点可以说是在于：例如图4所示，仅在半导体芯片CHP2的表面区域的一部分(区域AR1和区域AR3)形成柱状凸块电极PLBMP1(PLBMP2)。由此，能够构成与具有第2特征点和第3特征点的贯通基板THWB对应的半导体芯片CHP2。而且，通过在具有第2特征点和第3特征点的贯通基板THWB上搭载具有第4特征点的半导体芯片CHP2，能够实现半导体器件的可靠性提高及成本降低。
进而，在本实施方式的半导体芯片CHP2中，由于具有上述的第4特征点，所以也能获得以下所示的效果。也就是说，在本实施方式的半导体芯片CHP2中，例如图4所示，在区域AR1形成有柱状凸块电极PLBMP1，并且在与区域AR1之间夹着区域AR2的区域AR3形成有柱状凸块电极PLBMP2。这意味着：形成于区域AR1的柱状凸块电极PLBMP1和形成于区域AR3的柱状凸块电极PLBMP2仅隔开与形成于区域AR1和区域AR3之间的区域AR2相应的空间而形成。在此，形成于区域AR3的柱状凸块电极PLBMP2是与电源线连接、并具有向形成于半导体芯片CHP2的内部的集成电路供给电源电位或基准电位的功能的电极。另一方面，形成于区域AR1的柱状凸块电极PLBMP1不仅有与电源线连接的电极，还有与信号线连接的电极。因此，若以与形成于区域AR3的柱状凸块电极PLBMP2相邻的方式来配置形成于区域AR1的柱状凸块电极PLBMP1，则在柱状凸块电极PLBMP1与柱状凸块电极PLBMP2之间容易发生相互干涉(交叉耦合)，容易在向与电源线连接的柱状凸块电极PLBMP2 供给的电源电压和/或基准电压产生噪声。与此相对，在本实施方式的半导体芯片CHP2中，在区域AR1与区域AR3之间存在没有形成凸块电极的区域AR2，通过该区域AR2，能够增大形成于区域AR3的柱状凸块电极PLBMP2与形成于区域AR1的柱状凸块电极PLBMP1之间的距离。这意味着：根据本实施方式的半导体芯片CHP2，能够抑制与形成于区域AR3的柱状凸块电极PLBMP2连接的电源线和与形成于区域AR1的柱状凸块电极PLBMP1连接的信号线之间的交叉耦合。其结果为，根据本实施方式，能够提高对与形成于区域AR3的柱状凸块电极PLBMP2连接的电源线施加的电源电压或基准电压的稳定性，能够实现形成于半导体芯片CHP2的集成电路的工作可靠性的提高。
接着，对本实施方式的第5特征点进行说明。本实施方式的第5特征点涉及半导体芯片的构造，具体而言，本实施方式的第5特征点在于：在图1所示的本发明人所研究的半导体芯片CHP1中形成了所谓的再布线构造，与此相对，在图4所示的本实施方式的半导体芯片CHP2中，没有形成再布线构造。由此，在本实施方式的半导体器件中，因为不用在半导体芯片上形成再布线构造即可，所以具有能够简化半导体芯片的设计的优点。
例如，在图1所示的本发明人所研究的半导体芯片CHP1中，需要遍及整个表面区域地形成凸块电极BMP，因此需要所谓的再布线构造。以下对该再布线构造进行说明。图12是表示形成于半导体芯片CHP1的再布线构造的剖视图。如图12所示，在半导体芯片CHP1中，在最上层的层间绝缘膜IL上形成有焊盘PD，以覆盖该焊盘PD的方式例如形成有由氮化硅膜构成的钝化膜PAS。而且，在该钝化膜PAS上形成有开口部，焊盘PD从该开口部露出。进而，在钝化膜PAS上例如形成有由聚酰亚胺树脂膜构成的树脂膜PI1，在该树脂膜PI1上也形成有开口部。而且，以与焊盘PD电连接并在树脂膜PI1上延伸的方式形成有再布线RW。接着，以覆盖再布线RW的方式例如形成有由聚酰亚胺树脂膜构成的树脂膜PI2，在该树脂膜PI2 上形成有开口部OP1。而且，在从该开口部OP1露出的再布线RW上形成有凸块电极BMP。如上所述，在图1所示的本发明人所研究的半导体芯片CHP1中，形成有再布线构造。如此一来，在形成有再布线构造的半导体芯片CHP1中，产生进行连接焊盘PD与凸块电极BMP的再布线RW的布局设计的需要，因此半导体芯片CHP1的设计会复杂化。另外，在焊盘PD与凸块电极BMP之间引入再布线RW会导致布线电阻和/或电感施加在传输路径上，对半导体器件的高速工作产生影响。
与此相对，在图4所示的本实施方式的半导体芯片CHP2中，因为不需要遍及半导体芯片CHP2的整个表面地形成柱状凸块电极PLBMP1(PLBMP2)，仅在区域AR1和区域AR3形成柱状凸块电极PLBMP1(PLBMP2)即可，所以不需要使用再布线构造。图13是表示形成于半导体芯片CHP2的凸块构造的剖视图。如图13所示，在半导体芯片CHP2中，在最上层的层间绝缘膜IL上形成有焊盘PD，以覆盖该焊盘PD的方式例如形成有由氮化硅膜构成的钝化膜PAS。进而，在该钝化膜PAS形成有开口部，焊盘PD从该开口部露出。而且，在焊盘PD上直接形成有柱状凸块电极PLBMP1。如此根据本实施方式的半导体芯片CHP2，可知在焊盘PD的上部没有形成再布线。换言之，可以说在本实施方式的半导体芯片CHP2中，在钝化膜(表面保护膜)PAS(或在钝化膜PAS上形成有聚酰亚胺树脂膜的情况下为聚酰亚胺树脂膜)的上部没有形成再布线这一点上具有本实施方式的第5特征点。如此根据本实施方式，因为不用在半导体芯片上形成再布线构造即可，所以具有能够简化半导体芯片的设计的优点。另外，因为没有形成再布线RW，所以与前述的再布线构造相比，能够降低传输路径的布线电阻和/或电感，其结果为，能够使半导体器件高速工作。
接着，对本实施方式的第6特征点进行说明。例如图6和图7所示，在本实施方式的半导体器件中，在贯通基板THWB的区域AR2及区域AR3形成有多个通孔TH1及通孔TH3。这意味着：在贯通基 板THWB上搭载了半导体芯片CHP2的情况下，在俯视下与半导体芯片CHP2重叠的贯通基板THWB的区域(区域AR2及区域AR3)存在大量的通孔TH1及通孔TH3。而且，在通孔TH1及通孔TH3的内壁例如形成有由导热率良好的铜构成的镀膜，因此能够将由半导体芯片CHP2产生的热从形成于半导体芯片CHP2的正下方的大量的通孔TH1及通孔TH3高效地散发。因此，根据本实施方式的半导体器件，能够提高由半导体芯片CHP2产生的热的散热特性。其结果为，有时也可以不需要图2所示的散热片HS。如果不需要散热片HS，则能够使相应的材料成本减小。
如上所述，本实施方式中至少存在第1特征点～第6特征点，将该第1特征点～第6特征点总结如下。
(1)本实施方式的第1特征点在于：作为搭载半导体芯片CHP2的布线基板，不使用图3所示那样的层积式基板BPWB，而使用图6所示那样的贯通基板THWB。由此，在本实施方式中，通过使用仅由芯层CRL构成的贯通基板THWB，不需要考虑层积层BPL1(BPL2)和芯层CRL的热膨胀系数的不同，进而因为不存在层积层BPL1(BPL2)，所以也不需要考虑形成于层积层BPL1(BPL2)的细小过孔VA的电切断。其结果为，根据本实施方式，能够实现成本降低，并能够实现半导体器件的可靠性提高。
(2)本实施方式的第2特征点在于：例如图6所示，将通孔TH1的形成区域、通孔TH2的形成区域以及端子TE1的形成区域分别分离，同时对布线布局进行研究。具体而言，如图6所示，在贯通基板THWB的区域AR0设有多个通孔TH2，在贯通基板THWB的区域AR1设有多个端子TE1。而且，在贯通基板THWB的区域AR2设有多个通孔TH1。而且，在本实施方式中，如图7所示，将与形成于区域AR0的通孔TH2电连接的端子TE1向靠近区域AR0侧配置，并将与形成于区域AR2的通孔TH1电连接的端子TE1向靠近区域AR2侧配置。由此，根据本实施方式，不需要区域AR1内的布线引绕，能够将通孔TH1的形成区域、通孔TH2的形成区域以及端 子TE1的形成区域分别分离，同时也能够高效地连接通孔TH1与端子TE1、并高效地连接通孔TH2与端子TE2。
(3)本实施方式的第3特征点在于：如图6所示，将多个通孔TH3及多个端子TE2形成于区域AR3，连接形成于该区域AR3的通孔TH3与端子TE2的布线，例如仅由供给电源电位的电源线和/或供给基准电位(GND电位)的GND线构成。由此，根据本实施方式，不仅能够从形成于区域AR1的端子TE1的一部分向半导体芯片CHP2供给电源电位及基准电位，还能够从形成于区域AR3的端子TE2向半导体芯片CHP2供给电源电位及基准电位。即，不仅能够从半导体芯片CHP2的区域AR1还能够从区域AR3供给电源电位及基准电位，所以能够减小半导体芯片CHP2内的电源降(IR降)。
(4)本实施方式的第4特征点在于：例如图4所示，仅在半导体芯片CHP2的表面区域的一部分(区域AR1和区域AR3)形成柱状凸块电极PLBMP1(PLBMP2)。由此，即使减小柱状凸块电极PLBMP1(PLBMP2)本身的大小，因为保持了一定间隔，所以也能够抑制底部填料的填充性的降低和半导体芯片与贯通基板THWB的连接可靠性的降低。进而，能够构成与具有第2特征点和第3特征点的贯通基板THWB对应的半导体芯片CHP2。进而，根据本实施方式的第4特征点，在区域AR1与区域AR3之间存在没有形成凸块电极的区域AR2，通过该区域AR2，能够增大形成于区域AR3的柱状凸块电极PLBMP2与形成于区域AR1的柱状凸块电极PLBMP1之间的距离。其结果为，根据本实施方式，能够抑制与形成于区域AR3的柱状凸块电极PLBMP2连接的电源线和与形成于区域AR1的柱状凸块电极PLBMP1连接的信号线的交叉耦合。因此，根据本实施方式，能够提高对与形成于区域AR3的柱状凸块电极PLBMP2连接的电源线施加的电源电压或基准电压的稳定性，能够实现形成于半导体芯片CHP2的集成电路的工作可靠性的提高。
(5)本实施方式的第5特征点在于：例如，在图4所示的本实施方式的半导体芯片CHP2中没有形成再布线构造。由此，在本实 施方式的半导体器件中，因为不用在半导体芯片形成再布线构造即可，所以具有能够简化半导体芯片的设计的优点。
(6)本实施方式的第6特征点在于：在贯通基板THWB上搭载了半导体芯片CHP2的情况下，在俯视下与半导体芯片CHP2重叠的贯通基板THWB的区域(区域AR2及区域AR3)存在大量的通孔TH1及通孔TH3。由此，根据本实施方式的半导体器件，能够提高由半导体芯片CHP2产生的热的散热特性。
<实施方式的半导体器件的制造方法>
本实施方式的半导体器件如上述那样构成，以下参照附图对其制造方法的一例进行说明。
首先，如图14所示，准备本实施方式的贯通基板THWB。在该贯通基板THWB例如以图7所示那样的布局构成而形成有端子TE1、TE2以及通孔TH1、TH2等。
然后，如图15所示，对位于贯通基板THWB的表面的芯片搭载区域涂敷底部填料UF。此外，作为在此使用的底部填料UF，可以使用速固化性树脂NCP(Non-Conductive Paste)。
然后，如图16所示，将半导体芯片CHP2搭载于贯通基板THWB上。在此时被搭载的半导体芯片CHP2的表面(主面)，例如形成有图4所示那样的柱状凸块电极PLBMP1及柱状凸块电极PLBMP2。然后，以使形成于半导体芯片CHP2的柱状凸块电极PLBMP1(PLBMP2)与形成于贯通基板THWB的端子(未图示)直接接触的方式，将半导体芯片CHP2搭载于贯通基板THWB上并加热到高温。其结果为，柱状凸块电极PLBMP1(PLBMP2)的焊锡熔融，贯通基板THWB上的端子TE1(TE2)与柱状凸块电极PLBMP1(PLBMP2)的铜电连接。此时，底部填料UF浸湿扩展而填充于半导体芯片CHP2与贯通基板THWB之间的间隙。而且，因为作为底部填料UF使用了速固化性树脂NCP，所以底部填料UF固化。在此，在本实施方式中，因为对半导体芯片CHP2与贯通基板THWB的连接使用了即使减小尺寸也能够确保高度的柱状凸块电极PLBMP1 (PLBMP2)，所以不会阻碍底部填料UF的浸湿扩展。
接着，如图17所示，将焊锡球SB搭载于贯通基板THWB的背面(与芯片搭载面相反侧的面)。如上所述，能够制造本实施方式的半导体器件。
接着，对本实施方式的半导体器件的其他制造方法进行说明。首先，如图18所示，准备本实施方式的贯通基板THWB。在该贯通基板THWB上例如以图7所示的布局构成而形成有端子TE1、TE2以及通孔TH1、TH2等。
接着，如图19所示，将半导体芯片CHP2搭载于贯通基板THWB上。在此时被搭载的半导体芯片CHP2的表面(主面)上例如形成有图4所示那样的柱状凸块电极PLBMP1及柱状凸块电极PLBMP2。而且，以使形成于半导体芯片CHP2的柱状凸块电极PLBMP1(PLBMP2)与形成于贯通基板THWB的端子(未图示)直接接触的方式，将半导体芯片CHP2搭载于贯通基板THWB上。然后，加热到高温，使柱状凸块电极PLBMP1(PLBMP2)的焊锡熔融，将贯通基板THWB上的端子TE1(TE2)与柱状凸块电极PLBMP1(PLBMP2)的铜电连接。
然后，如图20所示，将底部填料UF填充于半导体芯片CHP2与贯通基板THWB的间隙。在此，在本实施方式中，因为对半导体芯片CHP2与贯通基板THWB的连接使用了即使减小尺寸也能够确保高度的柱状凸块电极PLBMP1(PLBMP2)，所以能够确保底部填料UF的填充性。
然后，如图21所示，将焊锡球SB搭载于贯通基板THWB的背面(与芯片搭载面相反侧的面)。如上所述，能够制造本实施方式的半导体器件。
<变形例>
接着，对本实施方式的变形例进行说明。在所述实施方式中，对将形成于半导体芯片CHP2的凸块电极由柱状凸块电极PLBMP1(PLBMP2)构成的例子进行了说明，而在本变形例中，对将形成于 半导体芯片CHP2的凸块电极由支柱凸块电极来构成的例子进行说明。
图22是表示将例如由金构成的支柱凸块电极SDBMP1搭载于贯通基板THWB上的状态的剖视图。如图22所示，在贯通基板THWB上形成有端子TE1，在该端子TE1上搭载有支柱凸块电极SDBMP1，并且以覆盖端子TE1和支柱凸块电极SDBMP1的连接部的方式形成有焊锡S。支柱凸块电极SDBMP1例如形成于在由氮化硅膜构成的钝化膜(表面保护膜)PAS上形成的开口部OP，支柱凸块电极SDBMP1形成于从开口部OP露出的焊盘PD上。而且，该焊盘PD形成于层间绝缘膜IL上。
在如此构成的支柱凸块电极SDBMP1中，即使减小支柱凸块电极SDBMP1的大小，也能够确保半导体芯片与贯通基板THWB之间的间隙(间隔)A3(＞A1)。即，在此也成为支柱凸块电极SDBMP1(第2部分)的熔点比焊锡S(第1部分)的熔点高的材料构成。由此在使焊锡S(第1部分)在高温下熔融将支柱凸块电极SDBMP1(第2部分)与贯通基板THWB上的端子TE1电连接时，因为支柱凸块电极SDBMP1(第2部分)的熔点比焊锡S(第1部分)的熔点高，所以不会在达到了高温时熔融。因此，半导体芯片与贯通基板THWB之间的间隙(间隔)A3不会变得比支柱凸块电极SDBMP1(第2部分，金)的高度小。
其结果为，在使用图22所示那样的支柱凸块电极SDBMP1的情况下，因为即使减小支柱凸块电极SDBMP1本身的大小，也能够确保间隔，所以能够抑制底部填料的填充性的降低和半导体芯片与贯通基板THWB的连接可靠性的降低。如此，也能够取代所述实施方式中说明的柱状凸块电极PLBMP1(PLBMP2)而使用本变形例中说明的支柱凸块电极SDBMP1。
此外，在此对举例支柱凸块电极SDBMP1使用金的情况进行了说明，但也可以是例如使用铜引线形成的铜的支柱凸块电极。
本变形例的半导体器件如上述那样构成，以下对其制造方法的一 例进行说明。
首先，如图23所示，准备本变形例的贯通基板THWB。在该贯通基板THWB上例如以图7所示的布局构成而形成有端子TE1、TE2以及通孔TH1、TH2等。
接着，如图24所示，将半导体芯片CHP2搭载于贯通基板THWB上。在此时被搭载的半导体芯片CHP2的表面(主面)上例如形成有支柱凸块电极SDBMP1、SDBMP2。然后，将形成于半导体芯片CHP2的支柱凸块电极SDBMP1、SDBMP2与形成于贯通基板THWB的端子(未图示)直接接触，并且以覆盖端子TE1和支柱凸块电极SDBMP1、SDBMP2的方式使焊锡S熔融来形成连接部。如此一来，将半导体芯片CHP2搭载于贯通基板THWB上。此外，通过将焊锡S预先施加在端子TE1上(预先进行焊锡预涂敷)，能够容易地进行组装。
然后，如图25所示，将底部填料UF填充于半导体芯片CHP2与贯通基板THWB的间隙。在此，在本变形例中，因为对半导体芯片CHP2与贯通基板THWB的连接使用了即使减小尺寸也能够确保高度的支柱凸块电极SDBMP1、SDBMP2，所以能够确保底部填料UF的填充性。
然后，如图26所示，将焊锡球SB搭载于贯通基板THWB的背面(与芯片搭载面相反侧的面)。如上所述，能够制造本变形例的半导体器件。
此外，在此对在将半导体芯片CHP2安装于贯通基板THWB之后填充底部填料UF的制造方法(组装方法)进行了说明，但并不限于此。也可以在前述的贯通基板THWB预先涂敷底部填料UF(速固化性树脂NCP)，然后以搭载半导体芯片CHP2的制造方法进行组装。
<本发明的定位>
最后参照附图对本发明的定位进行说明。图27是说明本发明的定位的曲线图。在图27中，横轴表示芯片尺寸，纵轴表示形成于芯 片的焊盘数(凸块电极数)。
首先，对在区域(1)所表示的区域中使用的半导体器件的构造进行说明。区域(1)中使用的半导体器件的形态是如下形态：对布线基板使用层积式基板，形成于半导体芯片的半球状的凸块电极成为区域(area)凸块配置(例如，图1的配置)。
接着，对在区域(2)所表示的区域中使用的半导体器件的构造进行说明。区域(2)中使用的半导体器件的形态为如下形态：对布线基板使用贯通基板，不在半导体芯片形成凸块电极而在半导体芯片的周缘部形成有焊盘。具体而言是指引线接合构造。
接着，对在区域(3)所表示的区域中使用的半导体器件的构造进行说明。区域(3)中使用的半导体器件的形态为如下形态：对布线基板使用层积式基板，在半导体芯片上形成柱状凸块电极，该柱状凸块电极成为区域凸块配置。
最后，对在区域(4)所表示的区域中使用的半导体器件的构造进行说明。区域(4)中使用的半导体器件的形态为对布线基板使用贯通基板，并在半导体芯片上形成柱状凸块电极的本发明的形态。
在此，从区域(1)所示出的半导体器件的形态向区域(4)所示出的半导体器件的形态(本发明的形态)变更的优点如下：通过不使用层积式基板而使用贯通基板，能够实现半导体器件的可靠性提高。即，能够实现由于不使用细小过孔及层积层而带来的可靠性提高。进而，通过从昂贵的层积式基板变更为便宜的贯通基板，也能够实现半导体器件的成本削减。特别是，在区域(1)所示出的半导体器件的形态中，由于凸块电极数比较少而在层积式基板进行布线布局时在基板上无用的区域会变多，但由于使用此前说明的本发明的特征而即使是贯通基板也能够进行布线布局的产品的情况下，向区域(4)所示出的半导体器件的形态(本发明的形态)变更的实用性增大。
另一方面，从区域(2)所示出的半导体器件的形态向区域(4)所示出的半导体器件的形态(本发明的形态)变更的优点如下：不 仅从半导体芯片的周缘部还从半导体芯片的中央部供给电源电压及基准电压，由此能够实现半导体器件的高性能化。即，在区域(2)所示出的半导体器件的形态中，只能够从形成于半导体芯片的周缘部的焊盘向半导体芯片的内部进行电源供给，但在区域(4)所示出的半导体器件的形态(本发明的形态)中，不仅能够从半导体芯片的周缘区域还能够从中央区域进行电源供给，因此能够减小半导体芯片内的电源降(IR降)。特别是，在区域(2)所示出的半导体器件的形态中，在电源电压比较低的产品的情况下，向区域(4)所示出的半导体器件的形态(本发明的形态)变更的实用性增大。
另外，区域(2)所示出的半导体器件的形态具体而言是引线接合构造。在增加了管脚数(焊盘数)时，若不增大芯片尺寸来配置焊盘，则要在半导体芯片中心附加设置焊盘。该情况下，因为与铺设到半导体芯片周缘部的焊盘的引线相比引线长度变长，所以由于在由封固树脂进行封固时容易产生引线移动等理由导致难以进行引线接合。在这样的情况下，通过使用此前说明的本发明的特征，不但能够在半导体芯片的周缘区域还能够在中央区域配置凸块电极。其结果为，有时也能够使半导体芯片的尺寸与引线接合构造时相比为同等尺寸或其以下，因此向区域(4)所示出的半导体器件的形态(本发明的形态)变更的实用性增大。
以上，基于实施方式具体说明了由本发明人作出的发明，但本发明并不限定于所述实施方式，当然也可以在不脱离其要旨的范围内进行各种变更。
此外，上述的MOSFET并不限定于由氧化膜形成栅极绝缘膜的情况，还假定成扩大栅极绝缘膜也包含由绝缘膜形成的MISFET(Metal Insulator Semiconductor Field Effect Transistor)。即，在本说明书中，为了方便起见而使用了MOSFET这样的术语，但该MOSFET作为也包含MISFET的意图的术语在本说明书中使用。
进而，此前举例将焊锡球SB搭载于贯通基板THWB的背面(与芯片搭载面相反侧的面)的BGA封装构造进行了说明，但也可以是 不搭载焊锡球SB的LGA(Land Grid Array：网格栅阵列)封装。通过不搭载焊锡球SB，能够降低相应的材料成本。
工业实用性
本发明能够广泛地利用于制造半导体器件的制造业中。
附图标记说明
AR0区域
AR1区域
AR2区域
AR3区域
A1间隙
A2间隙
A3间隙
BMP凸块电极
BPL1层积层
BPL2层积层
BPWB层积式基板
BTE背面端子
CHP1半导体芯片
CHP2半导体芯片
CRL芯层
HS散热片
IL层间绝缘膜
LND1接合区
LND2接合区
LND3接合区
OP开口部
OP1开口部
PAS钝化膜
PD焊盘
PI1树脂膜
PI2树脂膜
PLBMP1柱状凸块电极
PLBMP2柱状凸块电极
RW再布线
S焊锡
SB焊锡球
SCE硅树脂
SDBMP1支柱凸块电极
SDBMP2支柱凸块电极
SR阻焊层
TE端子
TE1端子
TE2端子
TH1通孔
TH2通孔
TH3通孔
THWB贯通基板
UF底部填料
VA过孔
WIRE1布线
WIRE2布线
WIRE3布线

Claims (21)

1.一种半导体器件，其特征在于，具有：
(a)半导体芯片，在其表面配置有多个突起电极；
(b)基板，其具有芯层，所述芯层具有：配置有与所述多个突起电极对应的多个端子的第1表面；和与所述第1表面相反侧的第1背面，在所述芯层的所述第1表面上安装所述半导体芯片，所述多个突起电极和所述多个端子分别电连接；和
(c)封固树脂，其填充于所述半导体芯片与所述基板之间，
所述基板的所述芯层具有：
(b1)多个第1端子，其是所述多个端子中配置于所述芯层的第1区域的端子，且分别与所述半导体芯片的所述多个突起电极内的多个第1突起电极的每一个电连接；
(b2)多个第1通孔，其配置于比所述第1区域靠内侧的第2区域；和
(b3)多个第2端子，其是所述多个端子中配置于比所述第2区域靠内侧的第3区域，且分别与所述半导体芯片的所述多个突起电极内的多个第2突起电极的每一个电连接，
所述多个第1通孔分别从所述芯层的所述第1表面贯通到所述第1背面，
在所述芯层的所述第1表面，所述多个第1通孔的一部分与所述多个第1端子的一部分电连接，
在所述多个第1通孔上没有配置俯视下重叠的所述半导体芯片的所述多个突起电极，
所述多个第1端子包含能够从外部供给第1电源电压或者第1基准电压的端子、和能够与外部传递信号电压的端子，
所述多个第2端子仅由能够从外部供给第2电源电压或者第2基准电压的端子构成。
2.根据权利要求1所述的半导体器件，其特征在于，
所述多个第2端子是能够向在所述半导体芯片形成的核心电路供给所述第2电源电压或所述第2基准电压的端子。
3.根据权利要求2所述的半导体器件，其特征在于，
所述多个第1端子中能够供给所述第1电源电压或者所述第1基准电压的端子，是能够向在所述半导体芯片形成的外部接口电路供给所述第1电源电压或者所述第1基准电压的端子。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第2电源电压的电位比所述第1电源电压低。
5.根据权利要求1所述的半导体器件，其特征在于，
所述基板的所述芯层含有玻璃丝网。
6.根据权利要求1所述的半导体器件，其特征在于，
在俯视下与所述基板的所述芯层的所述第2区域重叠的所述半导体芯片的所述表面，没有形成所述多个突起电极。
7.根据权利要求1所述的半导体器件，其特征在于，
在所述基板的所述芯层的所述第3区域还形成有多个第3通孔，
所述多个第2端子分别在所述芯层的所述第1表面上通过布线与所述多个第3通孔电连接。
8.根据权利要求1所述的半导体器件，其特征在于，
所述基板的所述芯层还具有在比所述第1区域靠外侧的第4区域配置的多个第2通孔，
在所述芯层的所述第1表面，所述多个第2通孔的一部分与所述多个第1端子的一部分电连接。
9.根据权利要求8所述的半导体器件，其特征在于，
所述多个第1端子遍及多列地配置，
所述多个第1端子中与所述多个第1通孔的一部分电连接的第1端子，比与所述多个第2通孔的一部分电连接的第1端子靠内侧配置。
10.根据权利要求8所述的半导体器件，其特征在于，
所述多个第2通孔的数量比所述多个第1通孔的数量多。
11.根据权利要求8所述的半导体器件，其特征在于，
所述第4区域是在俯视下与所述半导体芯片的外周相比位于外侧的区域。
12.根据权利要求1所述的半导体器件，其特征在于，
所述半导体芯片的所述多个突起电极分别包含：与所述多个端子的每一个电连接的第1部分；和具有比所述第1部分的熔点高的熔点的第2部分。
13.根据权利要求12所述的半导体器件，其特征在于，
所述第1部分为焊锡，所述第2部分为铜或金。
14.根据权利要求1所述的半导体器件，其特征在于，
在所述基板的所述芯层的所述第1表面上形成有第1阻焊层，该第1阻焊层形成有开口部，
所述多个第1端子从形成于所述第1阻焊层的所述开口部露出。
15.根据权利要求14所述的半导体器件，其特征在于，
在所述多个第1通孔的内部填充有所述第1阻焊层，并与形成于所述芯层的所述第1表面上的所述第1阻焊层相连。
16.根据权利要求14所述的半导体器件，其特征在于，
在所述基板的所述芯层的所述第1背面上形成有第2阻焊层。
17.根据权利要求1所述的半导体器件，其特征在于，
在所述基板的所述芯层的所述第1表面形成有多个接合区，所述多个接合区的每一个与所述多个第1通孔的每一个电连接，
所述多个第1端子的一部分和所述多个接合区的一部分通过布线电连接。
18.根据权利要求1所述的半导体器件，其特征在于，
在所述半导体芯片的所述表面上形成有树脂膜，
在所述树脂膜上没有形成再布线。
19.根据权利要求1所述的半导体器件，其特征在于，
在所述半导体芯片的所述表面上形成有包含氮化硅膜的钝化膜，
在所述钝化膜上没有形成再布线。
20.一种半导体器件，其特征在于，具有：
(a)半导体芯片，在其表面配置有多个突起电极；
(b)基板，其具有芯层，所述芯层具有：配置有与所述多个突起电极对应的多个端子的第1表面；和与所述第1表面相反侧的第1背面，在所述芯层的所述第1表面上安装所述半导体芯片，所述多个突起电极和所述多个端子分别电连接；和
(c)封固树脂，其填充于所述半导体芯片与所述基板之间，
所述基板的所述芯层具有：
(b1)多个第1端子，其是所述多个端子中在所述芯层的第1区域遍及多列地配置的端子，且分别与所述半导体芯片的所述多个突起电极内的多个第1突起电极的每一个电连接；
(b2)多个第1通孔，其配置于比所述第1区域靠内侧的第2区域；
(b3)多个第2通孔，其配置于比所述第1区域靠外侧的区域；和
(b4)多个第2端子，其是所述多个端子中配置于比所述第2区域靠内侧的第3区域的端子，且分别与所述半导体芯片的所述多个突起电极内的多个第2突起电极的每一个电连接，
所述多个第1通孔及所述多个第2通孔分别从所述芯层的所述第1表面贯通到所述第1背面，
在所述芯层的所述第1表面，所述多个第1通孔的一部分及所述多个第2通孔的一部分与所述多个第1端子的一部分电连接，
在所述多个第1通孔上没有配置俯视下重叠的所述半导体芯片的所述多个突起电极，
所述多个第1端子中与所述多个第1通孔的一部分电连接的第1端子，比与所述多个第2通孔的一部分电连接的第1端子靠内侧配置，
所述多个第1端子具有能够从外部供给第1电源电压或者第1基准电压的端子、和能够与外部传递信号电压的端子，
所述多个第2端子仅由能够从外部供给第2电源电压或者第2基准电压的端子构成。
21.一种半导体器件，其特征在于，具有：
(a)半导体芯片，在其表面配置有多个突起电极；
(b)基板，其具有芯层，所述芯层具有：配置有与所述多个突起电极对应的多个端子的第1表面；和与所述第1表面相反侧的第1背面，在所述芯层的所述第1表面上安装所述半导体芯片，所述多个突起电极和所述多个端子分别电连接；
(c)封固树脂，其填充于所述半导体芯片与所述基板之间；和
(d)多个焊锡球，其搭载于所述芯层的所述第1背面，
所述基板的所述芯层具有：
(b1)多个第1端子，其是所述多个端子中在所述芯层的第1区域遍及多列地配置的端子，且分别与所述半导体芯片的所述多个突起电极内的多个第1突起电极的每一个电连接；
(b2)多个第1通孔，其配置于比所述第1区域靠内侧的第2区域；
(b3)多个第2通孔，其配置于比所述第1区域靠外侧的区域；和
(b4)多个第2端子，其是所述多个端子中配置于比所述第2区域靠内侧的第3区域的端子，且分别与所述半导体芯片的所述多个突起电极内的多个第2突起电极的每一个电连接，
所述多个第1通孔及所述多个第2通孔分别从所述芯层的所述第1表面贯通到所述第1背面，
在所述芯层的所述第1表面，所述多个第1通孔的一部分及所述多个第2通孔的一部分与所述多个第1端子的一部分电连接，
所述多个焊锡球经由所述多个第1通孔的一部分及所述多个第2通孔的一部分与所述多个第1端子的一部分电连接，
在所述多个第1通孔上没有配置俯视下重叠的所述半导体芯片的所述多个突起电极，
所述多个第1端子中与所述多个第1通孔的一部分电连接的第1端子，比与所述多个第2通孔的一部分电连接的第1端子靠内侧配置，
所述多个突起电极分别包含：第1部分；和具有比所述第1部分的熔点高的熔点的第2部分，所述第1部分与所述多个端子电连接，
所述多个第1端子包含能够从外部供给第1电源电压或者第1基准电压的端子和能够与外部传递信号电压的端子，
所述多个第2端子仅由能够从外部供给第2电源电压或者第2基准电压的端子构成。
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