KR20070072909A - 절연막 형성 방법 및 기판 처리 방법 - Google Patents

절연막 형성 방법 및 기판 처리 방법 Download PDF

Info

Publication number
KR20070072909A
KR20070072909A KR1020077010211A KR20077010211A KR20070072909A KR 20070072909 A KR20070072909 A KR 20070072909A KR 1020077010211 A KR1020077010211 A KR 1020077010211A KR 20077010211 A KR20077010211 A KR 20077010211A KR 20070072909 A KR20070072909 A KR 20070072909A
Authority
KR
South Korea
Prior art keywords
temperature
substrate
annealing
rate
processed
Prior art date
Application number
KR1020077010211A
Other languages
English (en)
Other versions
KR100939125B1 (ko
Inventor
요시히로 사토
도모에 나카야마
히로시 고바야시
요시노리 오사키
데츠로 다카하시
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005251820A external-priority patent/JP4877713B2/ja
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20070072909A publication Critical patent/KR20070072909A/ko
Application granted granted Critical
Publication of KR100939125B1 publication Critical patent/KR100939125B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Solid-Phase Diffusion Into Metallic Material Surfaces (AREA)

Abstract

기판위의 산화막에 플라즈마 질화처리를 하고 난 후 프로세스 챔버(51) 내에서 상기 기판을 어닐 함으로서 절연막을 형성하는 방법에 있어서, 상기 기판은 667Pa 또는 그 이하의 저압력에서 어닐된다. 어닐은 5초에서 45초 사이 동안 진행한다. 상부에 복수의 투과구멍이 형성된 평면 안테나를 사용하는 마이크로웨이브 플라즈마에 의해서 상기 플라즈마 질화처리를 실행한다.

Description

절연막 형성 방법 및 기판 처리 방법 {INSULATING FILM FORMING METHOD AND SUBSTRATE PROCESSING METHOD}
본 발명은 절연막 형성 방법 및 반도체 웨이퍼 등의 피처리 기판에 대해, 어닐 등의 처리를 실행하는 기판 처리 방법에 관한 것이다.
최근의 반도체 디바이스, 예를 들면 금속-산화막-반도체형 전계 효과 트랜지스터(MOSFET)의 게이트 절연막에 있어서는 소위 붕소의 펀치스루(punch-through) 현상을 방지하기 위해, 산질화막이 채용되고 있다. 산질화막의 형성은 산화막에 대해 플라즈마 질화 처리하는 것에 의해서 실행되는 경우가 많다.
그런데, 근래는 MOSFET 자체가 극히 미세화되어 오고 있고, 해당 미세화에 수반해서 게이트 절연막을 극박막 영역(1.0㎚ 부근)으로 제어하도록 되어 오고 있다. 그러면 그와 같은 박막의 절연막에 있어서는 트랜지스터 ON 전류의 열화, 동작속도의 저하가 염려된다.
이러한 점을 감안해서, 일본국 특허공개 제2004-48001호에서는 절연막을 플라즈마 질화 처리했을 때의 손상(데미지)을 회복하기 위해, 그 후에 어닐 처리를 실행하는 것이 제안되어 있다.
그러나, 종래의 어닐 처리는 대략 대기압분위기에서 실행되는 소위 「강한 어닐 처리」이며, 그 때문에 해당 어닐 처리에 의해서 계면으로 산소가 확산하고, 절연막의 막두께가 증대하여 동작속도가 느려지거나, 특히 PMOSFET에 있어서 현저한 NBTI(Negative Bias Temperature Instability:부전압 고온 스트레스시의 불안정성) 특성도 열화될 우려가 있었다.
또한, 어닐 처리의 하나로서, RTP(Rapid Thermal Processing; 단 시간어닐)이 알려져 있다. 예를 들면 반도체 웨이퍼(이하, 단지 「웨이퍼」로 하는 경우가 있다)에 이온주입을 한 후에, 불순물을 재배열시키거나, 결정손상을 회복시킬 목적으로 어닐이 실행되지만, 이 어닐공정에 있어서의 서멀ㅇ버드젯(서멀 버드젯)(열처리량)이 커지면, 예를 들면 트랜지스터의 경우, 소스-드레인 영역에서 도펀트의 확산이 일어나, 접합이 깊어지는 경향이 있다. 미세화된 디자인 룰하에서는 얕은 접합이 불가결하기 때문에, 단시간에 급속하게 승온, 강온을 실행하는 것(스파이크 어닐)에 의해, 토탈의 서멀 버드젯을 저감시킬 수 있는 RTP가 활용되고 있다.
이러한 RTP에서는 동일한 웨이퍼로부터 작성되는 전자 디바이스의 특성을 균일화하기 위해, 웨이퍼의 면내 온도를 균일하게 유지하는 것이 중요하다. 그러나, RTP에서 설정 어닐 온도까지 상승시킬 때에 직선적으로 급속한 승온을 하면, 웨이퍼 온도의 오버슈트가 발생하여 온도 제어의 정밀도가 저하한다. 또한, 웨이퍼의 급격한 온도상승에 의해, 웨이퍼면내의 온도불균일이 커져, 웨이퍼의 휨에 수반하여 「슬립」이라 불리는 결정결함이 발생한다고 하는 문제가 있었다.
이 때문에, 예를 들면 일본국 특허공개공보 제2000-331949호에서는 RTP에 있어서의 면내 온도의 균일성을 확보할 목적으로, 복수단의 승온 프로세스를 마련하고, 설정 어닐 온도에 달하기까지의 각 승온 단계의 승온 속도를 순차 감속시키면서 어닐 처리를 실행하는 것이 제안되어 있다. 그러나, 이 일본국 특허공개공보 제2000-331949호에는 각 승온 단계에 있어서의 온도영역이나 시간에 대해, 구체적이고 또한 실증적인 개시는 일절 되어 있지 않아, 착상의 영역을 나와 있지 않다. 또한, 이 종래 기술의 방법은 각 승온 단계의 승온 속도를 순차 감속시켜 버리기 때문에, 웨이퍼온도의 오버슈트나 면내 온도 불균일은 개선할 수 있어도, 스루풋을 저하시켜 버린다고 하는 문제가 있다. 스루풋을 높이고, 통산의 서멀 버드젯을 억제할 수 있는 것이 RTP의 최대의 장점인 것을 고려하면, 일본국 특허공개공보 제2000-331949호의 방법은 만족시키는 것은 아니었다.
본 발명은 상기 실정을 감안해서 이루어진 것으로서, 첫번째로, 절연막의 형성시에, 두께의 증대를 억제하고 예를 들면 소스-드레인간의 ON 전류 특성을 열화시키지 않고, 또한 NBTI 특성의 열화를 억제할 수 있는 절연막 형성 방법을 제공하는 것을 목적으로 하고 있다. 또한, 두번째로, 800℃이상의 고온으로 기판을 처리하는 경우에, 승온 과정에서의 기판온도의 오버슈트나, 기판에 있어서의 휨이나 슬립의 발생을 확실히 방지하고, 또한 높은 스루풋에서의 처리가 가능한 기판 처리 방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 관점은 피처리 기판상의 산화막에 대해 플라즈마 질화 처리하는 질화 처리 공정과, 질화 처리후의 피처리 기판을 667Pa 이하의 압력하에서 어닐 처리하는 어닐 처리 공정을 포함하는 절연막 형성 방법을 제공한다.
이와 같이 플라즈마 질화 처리후의 어닐 처리를 667Pa 이하의 감압된 분위기에서 실행하는 소위 라이트 어닐로 실행하는 것에 의해, 막두께의 증대를 방지할 수 있다. 또한 트랜지스터 ON 전류 특성, 동작속도를 향상시킬 수 있다.
상기 감압하의 어닐 처리는 667Pa(5Torr) 이하가 바람직하다. 또한 산소분압은 바람직하게는 13.33∼133.3Pa(0.1∼1.0Torr), 더욱 바람직하게는 40∼94Pa(0.3∼0.7Torr) 부근에서 실행하는 것이 좋다.
어닐 시간은 5초∼40초간이 좋다.
또한 어닐 처리 자체도 급격한 스파이크형상의 어닐보다는 다음과 같은 가열공정이 바람직하다. 즉, 어닐 처리를 제1 어닐 처리공정과, 그 후 계속해서 실행되는 제2 어닐 처리공정으로 나누고, 제1 어닐 처리공정은 어닐온도가 600℃∼700℃이고 어닐 시간이 1∼40초, 제2 어닐 처리공정은 어닐온도가 950℃∼1150℃이고 어닐 시간이 5∼60초로 하는 것이 바람직하다.
또한, 상기 제2 어닐 처리 공정의 시간을 10∼40초로 하는 것이 바람직하다.
또한, 상기 제1 어닐 처리 공정의 어닐온도 600℃∼700℃까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
상기 제1 어닐 처리 공정의 어닐온도 600℃∼700℃로부터, 상기 제2 어닐 처리 공정의 어닐 온도 950℃∼1150℃보다 낮은 중간온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
상기 중간온도로부터, 상기 제2 어닐 처리 공정의 어닐온도 950℃∼1150℃에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
상기 중간온도 KM은 다음의 관계식
3≤(K2-KM)/Y≤7
(단, K2; 제2 어닐 처리 공정의 어닐온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이고, 또한 상기 제2 승온 레이트를 상기 제3 승온 레이트보다 크게 하는 것이 바람직하다.
또한, 상기 제3 승온 레이트는 상기 제1 승온 레이트 이상인 것이 바람직하다. 또한, 상기 제2 승온 레이트는 40℃/초∼60℃/초인 것이 바람직하다. 또한, 상기 제3 승온 레이트는 15℃/초∼30℃/초인 것이 바람직하다. 또한, 상기 제1 승온 레이트는 5℃/초∼15℃/초인 것이 바람직하다.
또한 어닐 처리의 전처리라고도 할 수 있는 플라즈마 질화 처리에 대해서는 다수의 투과 구멍이 형성되어 있는 평판안테나를 이용한 마이크로파 플라즈마에 의해서 플라즈마 질화 처리하는 것이 바람직하다. 이것에 의해서, 플라즈마 질화 처리시의 손상을 더욱 억제할 수 있고, 그 후의 어닐 처리를 더욱 약한 어닐 처리로 할 수 있다.
또한, 상기 산화막은 열산화 또는 플라즈마산화에 의해서 형성한 것인 것이 바람직하다. 또한, 상기 플라즈마 질화 처리후의 피처리 기판은 대기에 노출되는 일 없이 감압분위기인채로, 어닐 처리를 실행하는 어닐 장치에 반입되어 어닐 처리되는 것이 바람직하다.
또한, 본 발명의 제2 관점은 컴퓨터상에서 동작하는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 피처리 기판상의 산화막에 대해 플라즈마 질화 처리하는 질화 처리 공정과,
질화 처리후의 피처리 기판을 667Pa 이하의 압력하에서 어닐 처리하는 어닐 처리 공정을 포함하는 절연막 형성 방법에 있어서의 어닐 처리를, 어닐 장치에 있어서 실행시키기 위한 소프트웨어를 포함하는 컴퓨터 판독 가능한 기억 매체를 제공한다.
또한, 본 발명의 제3 관점은 기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
상기 제1 온도로부터, 열처리온도보다 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
상기 열처리온도는 800℃ 이상의 온도이며,
상기 제2 온도 X는 다음의 관계식
3≤(T-X)/Y≤7
(단, T; 열처리 온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이며, 또한,
상기 제2 승온 레이트는 상기 제3 승온 레이트보다 큰 기판 처리 방법을 제공한다.
상기 제3 관점에 있어서, 상기 제3 승온 레이트는 상기 제1 승온 레이트 이상인 것이 바람직하다. 또한, 상기 제2 승온 레이트는 40℃/초∼60℃/초인 것이 바람직하다. 또한, 상기 제3 승온 레이트는 15℃/초∼30℃/초인 것이 바람직하다. 또한, 상기 제1 승온 레이트는 5℃/초∼15℃/초인 것이 바람직하다. 또한, 상기 열처리 온도는 800℃∼1100℃인 것이 바람직하다. 또한, 피처리 기판은 실리콘 기판이며, 상기 제1 온도가 600℃∼700℃인 것이 바람직하다. 또한, 상기 기판 처리 장치는 RTP 장치인 것이 바람직하다. 또한, 처리압력은 106.66Pa이상 101325Pa이하인 것이 바람직하다.
본 발명의 제4 관점은 컴퓨터상에서 동작하는 소프트웨어로서, 실행시에,
기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
상기 제1 온도로부터, 열처리 온도보다 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
상기 제2 온도로부터, 상기 열처리 온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
상기 열처리 온도는 800℃이상의 온도이며,
상기 제2 온도 X는 다음의 관계식
3≤(T-X)/Y≤7
(단, T; 열처리 온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이고, 또한,
상기 제2 승온 레이트는 상기 제3 승온 레이트보다 큰 기판 처리 방법이 실행되도록 상기 기판 처리 장치를 제어하는 소프트웨어를 제공한다.
본 발명의 제5 관점은 컴퓨터상에서 동작하는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 소프트웨어는 실행시에,
기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
상기 제1 온도로부터, 열처리온도보다 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
상기 열처리온도는 800℃이상의 온도이며,
상기 제2 온도 X는 다음의 관계식
3≤(T-X)/Y≤7
(단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이고, 또한,
상기 제2 승온 레이트는 상기 제3 승온 레이트보다 큰 기판 처리 방법이 실행되도록 상기 기판 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체를 제공한다.
본 발명의 제6 관점은 피처리 기판을 수용하는 처리용기와,
상기 처리용기내에서 피처리 기판을 가열하는 가열 수단과,
상기 처리용기내에서 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과, 상기 제1 온도로부터, 열처리온도보다 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과, 상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고, 상기 열처리온도는 800℃이상의 온도이고, 상기 제2 온도 X는 다음의 관계식
3≤(T-X)/Y≤7
(단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이고, 또한,
상기 제2 승온 레이트는 상기 제3 승온 레이트보다 큰 기판 처리 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는 기판 처리 장치를 제공한다.
본 발명의 절연막 형성 방법에 따르면, 막두께의 증대를 억제하고, ON 전류 특성을 열화시키지 않으며, 또한 NBTI 특성의 열화를 억제하는 것이 가능하다.
또한, 본 발명의 기판 처리 방법에 따르면, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 승온하는 제1 승온 공정과, 제1 온도로부터, 열처리온도보다도 낮은 제2 온도에 달할 때까지 피처리 기판을 승온하는 제2 승온 공정과, 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 승온하는 제3 승온 공정을 포함하는 기판 처리 방법에 있어서, 제2 승온 공정의 승온 레이트를 제3 승온 공정의 승온 레이트보다 크게 하는 것에 의해, 처리의 스루풋을 높이면서, 급격한 승온에 수반하는 오버슈트나 기판 면내 온도의 불균일을 억제하고, 슬립 등의 결함도 저감할 수 있다. 또한, 승온 레이트가 높은 제2 승온 공정을 포함하는 것에 의해, 고스루풋을 실현할 수 있으므로, 통산의 서멀 버드젯을 억제하고, 미세화가 진행하는 디자인룰에의 대응도 가능하게 된다.
도 1은 실시형태에 관한 방법을 실시하기 위한 플라즈마 처리 장치의 종단면의 설명도,
도 2는 실시형태에 관한 방법을 실시하기 위한 어닐 장치의 종단면의 설명 도,
도 3은 실시형태에 관한 절연막 형성 방법을 실시하기 위한 플라즈마 처리 장치와 어닐 장치가 탑재된 멀티 챔버 타입의 처리 시스템의 개략구성도,
도 4는 실시형태에 관한 어닐 처리의 시퀀스를 나타내는 설명도,
도 5는 실시형태에 의해서 형성된 절연막에 대한 어닐 시간과 ON 전류 특성의 관계를 나타내는 그래프,
도 6은 실시형태에 의해서 형성된 절연막에 대한 어닐 시간과 상호 콘덕턴스의 관계를 나타내는 그래프,
도 7은 실시형태에 의해서 형성된 절연막에 대한 어닐 시간과 막두께의 관계를 나타내는 그래프,
도 8은 실시형태에 의해서 형성된 절연막에 대한 어닐 온도와 ON 전류 특성을 나타내는 그래프,
도 9는 실시형태에 의해서 형성된 절연막에 대한 막두께와 ON 전류 특성의 관계를 나타내는 그래프,
도 10은 실시형태에 의해서 형성된 절연막에 대한 막두께와 상호콘덕턴스 특성의 관계를 나타내는 그래프,
도 11은 다른 실시형태에 관한 어닐 처리의 시퀀스를 나타내는 설명도,
도 12는 다른 실시형태에 의해서 형성된 절연막에 대한 ON 전류 특성을 나타내는 그래프,
도 13은 다른 실시형태에 의해서 형성된 절연막에 대한 상호콘덕턴스 특성 을 나타내는 그래프,
도 14는 기판 처리 방법의 1실시형태인 열처리 방법의 수순을 설명하기 위한 흐름도,
도 15는 열처리 장치의 개략 구성을 나타내는 단면도,
도 16은 웨이퍼온도의 시간 경과 변화를 나타내는 도면,
도 17은 열처리 온도 부근에서의 웨이퍼온도의 프로파일을 나타내는 도면,
도 18은 실시예에 있어서의 열처리후의 슬립을 나타내는 도면,
도 19는 비교예에 있어서의 열처리후의 슬립을 나타내는 도면,
도 20은 샤워 플레이트의 사용의 유무와 질화 레이트의 관계를 나타내는 그래프,
도 21은 샤워 플레이트의 사용의 유무와 플라즈마의 이온 에너지의 관계를 나타내는 그래프,
도 22는 샤워 플레이트를 사용하지 않고 형성한 실리콘 산질화막중의 Si-O 결합 및 Si-N 결합의 분포를 XPS 분석한 결과를 나타내는 그래프, 및
도 23은 샤워 플레이트를 사용하여 형성한 실리콘 산질화막중의 Si-O 결합 및 Si-N 결합의 분포를 XPS 분석한 결과를 나타내는 그래프이다.
이하, 본 발명의 실시형태에 대해서 설명한다. 도 1은 본 실시형태에 관한 게이트 절연막의 형성 방법을 실시하기 위한 플라즈마 처리 장치(1)의 종단면의 상 태를 나타내고 있으며, 이 플라즈마 처리 장치(1)는 예를 들면 알루미늄으로 이루어자는 상부가 개구된 바닥을 갖는 원통형상의 처리용기(2)를 구비하고 있다. 처리용기(2)는 접지되어 있다. 이 처리용기(2)의 바닥부에는 기판으로서 예를 들면 웨이퍼 W를 탑재하기 위한 탑재대로서의 서셉터(3)가 마련되어 있다. 이 서셉터(3)는 예를 들면 질화알루미늄으로 이루어지며, 그 내부에는 히터(4a)가 마련되어 있다. 히터(4a)는 예를 들면 저항체로 구성할 수 있으며, 처리용기(2)의 외부에 마련된 교류 전원(4)으로부터의 전력의 공급에 의해서 발열하며, 서셉터(3)상의 웨이퍼를 소정 온도로 가열할 수 있다.
처리용기(2)의 바닥부에는 진공 펌프 등의 배기 장치(11)에 의해서 처리용기(2)내의 분위기를 배기하기 위한 배기관(12)이 마련되어 있다. 또한 처리용기(2)의 측벽에는 처리 가스 공급원으로부터의 처리 가스를 처리용기(2)내에 공급하기 위한 가스도입부(13)가 마련되어 있다. 본 실시형태에 있어서는 처리 가스 공급원으로서, 아르곤 가스 공급원(15), 질소 가스 공급원(16)이 준비되고, 각각 밸브(15a, 16a), 매스플로 컨트롤러(15b, 16b), 그리고 밸브(15c, 16c)를 거쳐서, 가스도입부(13)에 접속되어 있다.
처리용기(2)의 상부 개구에는 기밀성을 확보하기 위한 O링 등의 밀봉(seal)재(14)를 거쳐서, 예를 들면 석영유리 등의 유전체로 이루어지는 투과창(20)이 마련되어 있다. 석영유리 대신에, 다른 유전체재료, 예를 들면 AlN, Al2O3, 사파이어, SiN, 세라믹스를 사용해도 좋다. 이 투과창(20)에 의해서, 처리용기(2)내에 처리공간(S1, S2)이 형성된다. 투과창(20)은 평면형태가 원형이지만, 예를 들면 각형이어도 좋다.
투과창(20)의 위쪽에는 안테나부재, 예를 들면 원판형상의 슬롯안테나(30)가 마련되어 있으며, 또한 이 슬롯안테나(30)의 상면에는 유전체로 이루어지는 지파판(遲波板)(31), 지파판(31)을 덮는 알루미늄 등의 금속제의 안테나커버(32)가 마련되어 있다. 안테나커버(32)에는 투과창(20), 슬롯안테나(30) 등을 냉각하는 냉각부가 마련되어 있다. 슬롯안테나(30)는 도전성을 갖는 재질, 예를 들면 동의 얇은 원판으로 이어지고, 표면은 예를 들면 금 또는 은 도금되어 있다. 또한, 슬롯안테나(30)에는 투과 구멍으로서의 다수의 슬릿(33)이 예를 들면 소용돌이형상이나 동심원형상으로 정렬해서 형성되어 있으며, 소위 래디얼 라인 슬롯안테나를 구성하고 있다. 또한, 투과 구멍의 형상 자체는 그러한 슬릿형상에 한정되지 않으며 각종 형태의 구멍을 적용하는 것이 가능하다.
슬롯안테나(30)의 중심에는 도전성을 갖는 재질, 예를 들면 금속에 의해서 구성된 로트형상의 내측도체(35a)가 배치되고, 접속되어 있다. 내측도체(35a)는 그 단부(34)가 넓어진 형상(나팔형상)을 형성함으로써, 효율좋고, 또 균일하게 마이크로파를 전파할 수 있다. 내측도체(35a)와 그 외측에 형성되는 외측도체(35b)에 의해서 동축 도파관(35)을 구성한다. 해당 내측도체(35a)는 슬롯안테나(30)와 전기적으로 도통하고 있다. 그리고, 마이크로파 공급 장치(36)에서 발생시킨 예를 들면 2.45㎓의 마이크로파를, 직사각형도파관(38), 부하정합기(37), 동축도파 관(35), 지파판(31)을 거쳐서 슬롯안테나(30)에 전파하고, 슬롯안테나(30)로부터 투과창(20)을 거쳐서, 처리용기(2)내에 도입시킨다. 그리고 그 에너지에 의해서 처리용기(2)내의 투과창(20)의 하면에 전자계가 형성되고, 가스도입부(13)에 의해서 처리용기(2)내에 공급된 처리 가스를 균일하게 플라즈마화하며, 서셉터(3)상의 웨이퍼 W에 대해 균일한 플라즈마 처리, 예를 들면 플라즈마 질화 처리가 실행된다.
가스도입부(13)에서 아래쪽의 처리용기(2)의 내벽 표면에는 석영 라이너(42)가 마련되어 있으며, 처리용기(2)내에 플라즈마가 발생했을 때에 스퍼터링에 의해서 처리용기(2) 내벽 표면에서 메탈 오염(contamination)이 발생하는 것이 방지되어 있다.
투과창(20)과 서셉터(3)의 사이에는 다수의 관통구멍(43)을 갖는 샤워 플레이트(44)가 개재 배비되어 있으며, 이 샤워 플레이트(44)에 의해서, 플라즈마 처리공간은 상부공간 S1과 하부공간 S2로 구획되어 있다. 샤워 플레이트(44)는 가스도입부(13)의 아래쪽에 배치되고, 석영 라이너(42)에 지지되어 있다. 관통구멍(43)으로서, 본 실시형태에서는 예를 들면 10㎜직경의 관통구멍(43)이 직경 300㎜의 웨이퍼 W를 처리하는 장치인 경우에는 949개, 직경 200㎜의 웨이퍼 W를 처리하는 장치의 경우에는 626개 배비되어 있다. 샤워 플레이트(44)를 개재 배비하는 것에 의해서, 플라즈마의 이온에너지를 저감하고, 웨이퍼 W상의 하지막 등으로의 손상을 경감하면서, 실리콘 산화막(SiO2)을 질화 처리하여 실리콘 질화막(SiON)으로 할 수 있다.
처리용기(2)의 측벽(5)에는 웨이퍼 W를 반출입하기 위한 게이트밸브 G가 마련되어 있다.
상기 구성을 갖는 플라즈마 처리 장치(1)는 제어 장치(71)에 의해서 제어되어 있다. 제어 장치(71)는 중앙 처리 장치(72), 지지 회로(73), 및 관련된 제어 소프트웨어를 포함하는 기억 매체(74)를 갖고 있다. 이 제어 장치(71)는 예를 들면 가스도입부(13)로부터의 가스의 공급, 정지, 유량조정, 히터(4a)의 온도조절, 배기 장치(11)의 배기, 더 나아가서는 마이크로파 공급 장치(36) 등을 제어하며, 플라즈마 처리 장치(1)에 있어서 플라즈마 처리가 실시되는 각 프로세스에 있어서의 필요한 제어를 실행하고 있다.
제어 장치(71)의 중앙 처리 장치(72)는 범용 컴퓨터의 프로세서를 이용할 수 있다. 기억 매체(74)는 예를 들면 RAM, ROM, 플렉시블 디스크, 하드 디스크를 비롯한 각종 형식의 기억 매체를 이용할 수 있다. 또한 지지 회로(73)는 각종 방법에 의해 프로세서를 지지하기 위해 중앙 처리 장치(72)와 접속되어 있다.
플라즈마 처리 장치(1)는 이상의 구성을 갖고 있으며, 다른 산화 처리 장치에 따라서 표면에 실리콘 산화막이 형성된 웨이퍼 W에 대해 플라즈마 질화 처리를 실행한다. 산화막 자체에 있어서는 예를 들면 수증기 분위기내에서 900℃∼1100℃로 열처리하여 형성된, 소위 열산화막이나 예를 들면 플라즈마 처리 장치에서 산화 처리한 플라즈마 산화막 등, 각종 산화막에 대해 본 발명은 적용 가능하다. 이러한 경우, 예를 들면 마이크로파를 이용한 플라즈마 산화 처리에 의한 산화막은 상 기한 플라즈마 처리 장치(1)와 마찬가지인 장치를 이용하여, 산소와 동시에 아르곤이나 크립톤, 헬륨 등의 희가스를 플라즈마화하고 산소 래디컬에 의해서 산화 처리하는 것으로서, 손상이 작은 산화막을 형성할 수 있다. 따라서 후술하는 실시형태에 있어서의 마이크로파를 이용한 플라즈마 질화 처리와, 2단 어닐과 조합하는 것에 의해, 극히 바람직한 절연막을 형성하는 것이 가능하다.
플라즈마 질화 처리시에는 처리용기(2)내의 서셉터(3)상에 웨이퍼 W를 탑재하고, 가스도입부(13)로부터 소정의 처리 가스 예를 들면 아르곤 가스/질소 가스의 혼합 가스를 처리용기(2)내에 공급하면서, 배기관(12)으로부터 배기하여 처리공간 S내를 소정의 압력으로 설정한다. 그리고 히터(4a)에 의해서 웨이퍼 W를 소정의 온도로 가열하고, 마이크로파 공급 장치(36)에 의해서 마이크로파를 발생시키고, 처리용기(2)내의 상기 처리 가스를 플라즈마화하는 것에 의해, 웨이퍼 W상의 실리콘 산화막에 대해 플라즈마 질화 처리가 실행된다. 또한 슬롯안테나(30)를 거친 마이크로파로부터의 에너지에 의해서, 투과창(20)의 하면의 처리공간 S내에 전자계를 발생시키고, 처리 가스를 플라즈마화하므로, 0.7eV∼2.0eV의 저전자온도, 바람직하게는 웨이퍼 근방에서는 0.7∼1eV이고, 1010∼1013cm-3의 고밀도 플라즈마에 의해서, 하지막으로의 손상이 적은 균일한 플라즈마 질화 처리를 실행할 수 있다.
플라즈마 질화 처리의 조건은 예를 들면 처리공간 S내의 압력에 대해서는 1∼50Pa, 바람직하게는 7∼12Pa, 웨이퍼 W의 온도에 대해서는 100∼400℃, 바람직하게는 200℃∼400℃, 마이크로파 공급 장치(36)의 파워의 출력에 대해서는 500∼ 5000W, 바람직하게는 1000∼2000W가 적당하다. 또, 플라즈마 처리 장치(1)를 이용한 플라즈마 질화 처리에 있어서는 아르곤 가스 대신에 크립톤, 헬륨 등의 희가스를 사용하는 것이 가능하며, 질소 가스 대신에, 암모니아 등을 사용하는 것도 가능하다.
다음에 본 발명의 실시형태에 관한 어닐 처리를 실시하기 위한 어닐 장치에 대해서 설명한다. 본 발명에 있어서 어닐 처리는 각종 어닐 장치를 사용할 수 있지만, 예를 들면 도 2에 나타낸 램프 어닐 방식의 어닐 장치(51)를 사용할 수 있다.
이 어닐 장치(51)는 처리용기(52)의 내부 위쪽에, 투명한 석영유리판(53)이 수평으로 건네지고, 덮개부(52a)와 석영유리판(53)의 사이의 공간에는 가열원으로서 예를 들면 램프(54)가 배치되어 있다. 램프(54)는 전원(54a)으로부터의 전력의 공급에 의해서 작동하며, 처리용기(52)내의 웨이퍼 W를 소정의 온도로 가열한다. 처리용기(52)의 바닥부는 배기 장치(55)에 통하는 배기구(56)가 형성되어 있다. 처리용기(2)의 측벽에 있어서의 석영유리판(53)의 아래쪽에는 가스 공급구(57)가 마련되어 있다. 처리용기(52)의 측벽에는 웨이퍼 W의 반출입용의 게이트밸브 G가 마련되어 있다.
가스 공급구(57)에는 처리 가스 공급원인 질소 가스 공급원(58), 산소 가스 공급원(59)이 접속되어 있으며, 각각 밸브(58a, 59a), 매스플로 컨트롤러(58b, 59b), 그리고 밸브(58c, 59c)를 거쳐서, 처리용기(52)내에 소정 유량의 질소 가스와 산소 가스를 공급하는 것이 가능하게 되어 있다. 웨이퍼 W는 처리용기(2)의 바 닥부에 설치된 지지핀(60)상에 탑재된다.
상기 구성을 갖는 어닐 장치(51)는 제어 장치(61)에 의해서 제어되어 있다. 제어 장치(61)는 중앙 처리 장치(62), 지지 회로(63), 및 관련된 제어소프트웨어를 포함하는 기록 매체(64)를 갖고 있다. 이 제어 장치(61)는 예를 들면 질소 가스 공급원(58), 산소 가스 공급원(59)의 각 밸브(58a, 59a), 매스플로 컨트롤러(58b, 59b), 밸브(58c, 59c)를 제어하여, 가스 공급구(57)로부터의 가스의 공급, 정지, 유량조정, 램프(54)에 의한 가열온도의 조절, 배기 장치(55)에 의한 처리용기(2)내의 배기 등을 제어하며, 어닐 장치(51)에 있어서 어닐 처리가 실시되는 각 프로세스에 있어서의 필요한 제어를 실행하고 있다.
제어 장치(61)의 중앙 처리 장치(62)는 범용 컴퓨터의 프로세서를 이용할 수 있다. 기록 매체(64)는 예를 들면 RAM, ROM, 플렉시블 디스크, 하드 디스크를 비롯한 각종 형식의 기억 매체를 이용할 수 있다. 또한 지지 회로(63)는 각종의 방법에 의해 프로세서를 지지하기 위해 중앙 처리 장치(62)와 접속되어 있다. 또, 이 제어 장치(61)는 플라즈마 처리 장치(1)를 제어하고 있는 제어 장치(71)와 공용해도 좋다.
이러한 어닐 장치(51)에 있어서, 플라즈마 질화 처리후의 웨이퍼 W에 대해 어닐 처리가 실행된다. 처리 조건으로서는 예를 들면 가스 공급구(57)로부터 N2/O2의 혼합가스가 공급되고, 또한 처리용기(2)내는 예를 들면 133Pa(1Torr)정도로 감압되며, 웨이퍼 W는 1000℃정도로 가열된다. 또 처리 가스로서는 그 밖에, 예를 들면 적어도 산소를 포함하는 가스이고, 산소분압을 내리기 위해 예를 들면 질소 가스로 희석하여 이용하는 것이 좋다. 더 나아가서는 암모니아, 수소를 첨가해서 사용할 수 있다. 또한, 질소 가스 대신에, Ar 가스 등의 불활성 가스로 희석해도 좋다.
상기 플라즈마 처리 장치(1), 어닐 장치(51)는 예를 들면 도 3에 나타내는 바와 같이, 멀티 챔버 타입의 처리 시스템(100)에 탑재된다. 이 처리 시스템(100)은 예를 들면 2대의 플라즈마 처리 장치(1)와 2대의 어닐 장치(51)를 갖고 있다. 물론 플라즈마 처리 장치(1), 어닐 장치(51)를 각 1대씩으로 하고, 그 밖에 다른 처리 장치를 조합해도 좋다.
이들 플라즈마 처리 장치(1), 어닐 장치(51)는 평면형태가 육각형태를 이루는 웨이퍼 반송실(105)의 4개의 변에 각각 대응하여 마련되어 있다. 또한, 웨이퍼 반송실(105)의 다른 2개의 변에는 각각 로드록실(106, 107)이 마련되어 있다. 이들 로드록실(106, 107)의 웨이퍼 반송실(105)과 반대측에는 웨이퍼 반출입실(108)이 마련되어 있고, 웨이퍼 반출입실(108)의 로드록실(106, 107)과 반대측에는 웨이퍼 W를 수용할 수 있는 3개의 후프(FOUP) F를 부착하는 포트(109, 110, 111)가 마련되어 있다.
플라즈마 처리 장치(1), 어닐 장치(51), 및 로드록실(106, 107)은 도 3에 나타내는 바와 같이, 웨이퍼 반송실(105)의 각 변에 게이트밸브 G를 거쳐서 접속되고, 이들은 각 게이트밸브 G를 개방하는 것에 의해 웨이퍼 반송실(105)과 연통되며, 각 게이트밸브 G를 닫는 것에 의해 웨이퍼 반송실(105)로부터 차단된다. 또한 로드록실(106, 107)의 웨이퍼 반출입실(108)에 접속되는 부분에도 게이트밸브 G가 마련되어 있고, 로드록실(106, 107)은 게이트밸브 G를 개방하는 것에 의해 웨이퍼 반출입실(108)에 연통되며, 이들을 닫는 것에 의해 웨이퍼 반출입실(108)로부터 차단된다.
웨이퍼 반송실(105)내에는 플라즈마 처리 장치(1), 어닐 장치(51) 및 로드록실(106, 107)에 대해 피처리체인 웨이퍼 W의 반출입을 실행하는 웨이퍼 반송 장치(112)가 마련되어 있다. 이 웨이퍼 반송 장치(112)는 웨이퍼반송실(105)의 대략 중앙에 배치되어 있으며, 회전 및 신축 가능한 회전ㅇ신축부(113)의 선단에 웨이퍼 W를 유지하는 2개의 블레이드(114a, 114b)를 갖고 있다. 이들 2개의 블레이드(114a, 114b)는 서로 반대 방향을 향하도록 회전ㅇ신축부(113)에 부착되어 있다. 또, 이 웨이퍼 반송실(105)내는 소정의 진공도로 유지되도록 되어 있다.
웨이퍼 반출입실(108)의 천장부에는 HEPA 필터(도시하지 않음)가 마련되어 있으며, 이 HEPA 필터를 통과한 청정한 공기가 웨이퍼 반출입실(108)내에 다운 플로 상태로 공급되어, 대기압의 청정공기 분위기에서 웨이퍼 W의 반출입이 실행되도록 되어 있다. 웨이퍼 반출입실(108)의 후프 F 부착용의 3개의 포트(109, 110, 111)에는 각각 셔터(도시하지 않음)가 마련되어 있으며, 이들 포트(109, 110, 111)에 웨이퍼 W를 수용한 후프, 또는 빈 후프가 직접 부착되며, 부착될 때에 셔터가 어긋나 외기의 침입을 방지하면서 웨이퍼 반출입실(108)과 연통하도록 되어 있다. 또한, 웨이퍼 반출입실(108)의 측면에는 얼라이먼트 챔버(115)가 마련되어 있으며, 거기서 웨이퍼 W의 얼라이먼트가 실행된다.
웨이퍼 반출입실(108)내에는 후프 F에 대한 웨이퍼 W의 반출입 및 로드록실(106, 107)에 대한 웨이퍼 W의 반출입을 실행하는 웨이퍼 반송 장치(116)가 마련되어 있다. 이 웨이퍼 반송 장치(116)는 다관절 아암 구조를 갖고 있으며, 후프 F의 배열방향을 따라서 레일(118)상을 주행할 수 있게 되어 있고, 그 선단의 핸드(117)상에 웨이퍼 W를 탑재하고 그 반송을 실행한다.
처리 시스템(100)의 각 구성부는 제어 장치(61) 및 제어 장치(71)를 포함하는 제어부(81)에 의해 제어되는 구성으로 되어 있다.
이러한 처리 시스템(100)에 있어서는 우선, 대기압의 청정공기 분위기로 유지된 웨이퍼 반출입실(108)내의 웨이퍼 반송 장치(116)에 의해, 어느 하나의 후프 F로부터 웨이퍼 W를 1개 꺼내어 얼라이먼트 챔버(115)에 반입하고, 웨이퍼 W의 위치맞춤이 실행된다. 다음에, 웨이퍼 W는 로드록실(106, 107)중의 어느 하나에 반입되고, 그 로드록실내를 진공배기한 후, 웨이퍼 반송실(105)내의 웨이퍼 반송 장치(112)에 의해, 해당 로드록실내의 웨이퍼 W가 꺼내지고, 해당 웨이퍼 W는 플라즈마 처리 장치(1)에 반입되며, 소정의 플라즈마 질화 처리가 이루어진다.
플라즈마 질화 처리가 이루어진 웨이퍼 W는 웨이퍼 반송실(105)내의 웨이퍼 반송 장치(112)에 의해서, 플라즈마 처리 장치(1)로부터 반출되고, 웨이퍼 반송실(105)내로 일단 되돌려진 후, 웨이퍼 반송 장치(112)에 의해, 어닐 장치(51)내에 반입되어, 후술하는 실시형태에 관한 약한 어닐 처리가 이루어진다. 따라서, 플라즈마 질화 처리를 실행한 플라즈마 처리 장치(1)로부터 어닐 처리를 실행하는 어닐 장치(51)로, 대기에 노출되는 일 없이 감압분위기중에서 반송되고, 플라즈마 질화 처리와, 다음 처리인 어닐 처리를 연속해서 실행할 수 있다. 어닐 처리된 후의 웨이퍼 W는 웨이퍼 반송 장치(112)에 의해서 로드록실(106, 107)중의 어느 하나에 반입된다. 그리고 해당 로드록실이 대기압으로 되돌려진 후, 웨이퍼 반출입실(108)내의 웨이퍼 반송 장치(116)에 의해서 해당 로드록실내의 웨이퍼 W가 꺼내지고, 후프 F 중의 어느 하나에 수용된다. 이러한 동작은 적어도 1개 이상, 예를 들면 1로트의 웨이퍼 W에 대해 실행되며, 1세트의 처리가 종료한다.
다음에 본 실시형태에 관한 절연막 형성방법에 대해서 설명한다. 우선 이미 기술한 플라즈마 처리 장치(1)를 이용해서, 웨이퍼 W상의 실리콘 산화막에 대해 플라즈마 질화 처리가 실행되고, SiON막이 형성된다. 계속해서 그러한 플라즈마 질화 처리가 종료된 웨이퍼 W는 어닐 장치(51)의 처리용기(52)내에 반입되며, 지지핀(60)상에 탑재된다.
다음에, 배기구(56)로부터 배기되어 가고, 처리용기(52)내에 처리 가스 공급원으로부터 소정의 처리 가스가 공급된다. 본 실시형태에서는 질소 가스/산소 가스의 혼합 가스가 소정 유량으로 흐르지만, 그 때의 산소분압은 66.7Pa(0.5Torr), 바람직하게는 13.3Pa∼93.3Pa의 산소분압에서, 처리용기(51)내의 압력을 667Pa(5Torr), 바람직하게는 66.7Pa∼933.2Pa로 유지하여 어닐처리함으로써, 절연막의 증가막이 없고, ON 전류 특성(Ion), 상호콘덕턴스(Gm: 게이트 전압의 변화에 대한 드레인 전류의 변화의 비율)가 양호한 게이트 절연막이 형성된다.
다음에 어닐 온도, 어닐 시간에 대해서 상세하게 설명한다. 본 실시형태에 서는 도 4에 나타낸 시퀀스에 의해서 열처리를 실행하였다. 즉, 우선, T0∼T1(제1 승온 공정)에서 웨이퍼 W의 온도를 어닐온도 K1까지 승온한 후, T1∼T2까지는 제1 어닐 처리 공정으로서, 웨이퍼 W의 온도를 어닐온도 K1로 유지한다. 이 경우, T1∼T2의 구간은 1∼60초, 바람직하게는 20∼40초, 어닐온도 K1은 600℃∼700℃가 바람직하다. 다음에, T2∼T3(제2 승온 공정)의 구간에서 웨이퍼 W를 어닐 온도 K2까지 승온시킨다. 본 실시형태에서는 T2∼T3의 구간의 승온 레이트는 100℃/초로 하였다.
어닐온도 K2는 950℃∼1150℃가 바람직하다. 그리고, 이 어닐온도 K2로 유지하는 제2 어닐 처리 공정을 T3∼T4의 구간까지 실시한다. T3∼T4는 1∼40초, 바람직하게는 5∼30초이며, 어닐 처리하는 경우, 단숨에 1000℃까지 승온하면, 웨이퍼 W의 휨이나 슬립 등의 서멀 버드젯의 손상이 발생하므로, 상기한 바와 같이, 제1 어닐 처리 공정에서 저온 어닐하고, 제2 어닐 처리 공정에서 고온 어닐함으로써, 양호한 어닐 처리를 실행할 수 있다.
그리고, 제2 어닐 처리공정이 종료하면, 우선 웨이퍼 W의 온도를 T4∼T5(제1 강온 공정)의 구간에 있어서 예를 들면 600℃까지 급속히 내린다. 그 후, T5 이후에 있어서 완만하게 강온시킨다(제2 강온 공정).
다음에, 실제로 발명자들이 실행한 어닐 처리의 결과(실시형태에 따라서 형 성된 산질화막의 특성)를 나타낸다. 이 때의 산소분압, 66.75Pa(0.5 Torr), 제2 어닐 처리 공정에 있어서의 어닐 온도(K2)는 1050℃이다. 우선, 도 5에는 상기 산질화막을 게이트 절연막으로서 이용한 트랜지스터를 작성한 경우의 어닐 시간과 ON 전류 특성(Ion)의 관계를 나타낸다. 이것에 의하면, 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)은 5∼60초가 바람직하고, 10초∼40초가 더욱 바람직하며, 20초일 때에, ON 전류 특성(Ion)이 대략 최고의 상태를 유지하고 있는 것을 알 수 있다.
어닐 시간과 상호콘덕턴스(Gm: 게이트 전압의 변화에 대한 드레인 전류의 변화의 비율)의 관계를 보면, 도 6에 나타내는 바와 같이, 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)은 5∼60초가 바람직하고, 20초∼40초가 더욱 바람직하며, 20초일 때에 Gm이 대략 최고의 상태를 유지하고 있는 것을 알 수 있다.
그리고 어닐 시간과 막두께(EOT: 산화막 환산 막두께)의 관계를 보면, 도 7에 나타내는 바와 같이, 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)은 60초 이하가 좋고, 5초∼45초까지일 때에, EOT가 허용범위내의 12∼13옹스트롬으로 되어 바람직한 결과가 얻어진다.
다음에 산소분압, 질소 가스/산소의 유량을 그대로로 하고, 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)을 30초로 설정하고, 어닐온도(K2)를 변화시켰을 때의 ON 전류 특성의 변화를 도 8에 나타내었다. 이것에 의하면, 어닐 온도(K2)는 900℃∼1200℃가 바람직하고, 더욱 바람직하게는 1050℃∼1150℃이며, 1100℃∼1150℃의 사이에서 ON 전류 특성이 대략 최고의 상태를 유지하고 있는 것을 알 수 있다.
이상의 어닐온도가 1050℃, 1100℃, 및 제2 어닐 처리공정에 있어서의 어닐 시간(T3∼T4)이 0, 10, 20, 30, 45초의 처리한 결과의, EOT와 ON 전류 특성에 대해서 도 9에 나타내었다. 또, 도 9에 있어서, 각 삼각, 사각 등의 심볼의 도트의 괄호내의 숫자는 제2 어닐 처리 공정에 있어서의 어닐 시간을 나타낸다. 즉, 예를 들면 (5)는 5초간 어닐한 것을 나타내고 있다. 또한, 삼각과 사각은 플라즈마 질화 처리시의 조건을 바꾼 것으로서, 그 후의 어닐 처리에 대해서는 모두 본 발명의 실시형태에 따른 것이다. 실시형태 A에 대해서는 플라즈마 질화 처리시의 이온에너지가 3eV, 어닐 온도가 1100℃, 실시형태 B에 대해서는 플라즈마 질화 처리시의 이온에너지가 5eV이고, 어닐 온도가 1050℃이다. 또한 쌍방 모두 플라즈마 질화 처리후의 질소농도는 모두 10.0원자%로 제어하였다. 이것에 의하면, 제2 어닐 처리공정에 있어서의 어닐 시간(T3∼T4)이 10초∼30초의 사이에서, 막두께를 1.2㎚ 이하로 억제하면서, 또한 ON 전류 특성은 어느 경우에도 산화막만의 경우보다 높은 수치를 실현할 수 있었다.
또한 어닐온도가 1050℃, 1100℃인 경우에도 모두 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)이 10초 이상으로, ON 전류 특성(Ion)이 열산화막(수증기 분위기에서 열처리에 의해서 형성된 산화막)보다 양호한 결과가 얻어졌다. 또 어닐 온도는 950℃∼1150℃가 바람직하고, 제2 어닐 처리공정에 있어서의 어닐 시간(T3∼T4)은 5∼60초가 바람직하다. 어닐 처리에 의해 EOT를 더욱 얇게 하는 것이 가능하다. EOT가 1.2㎚ 이하인 경우, 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)은 10∼60초가 바람직하다.
실리콘 기판상의 산화막을 질화 처리한 경우, 산화막과 기판의 Si의 계면에 질소가 확산되어 손상이 발생하지만, 본 발명과 같이 질화 처리한 후에, 저온 어닐과 고온 어닐의 2스텝에서 고온ㅇ단시간의 어닐 처리를 함으로써, 산화막과 Si의 계면에 있어서 재산화되고, 해당 손상이 회복되어 양호한 계면이 형성된다.
다음에 EOT와 Gm 특성에 대해서 보면, 도 10에 나타낸 바와 같이, 1100℃의 어닐(실시형태 A)에서는 Gm은 산화막보다 나쁘게 되어 있지만, 1050℃의 어닐(실시형태 B)에서는 제2 어닐 처리 공정에 있어서의 어닐 시간(T3∼T4)이 10초 이상으로 양호한 결과가 얻어졌다. 따라서 EOT가 1.2㎚ 이하에서는 제2 어닐 처리 공정에 있어서의 어닐온도 K2가 1100℃이하에서 실행하고, 어닐 시간(T3∼T4)은 10초 이상이 바람직하다. 더욱 바람직하게는 어닐 온도 K2는 1050℃ 이하이다. 이것에 의해, 산화막과 실리콘계면의 재산화에 의해서 계면이 양호하게 된다고 고려된다. 그리고 막두께가 1.2㎚ 이하이고, 어닐 시간(T3∼T4)이 10초∼30초일 때에 Gm이 70[μsec]라고 하는 높은 값을 실현할 수 있었다(실시형태 B).
또, 후에 별도의 실시형태로서 상세하게 설명하겠지만, T2∼T3간의 승온을 승온 레이트가 다른 2단계 이상으로 구분해서 실시할 수도 있다. 구체적으로는 도 11에 예시하는 바와 같이, 제1 어닐 처리 공정의 어닐온도 K1로부터, 제2 어닐 처리 공정의 어닐 온도 K2보다도 낮은 중간온도 KM에 달하기까지의 T2∼T6간(제2 승온 공정의 전승온기)은 웨이퍼 W를 제2 승온 레이트로 승온하고, 또한 중간온도 KM으로부터 어닐 온도 K2에 달하기까지의 T6∼T3간(제2 승온 공정의 후승온기)은 제2 승온 레이트보다 느린 제3 승온 레이트로 승온한다.
여기서, 중간온도 KM은 다음의 관계식
3≤(K2-KM)/Y≤7
(단, Y는 제3 승온 레이트에 있어서의 1초당 승온의 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이다.
상기 관계식에 있어서, (K2-KM)/Y가 3미만인 경우에는 제2 승온 공정의 후승온기의 시간이 그 승온 레이트와의 관계로 너무 짧아, 오버슈트가 발생하며, 웨이퍼 W에 휨이나 슬립이 발생할 가능성이 높아지므로 바람직하지 않다. 반대로, 상기 관계식에 있어서, (K2-KM)/Y가 7을 넘은 경우에는 제2 승온 공정의 후승온기의 시간이 그 승온 레이트와의 관계로 너무 길기 때문에, 처리의 스루풋을 저하시키므로 바람직하지 않다. 이상의 이유로부터, 중간온도 KM은 예를 들면, 열처리온도인 제2 어닐 처리 공정에 있어서의 어닐온도 K2에 대해 85%∼95%의 온도로 하는 것이 바람직하다.
이 경우, 제2 승온 공정의 전승온기에 있어서의 제2 승온 레이트는 제2 승온 공정의 후승온기에 있어서의 제3 승온 레이트보다 높게 한다. 제2 승온 공정의 전승온기에서는 주로 스루풋을 향상시키는 관점에서, 승온 레이트를 가능한한 높게 하는 것이 바람직하기 때문이다. 그러나, 높은 승온 레이트로 어닐 온도 K2까지 승온하는 것은 오버슈트를 발생시키는 점이나, 급격한 온도변화에 의해 웨이퍼 W의 면내에서 가열속도가 불균일하게 되고, 웨이퍼 W에 열응력(왜곡)이 가해져, 휨이나 결정결함인 슬립을 발생시킨다. 이 때문에, 제2 승온 공정의 전승온기의 후에, 이것보다도 승온 레이트가 낮은 제2 승온 공정의 후승온기를 마련하는 것에 의해, 오버슈트나 웨이퍼 W의 면내에서의 가열 속도를 균일하게 하고, 웨이퍼 W의 휨이나 슬립의 발생을 방지할 수 있다.
또한, 제2 승온 공정 전승온기에 있어서의 제2 승온 레이트는 T0∼T1(제1 승온 공정)에 있어서의 제1 승온 레이트 이상인 것이 바람직하다. 제1 승온 공정에서는 600∼700℃까지 승온하지만, 이 온도에 도달할 때까지는 웨이퍼 W에 휨이 발생하기 쉽다. 따라서, 제1 승온 공정에서의 제1 승온 레이트가 너무 높으면, 웨이퍼 W의 면내에서의 가열속도가 불균일하게 되어 웨이퍼 W에 휨이 발생하거나, 슬립 등을 발생시키는 경우가 있다.
따라서, 제1 승온 공정에서의 제1 승온 레이트는 제2 승온 공정 후승온기에 있어서의 제3 승온 레이트 이하, 바람직하게는 3스텝의 승온 공정 중, 가장 낮게 설정된다.
이상과 같이, 제1 승온 공정, 제2 승온 공정의 전승온기, 제2 승온 공정의 후승온기의 승온 레이트로서는 제2 승온 공정의 전승온기(제2 승온 레이트) > 제2 승온 공정 후승온기(제3 승온 레이트) ≥ 제1 승온 공정(제1 승온 레이트)으로 되도록 설정하는 것이 스루풋을 높이고, 서멀 버드젯을 억제하면서, 오버슈트나, 웨이퍼 W의 휨, 슬립 등을 방지하는 관점에서 바람직한 것을 알 수 있다. 구체적으로는 예를 들면, 제2 승온 공정의 전승온기에 있어서의 제2 승온 레이트는 40℃∼60℃/초, 제2 승온 공정의 후승온기에 있어서의 제3 승온 레이트는 15℃∼30℃/초, 제1 승온 공정에 있어서의 제1 승온 레이트는 5℃∼15℃/초로 하는 것이 바람직하다.
도 12 및 도 13은 산질화막에 대해, 도 4에 나타내는 바와 같은 2스텝 승온의 어닐을 실시한 경우와, 도 11에 나타내는 바와 같은 3스텝 승온의 어닐을 실시한 경우를, 해당 산질화막을 게이트 절연막으로서 포함하는 트랜지스터의 ON 전류 특성(Ion) 및 Gm의 측정 결과로부터 비교한 도면이다. 또, 도 12의 ON 전류 특성(Ion)은 산화막의 값에 의거하여 규격화한 값이다.
본 시험에서는 우선 WVG(Water Vapor Generation) 열산화 처리에 의해서 웨이퍼 W의 표면에 1㎚의 막두께로 형성된 실리콘 산화막 SiO2에 대해, 도 1에 나타낸 것과 마찬가지의 플라즈마 처리 장치(1)를 이용해서 플라즈마 질화 처리를 실행하고 실리콘 산질화막 SiON을 형성하였다. 이 때의 플라즈마 질화 처리의 조건으로 서는 처리 가스로서 Ar과 N2를 유량비 Ar/N2 = 1000/40mL/min(sccm)으로 처리용기(2)내에 도입하고, 마이크로파파워 1.5kW, 처리용기(2)내의 압력을 6.7Pa(50mTorr), 처리온도를 400℃로 하였다.
다음에, 실리콘 산질화막 SiON이 형성된 웨이퍼 W에 대해, 도 2에 나타낸 것과 마찬가지의 어닐 장치(51)를 이용하고, 열처리온도(어닐온도 K2) 1000℃, 처리압력 133.3Pa(1Torr), 처리 가스로서 O2와 N2를 유량비 O2/N2= 1/1L/min(slm)으로 처리용기(52)내에 도입하고, 합계 어닐 시간을 20초로 하였다.
도 12 및 도 13중, 「2스텝」에서는 700℃(어닐온도 K1)까지 소정의 승온 레이트로 30초간 승온하고, 700℃에서 40초간 유지한 후, 1000℃(어닐온도 K2; 열처리온도)까지 단숨에 50℃/초의 승온 레이트로 6초간 승온하고, 1000℃에서 20초간 유지하는 것에 의해 어닐을 실시하였다.
또, 「3스텝」에서는 700℃(어닐온도 K1)까지 소정의 승온 레이트로 30초간 승온하고, 700℃에서 40초간 유지하였다. 또, 이 경우, 승온 시간과 유지 시간의 합계 시간이 70초이면 좋다. 그 후, 900℃(어닐온도 KM; 중간온도)까지 50℃/초의 승온 레이트로 4초간 승온한 후, 승온 레이트를 20℃/초로 감속하여 1000℃까지 5초간 승온하고, 1000℃에서 20초간 유지하는 것에 의해 어닐을 실시하였다.
이상과 같이 질화후 어닐 처리를 실시한 SiON 막을 게이트 절연막으로서 게이트 전극을 작성하고, 트랜지스터의 전기적 특성을 조사하였다.
도 12 및 도 13에 나타내는 바와 같이, Gm 및 ON 전류 특성(Ion)의 양쪽 모두 2스텝 승온의 어닐 처리에 비해 3스텝 승온의 어닐 처리쪽이 큰 값으로 되어 있고, 3스텝 승온의 어닐 처리를 실행하는 것에 의해, 반도체 장치의 전기적 특성을 더욱 개선할 수 있는 것이 확인되었다
이상과 같이, 본 발명에 따르면, 어닐 처리에 있어서, 종래의 대기압하에서의 어닐에 비해, 667Pa이하의 압력에서 어닐 처리를 실행했으므로, 트랜지스터의 게이트 절연막의 막두께를 얇게 억제하여 NBTI 특성의 열화를 억제하면서, 트랜지스터의 ON 전류 특성, Gm 특성도 향상시킬 수 있었다.
도 14는 본 발명에 관한 기판 처리 방법의 일예인 열처리 방법의 개요를 설명하기 위한 흐름도이다. 본 실시형태에 관한 열처리 방법은 기판 처리 장치의 처리실내에서, 피처리 기판에 대해 800℃이상의 열처리온도에서 가열처리를 실행하는 방법이며, 도 14에 나타내는 5스텝의 공정 중, 스텝 S1∼스텝 S3까지의 3스텝의 승온과정을 갖는 점에 특징을 갖고 있다.
스텝 S1의 제1 승온 유지 공정에서는 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 승온한다. 여기서 피처리 기판의 방사율은 피처리 기판의 종류나, 그 표면에 형성된 막의 종류 등에 따라 다르지만, 예를 들면 실리콘 웨이퍼의 경우는 600℃ 정도로 최대가 된다. 따라서, 피처리 기판이 실리콘 웨이퍼인 경우에는 제1 승온 유지 공정(스텝 S1)에 있어서의 도달온도(제1 온도)는 600℃∼700℃이다. 또, 실리콘 웨이퍼 이외의 피처리 기판에 대해서는 그 방사율에 따라서 제1 온도를 설정할 수 있다. 또한, 제1 온도에 도달한 후, 피처리 기판의 온도가 안정하게 될 때까지 예를 들면 10∼60초 유지하는 것이 바람직하다.
스텝 S2의 제2 승온 공정에서는 상기 피처리 기판의 방사율이 최대가 되는 온도(제1 온도)로부터, 열처리온도보다 낮은 제2 온도에 달할 때까지 피처리 기판을 승온한다. 여기서, 제2 온도 X는 다음의 관계식
3≤(T-X)/Y≤7
(단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)
을 만족시키도록 규정되는 온도이다.
상기 관계식에 있어서, (T-X)/Y가 3미만인 경우에는 제3 승온 공정이 그 승온 레이트와의 관계상 너무 짧고, 오버슈트가 발생하여, 웨이퍼 W에 휨이나 슬립이 발생할 가능성이 높아지므로 바람직하지 않다. 반대로, 상기 관계식에 있어서, (T-X)/Y가 7을 넘는 경우에는 제3 승온 공정이 그 승온 레이트와의 관계상 너무 길기 때문에, 처리의 스루풋을 저하시키므로 바람직하지 않다. 이상의 이유로부터, 제2 온도 X는 예를 들면, 열처리온도 T에 대해 85%∼95%의 온도로 하는 것이 바람직하다.
스텝 S3의 제3 승온 공정에서는 제2 온도에서, 열처리온도에 달할 때까지 피처리 기판을 승온한다. 열처리온도는 800℃이상의 고온이면 특히 제한은 없지만, 예를 들면 800℃∼1100℃정도, 바람직하게는 900℃∼1100℃로 설정할 수 있다. 따라서, 이 경우의 제2 온도는 예를 들면 590℃∼1010℃, 바람직하게는 690∼1010℃로 설정할 수 있다.
다음에, 스텝 S4에서는 상기 열처리온도(예를 들면 800℃∼1100℃)에 있어서, 정온(定溫)에서의 어닐을 실시한다. 그리고, 스텝 S5에서는 상기 열처리온도에서 소정의 강온레이트로 피처리 기판의 온도를 강하시키는 것에 의해, 열처리가 종료한다.
상기 제1 승온 공정에서 제3 승온 공정(스텝 S1∼스텝 S3)에 있어서, 제2 승온 공정(스텝 S2)의 승온 레이트는 제3 승온 공정(스텝 S3)의 승온 레이트보다도 높게 한다. 제2 승온 공정(스텝 S2)에서는 주로 스루풋을 향상시키는 관점에서, 승온 레이트를 가능한한 높게 하는 것이 바람직하기 때문이다. 그러나, 높은 승온 레이트로 열처리온도까지 승온하는 것은 오버슈트를 발생시키는 점이나, 급격한 온도변화에 의해 피처리 기판의 면내에서 가열속도가 불균일하게 되고, 피처리 기판에 열응력(왜곡)이 가해져, 휨이나 결정결함인 슬립을 발생시킨다. 이 때문에, 본 실시형태에서는 제2 승온 공정의 후에, 이것보다도 승온 레이트가 낮은 제3 승온 공정을 마련하는 것에 의해, 오버슈트나 피처리 기판의 면내에서의 가열속도를 균일하게 하여, 피처리 기판의 휨이나 슬립의 발생을 방지하고 있다.
또한, 제3 승온 공정의 승온 레이트는 제1 승온 공정의 승온 레이트 이상인 것이 바람직하다. 제1 승온 공정에서는 피처리 기판의 방사율이 최대가 되는 온도(제1 온도)까지 승온하지만, 이 제1 온도에 도달할 때까지는 피처리 기판에 휨이 발생하기 쉽다. 따라서, 제1 승온 공정에서의 승온 레이트가 너무 높으면, 피처리 기판의 면내에서의 가열속도가 불균일하게 되어 피처리 기판에 휨이 발생하거나, 슬립 등을 발생시키는 경우가 있다.
따라서, 제1 승온 공정에서의 승온 레이트는 제3 승온 공정의 승온 레이트 이하, 바람직하게는 3스텝의 승온 공정 중, 가장 낮게 설정된다.
이상과 같이, 제1 승온 공정∼제3 승온 공정의 승온 레이트로서는 제2 승온 공정 > 제3 승온 공정 ≥ 제1 승온 공정으로 되도록 설정하는 것이, 스루풋을 높이고, 서멀 버드젯을 억제하면서, 오버슈트나, 피처리 기판의 휨, 슬립 등을 방지하는 관점에서 바람직한 것을 알 수 있다. 구체적으로는 예를 들면, 제2 승온 공정의 승온 레이트는 40℃∼60℃/초, 제3 승온 공정의 승온 레이트는 15℃∼30℃/초, 제1 승온 공정의 승온 레이트는 5℃∼15℃/초로 하는 것이 바람직하다.
또한, 본 실시형태에 관한 열처리 방법은 감압∼상압까지의 범위에서 시행되는 열처리에 적용 가능하며, 예를 들면 처리압력은 106.66Pa∼101325Pa로 하는 것이 바람직하다.
도 15는 본 발명의 1실시형태에 관한 기판 처리 방법을 실시할 수 있는 열처리 장치의 개략 구성도이다. 이 열처리 장치(200)는 제어성이 좋은 단시간 어닐(RTA; Rapid Thermal Annealing)을 실행하기 위한 RTP 장치로서 구성되어 있으며, 예를 들면 웨이퍼 W에 형성한 박막에 불순물을 도프한 후의 800∼1100℃ 정도의 고온 영역에서의 어닐 처리 등에 이용할 수 있다.
도 15에 있어서, 부호 「201」은 원통형의 프로세스 챔버이며, 이 프로세스 챔버(201)의 아래쪽에는 하부 발열 유닛(202)이 착탈 가능하게 마련되고, 또한, 프로세스 챔버(201)의 위쪽에는 하부 발열 유닛(202)과 대향하도록 상부 발열 유닛(204)이 착탈 가능하게 마련되어 있다. 하부 발열 유닛(202)은 수냉재킷(203)의 상면에 복수 배열된 가열 수단으로서의 텅스텐 램프(206)를 갖고 있다. 마찬가지로, 상부 발열 유닛(204)은 수냉재킷(205)과, 그 하면에 복수 배열된 가열 수단으로서의 텅스텐램프(206)를 갖고 있다. 또, 램프로서는 텅스텐램프(206)에 한정되지 않으며, 예를 들면, 할로겐램프, Xe램프, 수은램프, 플래시램프 등이어도 좋다. 이와 같이, 프로세스 챔버(201)내에 있어서 서로 대향하여 배비된 각 텅스텐램프(206)는 도시하지 않은 전원에 접속되어 있고, 거기로부터의 전력 공급량을 조절하는 제어부(프로세스 콘트롤러(221))를 갖는 것에 의해, 발열량을 제어할 수 있도록 되고 있다.
하부 발열 유닛(202)과 상부 발열 유닛(204)의 사이에는 웨이퍼 W를 지지하기 위한 지지부(207)가 마련되어 있다. 이 지지부(207)는 웨이퍼 W를 프로세스 챔버(1)내의 처리공간에 유지한 상태에서 지지하기 위한 웨이퍼 지지핀(207a)과, 처리중에 웨이퍼 W의 온도를 계측하기 위한 핫라이너(208)를 지지하는 라이너 설치부(207b)를 갖고 있다. 또한, 지지부(207)는 도시하지 않은 회전기구와 연결되어 있으며, 지지부(207)를 전체로서 연직축 주위로 회전시킨다. 이것에 의해, 처리중에 웨이퍼 W가 소정 속도로 회전하여, 열처리의 균일화가 도모된다.
챔버(201)의 아래쪽에는 고온계(pyrometer)(211)가 배치되어 있고, 열처리중에 핫라이너(208)로부터의 열선을 포트(211a) 및 광파이버(211b)를 거쳐서 고온계(211)에 의해 계측하는 것에 의해, 간접적으로 웨이퍼 W의 온도를 파악할 수 있도록 되어 있다. 또, 직접 웨이퍼 W의 온도를 계측하도록 해도 좋다.
또한, 핫라이너(208)의 아래쪽에는 하부 발열 유닛(202)의 텅스텐램프(206) 와의 사이에 석영부재(209)가 개재 배비되어 있고, 도시와 같이 상기 포트(211a)는 이 석영부재(209)에 마련되어 있다. 또, 포트(21la)를 복수 배비하는 것도 가능하다.
또한, 웨이퍼 W의 위쪽에도 상부 발열 유닛(204)의 텅스텐램프(206)와의 사이에 석영부재(210a)가 개재 배비되어 있다. 또한, 웨이퍼 W를 위요(포위)하도록, 챔버(201)내의 내주면에도 석영부재(210b)가 배치되어 있다.
또, 웨이퍼 W를 지지하여 승강시키기 위한 리프터핀(도시하지 않음)이, 핫라이너(208)를 관통해서 마련되어 있으며, 웨이퍼 W의 반출입에 사용된다.
하부 발열 유닛(202)과 프로세스 챔버(201)의 사이, 및 상부 발열 유닛(204)과 프로세스 챔버(201)의 사이에는 각각 밀봉 부재(도시하지 않음)가 개재되어 있으며, 프로세스 챔버(201)내는 기밀 상태로 된다.
또한, 프로세스 챔버(201)의 측부에는 가스도입관(212)에 접속된 가스 공급원(213)이 배비되어 있으며, 프로세스 챔버(201)의 처리공간내에, 예를 들면 N2 가스, O2 가스, Ar 가스 등의 가스를 도입할 수 있도록 되어 있다. 또한, 프로세스 챔버(201)의 하부에는 배기관(214)이 마련되어 있으며, 도시하지 않은 배기 장치에 의해, 프로세스 챔버(201)내를 감압할 수 있도록 구성되어 있다.
열처리 장치(200)의 각 구성부는 CPU를 구비한 프로세스 콘트롤러(221)에 접속되어 제어되는 구성으로 되어 있다. 전술한 바와 같이 프로세스 콘트롤러(221)에는 공정 관리자가 열처리 장치(200)를 관리하기 위해 커맨드의 입력조작 등을 하는 키보드나, 열처리 장치(200)의 가동상황을 가시화하고 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(222)가 접속되어 있다.
또한, 프로세스 콘트롤러(221)에는 열처리 장치(200)에서 실행되는 각종 처리를 프로세스 콘트롤러(221)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(223)가 접속되어 있다.
그리고, 필요에 따라서, 사용자 인터페이스(222)로부터의 지시 등으로 임의의 레시피를 기억부(223)로부터 호출하여 프로세스 콘트롤러(221)에 실행시킴으로써, 프로세스 콘트롤러(221)의 제어하에서, 열처리 장치(200)에서의 원하는 처리가 실행된다. 예를 들면, 프로세스 콘트롤러(221)에 의해서 하부 발열 유닛(202)과 상부 발열 유닛(204)에 마련된 각 텅스텐램프(206)로의 전력 공급량을 제어하는 것에 의해, 웨이퍼 W의 가열속도나 가열온도를 조절할 수 있다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드디스크, 플렉시블디스크, 플래시메모리 등에 저장된 상태의 것을 이용하거나, 혹은, 다른 장치로부터, 예를 들면 전용회선을 거쳐서 수시로 전송시키고 온라인으로 이용하는 것도 가능하다.
이상과 같이 구성되는 열처리 장치(200)에 있어서, 프로세스 챔버(201)내의 웨이퍼 지지부(207)에 웨이퍼 W를 세트한 후, 기밀한 공간을 형성한다. 다음에, 프로세스 콘트롤러(221)의 제어하에서, 도시하지 않은 전원으로부터 소정의 전력을 하부 발열 유닛(202) 및 상부 발열 유닛(204)의 각 텅스텐램프(206)에 공급하여 온 으로 하면, 각 텅스텐램프(206)가 발열하고, 발생한 열이 석영부재(209) 및 석영부재(210a)를 통과하여 웨이퍼 W에 달 하고, 레시피에 의거하는 조건(승온 레이트, 가열온도 등)에서 웨이퍼 W가 상하로부터 급속하게 가열된다. 웨이퍼 W를 가열하면서, 도시하지 않은 배기 장치를 작동시켜 배기관(214)으로부터 배기를 실행하는 것에 의해, 챔버(201)내를 감압 상태로 한다.
열처리 동안은 도시하지 않은 회전기구에 의해 지지부(207)를 전체로서 연직축 주위, 즉 수평 방향으로 예를 들면 80rpm의 회전속도로 회전시키는 것에 의해, 웨이퍼 W를 회전시킨다. 그 결과, 웨이퍼 W에의 공급열량의 균일성이 확보된다.
또한, 열처리중에는 핫라이너(208)의 온도를 고온계(211)에 의해 계측하고, 간접적으로 웨이퍼 W의 온도를 계측할 수 있다. 고온계(211)에 의해 계측된 온도 데이터는 프로세스 콘트롤러(221)에 피드백(귀환)되고, 레시피에 있어서의 설정온도와의 사이에 차가 있는 경우에는 텅스텐램프(206)에의 전력 공급이 조절된다.
열처리가 종료한 후에는 하부 발열 유닛(202) 및 상부 발열 유닛(204)의 텅스텐램프(206)를 오프로 하는 동시에, 프로세스 챔버(201)내에, 도시하지 않은 퍼지 포트로부터 질소 등의 퍼지 가스를 흘려 넣으면서 배기관(214)으로부터 배기하고 웨이퍼 W를 냉각한 후, 반출한다.
이상과 같은 구성의 열처리 장치(200)에 있어서, 열처리공정의 일예로서, 예를 들면 도 16에 나타내는 바와 같은 승온 경과를 채용할 수 있다.
예를 들면, 제1 승온 공정(스텝 S1)에서는 프로세스 콘트롤러(221)의 제어 하에서, 웨이퍼온도가 상온에서 700℃까지의 구간을 대략 70초간 가까이 걸고, 약 10℃/초의 승온 속도로 되도록 웨이퍼 W를 가열한다. 이 완만한 승온속도로 웨이퍼 W의 방사율이 최대에 달하고, 또한 안정화되는 웨이퍼온도인 700℃에 도달시키는 것에 의해, 웨이퍼 W의 휨의 발생을 방지할 수 있다.
제2 승온 공정(스텝 S2)에서는 프로세스 콘트롤러(221)의 제어하에서 각 텅스텐램프(206)에의 전력 공급을 증가시키고, 700℃부터, 상기 관계식 3≤(T-X)/Y≤7[단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초 당 승온 온도폭을 나타낸다]를 만족시키도록 규정되는 제2 온도, 예를 들면 열처리온도가 1050℃일 때, 그것보다 100℃ 낮은 950℃까지의 승온구간을 50℃/초의 승온 레이트로, 약 5초 고속 승온시킨다. 제1 승온 공정에서는 웨이퍼 W의 방사율이 최대에 달하는 온도까지 가열되어 있으므로, 제2 승온 공정에서 고속가열을 실행해도, 웨이퍼 W의 휨을 회피하는 것이 가능하다. 이것에 의해, 스루풋을 향상시킴과 동시에, 전체적인 서멀 버드젯의 저감을 도모할 수 있다.
제3 승온 공정(스텝 S3)에서는 프로세스 콘트롤러(221)의 제어하에서 텅스텐램프(206)에의 전력 공급을 감소시키고, 웨이퍼온도가 950℃에서 열처리온도 1050℃까지의 약 100℃의 구간을, 20℃/초의 승온 레이트로 약 5초간 상승시킨다. 이와 같이, 제2 승온 공정(스텝 S2)보다도 낮은 승온 레이트를 채용하는 것에 의해, 오버슈트를 방지할 수 있는 동시에, 웨이퍼면내에서의 가열속도를 균일하게 하는 것이 가능하고, 웨이퍼 W에 있어서의 휨이나 슬립이 방지된다.
정온 어닐 공정(스텝 S4)에서는 프로세스 콘트롤러(221)의 제어하에서 텅스 텐램프(206)에의 전력 공급을 조절하고, 1050℃의 일정온도(열처리온도)로 약 15초간 어닐을 실시한다. 그 후, 프로세스 콘트롤러(221)의 지시에 의해 각 텅스텐램프(206)로의 전력 공급을 오프로 해서 소정의 강온레이트로 강온시킨다(강온공정; 스텝 S5).
이상과 같이, 제1 승온 공정에서 제3 승온 공정(스텝 S1∼스텝 S3)을 실시하는 것에 의해, 웨이퍼 W의 승온 온도를 고정밀도로 제어하면서, 고스루풋에서의 처리가 가능하게 된다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대하여 설명한다.
도 15와 마찬가지의 열처리 장치(200)를 사용하고, 실시예로서 도 16과 마찬가지의 조건에서 제1 승온 공정∼제3 승온 공정을 포함하는 열처리를 실시하였다.
즉, 700℃까지의 제1 승온 공정을 10℃/초에서 약 70초간, 700℃∼950℃까지의 제2 승온 공정을 50℃/초에서 약 5초간, 950℃∼1050℃까지의 제3 승온 공정을 20℃/초에서 약 5초간 각각 실시하고, 열처리온도 1050℃까지 승온시켰다.
한편, 비교예로서, 700℃까지의 제1 승온 공정은 실시예와 마찬가지로 10℃/초에서 약 70초간으로 하고, 그 후 열처리온도 1050℃까지를 50℃/초의 승온 레이트에 의해 약 7초간 직선적으로 승온시키는 2스텝의 승온 공정을 포함하는 열처리를 실시하였다.
실시예 및 비교예의 열처리에 있어서의 오버슈트(열처리온도 1050℃를 넘는 과잉의 승온)의 측정 결과를 도 17에 나타내었다. 도 17의 실시예와 비교예의 승온 프로파일을 비교하면, 비교예에서는 오버슈트가 3℃로 컸던 반면, 실시예에서는 오버슈트가 2℃미만으로 억제되어 있는 것을 알 수 있다. 또한, 실시예에서는 3스텝의 승온 공정을 채용한 것에 의해, 웨이퍼 W의 면내 온도의 균일성이 비교예에 비해 양호하며, 승온중인 웨이퍼 W의 휨을 방지할 수 있었다. 이에 대해, 비교예의 2스텝의 승온 공정에서는 실시예에 비해 휨이 크고, 웨이퍼 깨어짐이나 프로세스 챔버내의 부품파손에 의한 신뢰성의 저하가 염려되었다.
도 18은 상기 실시예의 열처리에 의해 웨이퍼 W에 발생한 슬립의 상태를, 또 도 19는 상기 비교예의 열처리에 의해 웨이퍼 W에 발생한 슬립의 상태를 나타내고 있으며, 각각 리프터핀의 위치를 X선 토포그래피(topography)로 관찰한 결과이다. 도 18 및 도 19 중, 화살표로 나타내는 흰 부분이 슬립의 발생장소를 나타내고 있다. 도 18과 도 19의 비교로부터, 비교예(도 19)에서는 슬립을 나타내는 흰 부분이 리프터핀 위치에서 선형상으로 연장되어 있는데 반해, 실시예(도 18)에서는 슬립이 리프터핀 위치에만 관찰되어, 슬립이 억제되어 있는 것을 알 수 있다. 이와 같이, 본 발명의 3스텝의 승온 공정을 실시하는 것에 의해, 웨이퍼 W의 결함을 억제하고, 이것을 이용하여 제조되는 반도체 제품의 제조효율과 제품의 신뢰성을 향상시킬 수 있는 것을 나타내었다.
도 20∼도 23은 플라즈마 처리 장치(1)에 있어서, 관통구멍(43)을 갖는 샤워 플레이트(44)(도 1참조; 관통구멍(43)의 직경 10㎜)를 배비한 경우와 배비하지 않은 경우의 플라즈마 질화 처리에의 영향을 시험한 시험 데이터이다. 베이스로 되는 실리콘 산화막(SiO2막)은 1㎚의 것을 이용하였다.
도 20은 플라즈마 질화 처리의 질화레이트를 나타내고 있다. 샤워 플레이트(44)를 배비한 경우는 동일한 플라즈마 질화 처리 조건에서 샤워 플레이트(44)를 배비하지 않은 경우에 비해 플라즈마 질화 처리의 질화레이트가 작게 되어 있으며, 막두께의 제어성이 우수한 것을 알 수 있다.
또한, 도 21은 마이크로파 파워 2kW, Ar/N2= 1000/40mL/min(sccm), 처리온도 400℃의 조건에서 처리압력을 바꾸고, 질소농도가 11%로 되도록 처리 시간을 설정하여 플라즈마 질화 처리를 실행한 경우의 이온 에너지의 강도를 나타내고 있다. 이 경우, 이온에너지는 플라즈마 포텐셜(Vp)과 플로팅 포텐셜(Vf)의 전위차(Vp-Vf)로서 표시된다. 이 도 21에 의해, 샤워 플레이트(44)를 이용한 경우 쪽이, 상기 전위차(Vp-Vf)를, SiO2를 질화해서 Si3N4(또한, S-N 결합의 결합에너지는 3.5eV이다)로 함에 있어서 바람직한 3∼3.5eV 부근으로 제어하기 쉬워, 바람직한 것으로 이해된다.
도 22 및 도 23은 플라즈마 질화 처리에 의해서 형성된 실리콘 산질화막중의 Si-O 결합 및 Si-N 결합의 분포를 XPS 분석한 결과를 나타내고 있다. 도 22 및 도 23의 횡축은 막의 깊이를 나타내고, 종축은 Si-O 결합 및 Si-N 결합이 막중에서 차지하는 영역(Si-O 결합 + Si-N 결합 = 100%로 된다)을 나타내고 있다.
도 22는 샤워 플레이트(44)를 이용하지 않고 마이크로파 파워 1.5kW, Ar/N2= 1000/40mL/min(sccm), 처리압력 126.7Pa(950mTorr), 처리온도 400℃의 조건에서 플라즈마 질화 처리를 실행한 경우의 결과이며, 도 23은 샤워 플레이트(44)를 사용하여 마이크로파 파워 1.5kW, Ar/N2= 1000/40mL/min(sccm), 처리압력 6.7Pa(50mTorr), 처리온도 400℃의 조건에서 플라즈마 질화 처리를 실행한 경우의 결과이다.
도 22와 도 23의 비교로부터, 샤워 플레이트(44)를 이용하는 것에 의해 실리콘 산질화막의 표면측에 높은 Si-N 피크가 형성되는 것이 확인되었다. 이것은 샤워 플레이트(44)를 이용하는 것에 의해서, 플라즈마의 이온에너지가 작아지기 때문에, 질소가 막중 깊이까지 확산하지 않아, 표면부근의 N농도가 높아진 것이다. 이와 같이 절연막의 표면부근에 Si-N 피크가 형성되면, 붕소의 펀치스루가 방지되는 것 이외에, 실리콘과 실리콘 산질화막의 계면에 N이 들어가지 않기 때문에, Si/SiO 계면이 평탄하게 제어되고, Ion이나 Gm이 향상하여, 트랜지스터 등의 반도체 장치의 전기적 특성을 향상시키는 것이 가능해진다.
이상과 같이, 샤워 플레이트(44)를 이용하는 것에 의해서, 절연막이 박막인 경우에도, 제어성 좋게 플라즈마 질화 처리를 실행하고, 양질의 실리콘 산질화막을 형성하는 것이 가능하게 된다. 또한, 샤워 플레이트(44)를 이용한 플라즈마 질화 처리후에 전술한 어닐 처리를 실시하는 것에 의해서, 더욱 양질의 절연막을 형성하는 것이 가능하게 된다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니다. 즉, 상기 실시형태는 어디까지나 본 발명의 기술적내용을 명확 하게 하는 것을 의도하는 것으로서, 본 발명은 이러한 구체예에만 한정해서 해석되는 것이 아니라, 본 발명의 정신과 청구항에 기술하는 범위에서 각종 변경하여 실시할 수 있는 것이다.
예를 들면, 질화 처리에 이용하는 플라즈마 처리 장치로서는 슬롯안테나(30)를 이용하는 도 1의 플라즈마 처리 장치(1)에 한정되지 않으며, 용량 결합형 플라즈마 처리 장치, ICP 플라즈마 처리 장치, 표면 반사파 플라즈마 처리 장치, ECR 플라즈마 처리 장치, 마그네트론 플라즈마 처리 장치 등을 이용하는 것이 가능하다.
또한, 도 15에서 RTP의 열처리 장치(200)를 예로 들어 설명했지만, 본 발명의 기판 처리 방법은 기판에 대해 800℃이상의 온도로 성막 등을 실행하는 처리나, 플라즈마를 이용하여 마찬가지로 800℃ 이상의 온도에서 CVD 성막 등을 실행하는 처리에도 적용할 수 있다.
또한, 피처리 기판이 예를 들면 액정 표시 디스플레이(LED)로 대표되는 플랫 패널 디스플레이(FPD)용의 유리 기판인 경우나, 화합물 반도체 기판 등인 경우에도 본 발명의 기술사상을 적용할 수 있다.
본 발명은 예를 들면 트랜지스터 등의 각종 반도체 장치나 FPD 등의 제조에 있어서 적합하게 이용할 수 있다.

Claims (24)

  1. 피처리 기판상의 산화막에 대해 플라즈마 질화 처리하는 질화 처리공정과,
    질화 처리후의 피처리 기판을 667Pa 이하의 압력하에서 어닐 처리하는 어닐 처리 공정을 포함하는 절연막 형성 방법.
  2. 상기 어닐 처리공정은 제1 어닐 처리 공정과, 그 후 계속해서 실행되는 제2 어닐 처리 공정을 포함하고,
    상기 제1 어닐 처리 공정은 어닐온도가 600℃∼700℃이고 어닐 시간이 1∼40초, 상기 제2 어닐 처리 공정은 어닐온도가 950℃∼1150℃이고 어닐 시간이 5∼60초인 청구항 1에 기재된 절연막 형성 방법.
  3. 상기 제2 어닐 처리 공정의 시간이 10∼40초인 청구항 2에 기재된 절연막 형성 방법.
  4. 또한, 상기 제1 어닐 처리 공정의 어닐온도 600℃∼700℃까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
    상기 제1 어닐 처리공정의 어닐온도 600℃∼700℃로부터, 상기 제2 어닐 처리 공정의 어닐온도 950℃∼1150℃보다도 낮은 중간온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
    상기 중간온도로부터, 상기 제2 어닐 처리 공정의 어닐온도 950℃∼1150℃에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
    상기 중간온도 KM는 다음 관계식의
    3≤(K2-KM)/Y≤7
    (단, K2; 제2 어닐 처리 공정의 어닐온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)를 만족시키도록 규정되는 온도이며, 또한, 상기 제2 승온 레이트는 상기 제3 승온 레이트보다도 큰 청구항 2에 기재된 절연막 형성 방법.
  5. 제3 승온 레이트는 상기 제1 승온 레이트 이상인 청구항 4에 기재된 절연막 형성 방법.
  6. 상기 제2 승온 레이트가 40℃/초∼60℃/초인 청구항 4에 기재된 절연막 형성 방법.
  7. 상기 제3 승온 레이트가 15℃/초∼30℃/초인 청구항 4에 기재된 절연막 형성 방법.
  8. 상기 제1 승온 레이트가 5℃/초∼15℃/초인 청구항 4에 기재된 절연막 형성 방법.
  9. 상기 산화막에 대해, 플라즈마 질화 처리를 실시함에 있어서, 다수의 투과 구멍이 형성되어 있는 평판안테나를 이용한 마이크로파 플라즈마에 의해서 플라즈마 질화 처리하는 청구항 1에 기재된 절연막 형성 방법.
  10. 상기 산화막은 열산화 또는 플라즈마산화에 의해서 형성한 것인 청구항 1에 기재된 절연막 형성 방법.
  11. 상기 플라즈마 질화 처리된 후의 피처리 기판은 대기에 노출되는 일 없이 감압분위기인채로, 어닐 처리를 실행하는 어닐 장치에 반입되어 어닐 처리된 청구항 1에 기재된 절연막 형성 방법.
  12. 컴퓨터상에서 동작하는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체에 있어서, 피처리 기판상의 산화막에 대해 플라즈마 질화 처리하는 질화 처리 공정과,
    질화 처리후의 피처리 기판을 667Pa 이하의 압력하에서 어닐 처리하는 어닐 처리 공정을 포함하는 절연막 형성 방법에 있어서의 어닐 처리를, 어닐 장치에 있어서 실행시키기 위한 소프트웨어를 포함하는 컴퓨터 판독 가능한 기억 매체.
  13. 기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
    상기 제1 온도로부터, 열처리온도보다도 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
    상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
    상기 열처리온도는 800℃이상의 온도이며, 상기 제2 온도 X는 다음의 관계식
    3≤(T-X)/Y≤7
    (단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)를 만족시키도록 규정되는 온도이며, 또한,
    상기 제2 승온 레이트는 상기 제3 승온 레이트보다도 큰 기판 처리 방법.
  14. 상기 제3 승온 레이트는 상기 제1 승온 레이트 이상인 청구항 13에 기재된 기판 처리 방법.
  15. 상기 제2 승온 레이트는 40℃/초∼60℃/초인 청구항 13 또는 청구항 14에 기재된 기판 처리 방법.
  16. 상기 제3 승온 레이트는 15℃/초∼30℃/초인 청구항 13에 기재된 기판 처리 방법.
  17. 상기 제1 승온 레이트는 5℃/초∼15℃/초인 청구항 13에 기재된 기판 처리 방법.
  18. 상기 열처리온도는 800℃∼1100℃인 청구항 13에 기재된 기판 처리 방법.
  19. 피처리 기판이 실리콘 기판이며, 상기 제1 온도가 600℃∼700℃인 청구항 13에 기재된 기판 처리 방법.
  20. 상기 기판 처리 장치는 RTP 장치인 청구항 13에 기재된 기판 처리 방법.
  21. 처리압력이, 106.66Pa이상 101325Pa이하인 것을 특징으로 하는 청구항 13에 기재된 기판 처리 방법.
  22. 컴퓨터상에서 동작하는 소프트웨어로서, 실행시에,
    기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
    상기 제1 온도로부터, 열처리온도보다도 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
    상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
    상기 열처리온도는 800℃ 이상의 온도이며, 상기 제2 온도 X는 다음의 관계식
    3≤(T-X)/Y≤7
    (단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)를 만족시키도록 규정되는 온도이며, 또한,
    상기 제2 승온 레이트는 상기 제3 승온 레이트보다도 큰 기판 처리 방법이 실행되도록 상기 기판 처리 장치를 제어하는 소프트웨어.
  23. 컴퓨터상에서 동작하는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 소프트웨어는 실행시에,
    기판 처리 장치의 처리실내에서, 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과,
    상기 제1 온도로부터, 열처리온도보다도 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온 레이트로 가열하는 제2 승온 공정과,
    상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온 레이트로 가열하는 제3 승온 공정을 포함하고,
    상기 열처리온도는 800℃이상의 온도이며, 상기 제2 온도 X는 다음의 관계식
    3≤(T-X)/Y≤7
    (단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)를 만족시키도록 규정되는 온도이며, 또한,
    상기 제2 승온 레이트는 상기 제3 승온 레이트보다도 큰 기판 처리 방법이 실행되도록 상기 기판 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체.
  24. 피처리 기판을 수용하는 처리용기와,
    상기 처리용기내에서 피처리 기판을 가열하는 가열 수단과,
    상기 처리용기내에서 피처리 기판의 방사율이 최대가 되는 제1 온도까지 피처리 기판을 제1 승온 레이트로 가열하는 제1 승온 공정과, 상기 제1 온도로부터, 열처리온도보다도 낮은 제2 온도에 달할 때까지 피처리 기판을 제2 승온레이트로 가열하는 제2 승온 공정과, 상기 제2 온도로부터, 상기 열처리온도에 달할 때까지 피처리 기판을 제3 승온레이트로 가열하는 제3 승온 공정을 포함하고, 상기 열처리온도는 800℃ 이상의 온도이며, 상기 제2 온도 X는 다음의 관계식
    3≤(T-X)/Y≤7
    (단, T; 열처리온도, Y; 제3 승온 레이트에 있어서의 1초당 승온 온도폭을 나타냄)를 만족시키도록 규정되는 온도이며, 또한, 상기 제2 승온 레이트는 상기 제3 승온 레이트보다도 큰 기판 처리 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는 기판 처리 장치.
KR1020077010211A 2004-11-04 2005-11-02 절연막 형성 방법 및 기판 처리 방법 KR100939125B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004320743 2004-11-04
JPJP-P-2004-00320743 2004-11-04
JPJP-P-2005-00251820 2005-08-31
JP2005251820A JP4877713B2 (ja) 2005-08-31 2005-08-31 基板処理方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020097017507A Division KR101005953B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20070072909A true KR20070072909A (ko) 2007-07-06
KR100939125B1 KR100939125B1 (ko) 2010-01-28

Family

ID=36319204

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020077010211A KR100939125B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법 및 기판 처리 방법
KR1020097017507A KR101005953B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020097017507A KR101005953B1 (ko) 2004-11-04 2005-11-02 절연막 형성 방법

Country Status (5)

Country Link
US (1) US7915179B2 (ko)
KR (2) KR100939125B1 (ko)
CN (2) CN101048858B (ko)
TW (1) TW200629373A (ko)
WO (1) WO2006049199A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429538B2 (en) * 2005-06-27 2008-09-30 Applied Materials, Inc. Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric
WO2008032745A1 (en) * 2006-09-13 2008-03-20 Canon Anelva Corporation Magnetoresistive element manufacturing method, and multi-chamber apparatus for manufacturing the magnetoresistive element
WO2008038788A1 (fr) * 2006-09-29 2008-04-03 Tokyo Electron Limited Procédé de formation d'un film d'oxyde de silicium, appareil de traitement au plasma et support de stockage
US8247331B2 (en) * 2006-12-28 2012-08-21 Tokyo Electron Limited Method for forming insulating film and method for manufacturing semiconductor device
JP2008218490A (ja) * 2007-02-28 2008-09-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US20080268603A1 (en) * 2007-04-30 2008-10-30 Hiroaki Niimi Transistor performance using a two-step damage anneal
JP2010177065A (ja) * 2009-01-30 2010-08-12 Tokyo Electron Ltd マイクロ波プラズマ処理装置、マイクロ波プラズマ処理装置用のスロット板付き誘電体板及びその製造方法
US20110189860A1 (en) * 2010-02-02 2011-08-04 Applied Materials, Inc. Methods for nitridation and oxidation
WO2012003139A1 (en) * 2010-06-30 2012-01-05 First Solar, Inc. High-temperature activation process
JP2012079785A (ja) * 2010-09-30 2012-04-19 Tokyo Electron Ltd 絶縁膜の改質方法
JP5606970B2 (ja) * 2011-03-14 2014-10-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5617708B2 (ja) * 2011-03-16 2014-11-05 東京エレクトロン株式会社 蓋体開閉装置
JP5996409B2 (ja) * 2012-12-12 2016-09-21 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
CN105261576A (zh) * 2014-07-15 2016-01-20 北京北方微电子基地设备工艺研究中心有限责任公司 一种加热腔室及半导体加工设备
US9761687B2 (en) * 2015-01-04 2017-09-12 United Microelectronics Corp. Method of forming gate dielectric layer for MOS transistor
KR20160090698A (ko) * 2015-01-22 2016-08-01 주식회사 엘지실트론 에피택셜 웨이퍼의 성장을 위한 리액터의 재가동 준비 방법
JP6554328B2 (ja) * 2015-05-29 2019-07-31 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置
JP6719993B2 (ja) 2016-06-30 2020-07-08 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP6864552B2 (ja) * 2017-05-17 2021-04-28 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
JP7014694B2 (ja) * 2018-10-15 2022-02-01 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP7359000B2 (ja) * 2020-01-20 2023-10-11 東京エレクトロン株式会社 基板を処理する装置、及び基板を処理する方法
US11187532B2 (en) * 2020-03-06 2021-11-30 Anello Photonics, Inc. Process flow for fabricating integrated photonics optical gyroscopes

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202457B2 (ja) * 1993-12-16 2001-08-27 株式会社東芝 半導体装置の製造方法
JPH11204517A (ja) * 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
KR100541799B1 (ko) 1998-08-06 2007-04-25 삼성전자주식회사 반도체 소자의 커패시터 제조방법
JP4966466B2 (ja) * 2000-03-13 2012-07-04 公益財団法人国際科学振興財団 酸化膜の形成方法、酸化膜のスパッタリング方法、酸窒化膜のスパッタリング方法、ゲート絶縁膜の形成方法
US6632747B2 (en) * 2001-06-20 2003-10-14 Texas Instruments Incorporated Method of ammonia annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
JP3746968B2 (ja) * 2001-08-29 2006-02-22 東京エレクトロン株式会社 絶縁膜の形成方法および形成システム
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
KR101118462B1 (ko) 2002-06-12 2012-03-06 어플라이드 머티어리얼스, 인코포레이티드 플라즈마 질화된 게이트 유전체 층에서 질소 프로파일을개선하기 위한 방법
US6780720B2 (en) * 2002-07-01 2004-08-24 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
JP2004119899A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置の製造方法および半導体装置
US6649538B1 (en) 2002-10-09 2003-11-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method for plasma treating and plasma nitriding gate oxides

Also Published As

Publication number Publication date
US7915179B2 (en) 2011-03-29
KR20090097219A (ko) 2009-09-15
CN101048858A (zh) 2007-10-03
WO2006049199A1 (ja) 2006-05-11
TW200629373A (en) 2006-08-16
CN101937844A (zh) 2011-01-05
US20080000551A1 (en) 2008-01-03
CN101048858B (zh) 2010-11-03
KR101005953B1 (ko) 2011-01-05
CN101937844B (zh) 2012-06-13
KR100939125B1 (ko) 2010-01-28

Similar Documents

Publication Publication Date Title
KR100939125B1 (ko) 절연막 형성 방법 및 기판 처리 방법
KR101122347B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP4926219B2 (ja) 電子デバイス材料の製造方法
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP4509864B2 (ja) プラズマ処理方法およびプラズマ処理装置
US8247331B2 (en) Method for forming insulating film and method for manufacturing semiconductor device
TWI402912B (zh) Manufacturing method of insulating film and manufacturing method of semiconductor device
JP4965849B2 (ja) 絶縁膜形成方法およびコンピュータ記録媒体
JP2012216632A (ja) プラズマ処理方法、及び素子分離方法
KR101270875B1 (ko) 절연막의 개질 방법
JP4975622B2 (ja) 半導体装置の製造方法
JP5374749B2 (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP2011066187A (ja) 成膜方法及び処理システム
JP2009188348A (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
US20080206968A1 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee