KR20070071522A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트 라인의 점등검사시에 이용되는 게이트 쇼팅바에 연결된 게이트 쇼팅라인을 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인으로 각각 분리하는 오픈홀이 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터; 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막; 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터와 접속하는 화소전극; 게이트 라인에 접속된 게이트 패드로부터 신장된 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인이 접속된 게이트 쇼팅바; 및 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인 중에서 어느 한쪽을 게이트 쇼팅바로부터 단선시키는 오픈홀을 포함한다.
Description
도 1은 종래의 박막 트랜지스터 기판의 게이트 쇼팅바를 이용한 게이트 라인에 대한 점등검사를 설명하기 위한 도면.
도 2는 도 1에서 게이트 쇼팅바에 우수차 및 기수차 쇼팅라인이 동시에 접속된 영역(A)에 대한 확대도.
도 3은 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 4는 도 3에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도.
도 5a 및 도 5b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 6a 내지 도 6c는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 7a 및 도 7b는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 8a 내지 도 8d는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 9a 및 도 9b는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 10a 내지 도 10d는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 11a 및 도 11b는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 12a 내지 도 12f는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 박막 트랜지스터 기판 110 : 기판
120 : 게이트 라인 121 : 게이트 금속층
122 : 게이트 전극 130 : 데이터 라인
131 : 데이터 금속층 132 : 소스전극
133 : 드레인 전극 134 : 활성층
135 : 오믹 접촉층 136 : 반도체 패턴
137 : 채널 보호막 140 : 박막 트랜지스터
150 : 보호막 151 : 제 1 콘택홀
152 : 제 2 콘택홀 153 : 제 3 콘택홀
154 : 제 4 콘택홀 160 : 화소전극
161 : 화소영역 170 : 스토리지 캐패시터
180 : 게이트 패드 181 : 게이트 패드 하부전극
182 : 게이트 패드 상부전극 184 : 게이트 쇼팅바
185 : 게이트 쇼팅라인 185a : 우수차(odd) 게이트 쇼팅라인
185b : 기수차(even) 게이트 쇼팅라인 186 : 제 1 게이트 쇼팅바
187 : 제 2 게이트 쇼팅바 189 : 오픈홀
190 : 데이터 패드 191 : 데이터 패드 하부전극
192 : 데이터 패드 상부전극 194 : 데이터 쇼팅바
195 : 데이터 쇼팅라인 195a : 우수차(odd) 데이터 쇼팅라인
195b : 기수차(even) 데이터 쇼팅라인 200 : 제 1 마스크
300 : 제 2 마스크 400 : 제 3 마스크
500 : 제 4 마스크
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로서, 특히 게이트 라인의 점등검사시에 이용되는 게이트 쇼팅바에 연결된 게이트 쇼팅라인을 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인으로 각각 분리하는 오픈홀이 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 표시소자는 시각정보 전달매체로서 그 중요성이 어느 때보다 강조되고 있다. 현재 주류를 이루고 있는 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다. 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다.
평판표시소자에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로루미네센스(Electroluminescence : EL) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.
액정표시소자는 전자제품의 경박단소 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관을 빠른 속도로 대체하고 있다.
특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
액티브 매트릭스 타입의 액정표시소자를 제조하기 위한 제조공정은 기판 세정, 기판 패터닝 공정, 배향막형성/러빙 공정, 기판합착/액정주입 공정, 실장 공정, 검사 공정, 리페어 공정 등으로 나뉘어진다.
기판세정 공정에서는 액정표시소자의 기판 표면에 오염된 이물질을 세정액으로 제거하게 된다.
기판 패터닝 공정에서는 상부기판(컬러필터 어레이 기판)의 패터닝과 하부기판(TFT-어레이 기판)의 패터닝으로 나뉘어진다. 상부기판에는 칼라필터, 공통전극, 블랙 매트릭스 등이 형성된다. 하부기판에는 데이터 라인과 게이트 라인 등의 신호 배선이 형성되고, 데이터 라인과 게이트 라인의 교차부에 TFT가 형성되며, 데이터 라인과 게이트 라인 사이의 화소영역에 TFT와 접속되는 화소전극이 형성된다.
배향막형성/러빙 공정에서는 상부기판과 하부기판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙하게 된다.
기판합착/액정주입 공정에서는 실재(Sealant)를 이용하여 상부기판과 하부기판을 합착하고 액정주입구를 통하여 액정과 스페이서를 주입한 다음, 그 액정주입구를 봉지하는 공정으로 진행된다.
액정패널의 실장공정에서는 게이트 드라이브 집적회로 및 데이터 드라이브 집적회로 등의 집적회로가 실장된 테이프 케리어 패키지(Tape Carrier Package : 이하, "TCP"라 한다)를 기판상의 패드부에 접속시키게 된다. 이러한 드라이브 집적회로는 전술한 TCP를 이용한 테이프 오토메이티드 본딩(Tape Automated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass ; COG) 방식 등으로 기판 상에 직접 실장될 수도 있다.
검사 공정은 하부기판에 각종 신호배선과 화소전극이 형성된 후에 실시되는 전기적 점등검사와 각 화소의 불량검사를 포함한다.
리페어 공정은 검사 공정에 의해 리페어가 가능한 것으로 판정된 기판에 대한 복원을 실시한다. 한편, 검사 공정에서 리페어가 불가능한 불량기판들에 대하여는 폐기처분된다.
도 1은 종래의 박막 트랜지스터 기판의 쇼트바를 이용한 점등검사를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 박막 트랜지스트 기판(30)은 매트릭스 형태로 배열된 액정셀들이 위치하는 표시영역(10)과, 표시영역(10)을 제외한 비표시 영역(20)을 포함한다.
이때, 박막 트랜지스터 기판(30)의 표시영역(10)에는 게이트 패드(22)로부터 게이트 신호가 공급되는 게이트 라인들과, 데이터 패드(25)로부터 데이터신호가 공급되는 데이터 라인들과, 게이트 라인들과 데이터 라인들의 교차부에 액정셀들을 스위칭하기 위한 박막 트랜지스터와, 박막 트랜지스터에 접속되어 액정셀을 구동하는 화소전극과, 그들 위에 액정배향을 위해 도포된 하부배향막으로 구성된다.
그리고, 박막 트랜지스터 기판(30)의 비표시 영역(20)에는 게이트 신호를 인가하기 위한 게이트 패드(22), 게이트 패드(22)로부터 신장된 기수차(odd) 및 우수차(even)의 쇼팅라인(23a),(23b)으로 구성된 게이트 쇼팅라인(23)이 공통으로 접속된 게이트 쇼팅바(24)와, 데이터 신호를 인가하기 위한 데이터 패드(25), 데이터 패드(25)로부터 신장된 기수차(odd) 및 우수차(even)의 쇼팅라인(26a),(26b)으로 구성된 데이터 쇼팅라인(26)이 공통으로 접속된 데이터 쇼팅바(27)가 형성되어 있다.
여기서, 박막 트랜지스터 기판(30) 상의 비표시 영역(20)에 위치하는 게이트 쇼팅바(24) 및 데이터 쇼팅바(27)는 액정표시패널이 완성된 후에 액정셀의 점등검사(또는 "온-오프검사" 라고 한다.)시 이용된다.
이때, 종래의 박막 트랜지스터 기판에 형성된 게이트 쇼팅바(24)에는, 도 2의 점선영역(A)에 도시된 바와 같이, 기수차(odd) 및 우수차(even)의 쇼팅라인 (23a),(23b)이 게이트 쇼팅바(24)에 공통적으로 연결되어 있었다.
즉, 박막 트랜지스터 기판에 형성된 게이트 쇼팅바(24)를 통해서는 동일한 검사신호가 인가되기 때문에 게이트 라인에 대한 단선 여부를 실시간으로 검사할 수 없었으며, 액정표시패널이 최종적으로 제작된 후에 별도의 오토-프로브 장비를 이용하여 각각의 게이트 패드(22)에 검사신호를 인가하여 불량 여부를 판별하였다.
따라서, 종래의 박막 트랜지스터 기판을 구성하는 게이트 라인에 대한 불량여부를 판단하기 위해서는, 액정표시패널을 최종적으로 제작한 후에 별도의 오토-프로브 검사공정에 의해 불량 유무를 판단해야 하기 때문에 비용이 증가되고 절차가 복잡한 문제가 있다.
상술한 바와 같은 문제점을 해결하기 위해, 본 발명의 목적은 박막 트랜지스터 기판에 형성된 게이트 쇼팅바에 연결되는 게이트 쇼팅라인을 오픈홀을 통해 우수차 및 기수차의 게이트 쇼팅라인으로 분리함으로써, 게이트 라인에 대한 점등검사를 실시간으로 수행할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인; 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터; 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막; 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터와 접속하는 화소전극; 게이트 라인에 접속된 게이트 패드로부터 신장된 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인이 접속된 게이트 쇼팅바; 및 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인 중에서 어느 한쪽을 게이트 쇼팅바로부터 단선시키는 오픈홀을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판은 데이터 라인에 접속된 데이터 패드로부터 신장된 우수차(odd) 및 기수차(even)의 데이터 쇼팅라인이 접속된 데이터 쇼팅바를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 쇼팅바는, 오픈홀에 의해 단선되지 않은 게이트 쇼팅라인이 접속되는 제 1 게이트 쇼팅바; 및 오픈홀에 의해 단선된 게이트 쇼팅라인이 접속되는 제 2 게이트 쇼팅바를 포함하고, 제 2 게이트 쇼팅바는 보호막에 형성된 콘택홀을 통해 단선된 게이트 쇼팅라인과 전기적으로 접속되는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 제 1 쇼팅바 및 게이트 쇼팅라인은, 게이트 라인과 동일한 금속으로 형성되는 동시에 상호 교차된 형상으로 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 제 2 쇼팅바는, 데이터 라인과 동일한 금속으로 형성되는 동시에 게이트 절연막을 사이에 두고 게이트 쇼팅 라인과 교차된 형상으로 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 보호막은, 보호막을 관통하여 박막 트랜지스터의 드레인 전극과 화소전극을 접촉시키는 제 1 콘택홀; 보호막 및 게이트 절연막을 관통하여 게이트 패드의 하부전극과 상부전극을 접촉시키는 제 2 콘택홀; 보호막을 관통하여 데이터 패드의 하부전극과 상부전극을 접촉시키는 제 3 콘택홀; 및 보호막 및 게이트 절연막을 관통하여 제 2 쇼팅바와 단선된 게이트 쇼팅라인을 접촉시키는 제 4 콘택홀을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 오픈홀은, 마스크를 이용한 포토리소그래피 공정을 통해 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 기판상에 게이트 라인을 형성하는 단계; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차된 데이터 라인을 형성하는 단게; 게이트 라인 및 데이터 라인의 교차부에 박막 트랜지스터를 형성하는 단계; 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막을 형성하는 단계; 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터에 접속되는 화소전극을 형성하는 단계; 게이트 라인에 접속된 게이트 패드로부터 신장된 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인이 접속된 게이트 쇼팅바를 형성하는 단계; 및 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인 중에서 어느 한쪽을 게이트 쇼팅바로부터 단선시키는 오픈홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 제 1 마스크 공정을 통해 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극, 상기 게이트 패드 하부전극으로부터 신장 된 게이트 쇼팅라인이 접속된 제 1 게이트 쇼팅바를 포함하는 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성한 후, 제 2 마스크 공정을 통해 채널형성을 위한 반도체층과, 데이터 라인에 접속되는 데이터 패턴 및 데이터 패드 하부전극, 상기 데이터 패드 하부전극으로부터 신장된 데이터 쇼팅라인이 접속된 데이터 쇼팅바 및 제 2 게이트 쇼팅바를 포함하는 제 2 도전성 패턴을 형성하는 단계; 반도체층 및 제 2 도전성 패턴이 형성된 게이트 절연막 상에 보호막을 전면 형성한 후, 보호막 상에 게이트 패드 하부전극, 데이터 패드 하부전극, 드레인 전극 및 게이트 쇼팅라인이 접속되는 제 2 게이트 쇼팅바를 노출시키기 위한 콘택홀을 형성하는 단계; 보호막 상에 투명 도전막을 전면 증착시킨 후, 제 4 마스크 공정을 통해 제 2 게이트 쇼팅바에 접속된 게이트 쇼팅라인을 제 1 게이트 쇼팅바로부터 단선시키기 위한 오픈홀 및 채널을 형성하는 반도체 패턴과, 화소전극, 데이터 라인에 연결된 소스전극 및 드레인 전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
먼저, 도 3 및 도 4를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구조 및 동작에 대해 설명한다. 여기서, 도 3은 본 발명에 따른 박막 트랜지스터 깊 나의 평면도이고, 도 4는 도 3에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(110) 위에 형성된 게이트 라인(120), 게이트 절연막(125) 상에 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인(130), 게이트 라인 및 데이터 라인의 교차부마다 형성된 박막 트랜지스터(140), 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막(150), 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되는 화소 전극(160), 게이트 라인과 화소전극의 중첩부에 형성된 스토리지 캐패시터(170), 게이트 라인에 접속된 게이트 패드(180) 및 데이터 라인에 접속된 데이터 패드(190)를 포함한다.
이때, 본 발명에 따른 박막 트랜지스터(100)는 게이트 라인 및 데이터 라인데 해한 단선검사(MPS)를 수행하기 위한 게이트 쇼팅바(184) 및 데이터 쇼팅바(194)를 더 포함한다.
게이트 라인(120)은 게이트 패드(180)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(140)를 구성하는 게이트 전극(122)으로 전달한다.
여기서, 게이트 라인(120)을 구성하는 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다.
데이터 라인(130)은 데이터 패드(190)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(122)의 온/오프에 연동하여 박막 트랜 지스터(140)를 구성하는 소스전극(132) 및 드레인 전극(133)으로 전달하는 역할을 수행한다.
여기서, 데이터 라인(130)을 구성하는 금속으로는 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈(Ta) 등과 같은 부식이 강한 금속이 이용된다.
박막 트랜지스터(140)는 게이트 라인(120)의 게이트 신호에 응답하여 데이터 라인(130)의 화소신호를 화소전극(160)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(120)에 접속된 게이트 전극(122), 데이터 라인(130)에 접속된 소스 전극(132), 채널을 사이에 두고 소스전극(132)과 대향하는 동시에 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 화소전극(160)에 접속된 드레인 전극(133)을 구비한다.
이때, 박막 트랜지스터(140)는 게이트 절연막(125)을 사이에 두고 게이트 전극(122)과 상호 중첩되면서 소스 전극(132)과 드레인 전극(133) 사이에 채널을 형성하는 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체층을 더 구비한다.
여기서, 활성층(134)은 데이터 라인(130) 및 데이터 패드 하부 전극(191)과도 중첩되게 형성된다. 이때, 활성층(134) 상에는 소스 전극(132), 드레인 전극(133) 및 데이터 패드 하부전극(191)과의 오믹 접촉을 위한 오믹 접촉층(135)이 더 형성되어 있다.
여기서, 오믹 접촉층(135)에 의해 오픈된 활성층(134) 상에는 외부환경으로부터 채널을 보호하기 위해 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성된 채널 보호막(136)이 더 형성되어 있다.
즉, 채널 보호막(136)은 소스 전극(132), 드레인 전극(133) 및 화소전극(160)을 형성시에 이용되는 포토레지스트 패턴을 제거하는 스트립 공정 및 세정공정 등으로부터 채널을 형성하는 활성층(134)을 보호하는 역할을 수행한다.
보호막(passivation)(150)은 게이트 절연막(125) 상에 형성된 박막 트랜지스터(140)를 덮는 동시에 채널을 형성하는 활성층(134) 및 화소영역(161)을 후속 공정시에 발생 가능한 습기나 스크래치(scratch)로부터 보호하는 역할을 수행한다.
여기서, 보호막(150)은 질화실리콘 등의 무기절연물질, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 이용한 스퍼터링 또는 PECVD 방식에 의해 게이트 절연막(125) 상에 증착된다.
이때, 보호막(150)에는 마스크를 이용한 포토리소그래피 공정을 통해 제 1 내지 제 4 콘택홀(151,152,153, 154)이 형성된다. 여기서, 제 1 콘택홀(151)은 보호막(150)을 관통하여 드레인 전극(133)을 노출시키고, 제 2 콘택홀(152)은 보호막(150) 및 게이트 절연막(125)을 관통하여 게이트 패드 하부 전극(181)을 노출시키고, 제 3 콘택홀(153)은 보호막(150)을 관통하여 데이터 패드 하부전극(191)을 노출시키며, 제 4 콘택홀은 보호막(150) 및 게이트 절연막(125)을 관통하여 게이트 쇼팅라인(185)을 오픈시킨다.
화소 전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(133)과 접속되어 화소 영역(161)에 형성된다. 이때, 박막 트랜지스터(140)를 통해 화소 신호가 공급된 화소 전극(160)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
따라서, 화소전극(160)과 공통전극 사이에 형성된 전계에 의해 기판 사이에 충진된 액정분자들이 유전 이방성에 의해 회전하게 되고, 액정분자들의 회전 정도에 따라 화소 영역(161)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(170)는 게이트 라인(120)과 화소전극(160)이 게이트 절연막(125) 및 보호막(150)을 사이에 두고 상호 중첩된 형상으로 구성되어 있다. 이러한 스토리지 캐패시터(170)는 화소 전극(160)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(120)에 게이트 신호를 공급한다.
이러한 게이트 패드(180)는 게이트 라인(120)으로부터 연장되는 게이트 패드 하부 전극(181), 게이트 절연막(125) 및 보호막(150)을 관통하는 제 2 콘택홀(152) 및 제 2 콘택홀(152)을 통해 게이트 패드 하부 전극(181)과 접속된 게이트 패드 상부 전극(182)으로 구성된다.
이때, 게이트 패드 상부전극(182)은 제 2 콘택홀(152)의 내부 및 게이트 패드(180)상에 돌출된 형상으로 형성됨으로써, 게이트 패드(180) 상에 실장되는 소정의 구동회로와 양호한 전기적 접촉을 수행할 수 있다.
게이트 쇼팅바(184)는 게이트 라인(120)에 소정의 전기신호를 공급하여 스트레스(stress)를 인가한 후 게이트 라인(120)에 대한 단선검사(MPS)를 수행시에 이 용되는 것으로서, 게이트 패드(180)를 구성하는 게이트 패드 하부전극(182)으로부터 신장된 게이트 쇼팅라인(185a),(185b)이 전기적으로 연결되어 있다.
이를 보다 구체적으로 설명하면, 게이트 쇼팅바(184)는 게이트 패드(180)로부터 신장된 우수차(odd)의 쇼팅라인(185a)이 전기적으로 접속된 제 1 게이트 쇼팅바(186)와, 게이트 패드(180)로부터 신장된 기수차(even)의 쇼팅라인(185b)이 제 4 콘택홀을 통해 전기적으로 접속된 제 2 게이트 쇼팅바(187)로 구성된다.
이때, 제 2 게이트 쇼팅바(187)에 접속되는 기수차(even)의 쇼팅라인(185b)은 오픈홀(189)을 통해 제 1 게이트 쇼팅바(186)와 단선되어 있다.
여기서, 제 1 게이트 쇼팅바(186)는 게이트 라인(125)과 동일한 금속을 이용한 마스크 공정을 통해 우수차 쇼팅라인(185a) 및 기수차 쇼팅라인(185b)과 함께 하부기판(110) 상에 동시에 형성된다.
그리고, 제 2 게이트 쇼팅바(187)는 데이터 라인(130)과 동일한 금속을 이용한 마스크 공정을 통해 게이트 절연막(125) 상에 우수차 쇼팅라인(185a) 및 기수차 쇼팅라인(185b)와 교차된 형태로 형성된다.
이때, 제 2 게이트 쇼팅바(187)는 우수차 쇼팅라인(185a)과는 게이트 절연막(125)을 통해 절연된 반면에 기수파 쇼팅라인(185b)과는 보호막(150) 및 게이트 절연막(125)을 관통하는 제 4 콘택홀(154)을 통해 전기적으로 접속되어 있다.
즉, 우수차 쇼팅라인(185a)과 기수차 쇼팅라인(185b)이 제 1 게이트 쇼팅바(186) 및 제 2 게이트 쇼팅바(187)에 각각 분리된 상태로 전기적으로 연결됨에 따라, 게이트 라인에 대한 점등검사를 액정표시패널이 최종적으로 완성되기 전에도 실시간으로 수행할 수 있다.
데이터 패드(190)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(130)에 데이터신호를 공급한다.
이러한 데이터 패드(190)는 게이트 절연막(125) 상에 형성된 반도체층, 데이터 라인(130)으로부터 연장되는 데이터 패드 하부 전극(191)과, 보호막(150) 및 반도체층을 관통하는 제 3 콘택홀(153) 및 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(191)과 접속된 데이터 패드 상부 전극(192)으로 구성된다.
이때, 데이터 패드 상부전극(192)은 제 3 콘택홀(153)의 내부 및 데이터 패드(190) 상에 돌출된 형상으로 형성됨으로써, 데이터 패트(190) 상에 실장되는 소정의 구동회로와 양호한 전기적 접촉을 수행할 수 있다.
데이터 쇼팅바(194)는 데이터 라인(130)에 소정의 전기신호를 공급하여 스트레스(stress)를 인가한 후 데이터 라인(120)에 대한 단선검사(MPS)를 수행시에 이용되는 것으로서, 데이터 패드(180)를 구성하는 데이터 패드 하부전극(182)으로부터 신장된 데이터 쇼팅라인(195a),(195b)이 전기적으로 연결되어 있다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.
먼저, 도 5a 및 도 5b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 5a 및 도 5b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 제 1 마스크 공정을 이용하여 하부 기판(110)상에 게이트 라인(120), 게이트 전극(122), 게이트 패드 하부 전극(181), 게이트 쇼팅라인(185) 및 제 1 게이트 쇼팅바(186)를 포함하는 제 1 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 도 6a에 도시된 바와 같이, 하부 기판(110) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층(121)을 형성한다. 여기서, 게이트 금속층(121)으로는 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.
이때, 제 1 도전성 패턴을 형성하는 게이트 금속층(121)이 저저항 배선인 알루미늄(Al)계 금속으로 형성된 경우, 제 3 도전성 패턴을 형성하는 투명 도전막(ITO)과의 접촉저항을 향상시키기 위해 AlNd/Mo 등과 같이 이중구조로 형성될 수도 있다.
이후, 도 6b에 도시된 바와 같이, 게이트 금속층(121)에 포토레지스트를 도포한 후 제 1 마스크(200)를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층(121) 상에 포토레지스트 패턴(250a)을 형성한다.
이때, 포토레지스트 패턴(250a)에 의해 노출된 게이트 금속층(121)에 대한 습식 에칭(wet etching)을 수행한 후 잔류하는 포토레지스트 패턴(250a)에 대한 스트립 공정을 수행함으로, 도 6c에 도시된 바와 같이, 하부 기판(110)상에 게이트 라인(120), 게이트 라인(120)에 접속된 게이트 전극(122), 게이트 패드 하부 전극(181), 게이트 패드 하부전극(181)으로부터 신장된 게이트 쇼팅라인(185) 및 게이 트 쇼팅라인(185)이 전기적으로 접속된 제 1 게이트 쇼팅바(186)을 포함하는 제 1 도전성 패턴을 형성한다.
여기서, 제 1 게이트 쇼팅바(186)에 전기적으로 접속되는 게이트 쇼팅라인(185)은 우수차(odd) 쇼팅라인(185a)과 기수차(even) 쇼팅라인(185b)으로 구성되되, 기수차 쇼팅라인(185b)은 후술하는 공정에 의해 형성되는 오픈홀(189)에 의해 제 1 게이트 쇼팅바(186)와 단선된다.
상술한 바와 같이 하부 기판상에 제 1 도전성 패턴을 형성한 후, 도 7a 및 도 7b에 도시된 바와 같이, 제 2 마스크 공정을 통해 제 1 도전성 패턴을 덮는 게이트 절연막(125) 상에 반도체층(137a); 데이터 패턴(137), 데이터 패드 하부전극(191), 데이터 쇼팅바(194), 데이터 쇼팅라인(195) 및 제 2 게이트 쇼팅바(187)를 포함하는 제 2 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 도 8a에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 기판(110)상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(125), 비정질 실리콘층(134a), n+ 비정질 실리콘층(135a) 및 데이터 금속층(131)을 순차적으로 증착시킨다.
여기서, 게이트 절연막(125)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 구성되고, 데이터 금속층(131)은 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 등으로 형성된다.
이후, 데이터 금속층(131) 상에 포토레지스트를 전면 도포한 후 회절 노광 마스크인 제 3 마스크(300)를 이용한 포토리소그래피 공정을 수행함으로써, 도 8b 에 도시된 바와 같이, 데이터 금속층(131)을 노출시키기 위한 포토레지스트 패턴(350a)을 형성한다.
상술한 바와 같이 데이터 금속층(131) 상에 포토레지스트 패턴(350a)을 형성한 후, 도 8c에 도시된 바와 같이, 포토레지스트 패턴(350)에 의해 노출된 데이터 금속층(131)을 습식 에칭(wet etching)을 통해 제거한다.
이후, 스트립 공정을 통해 데이터 금속층(130a) 상에 잔류하는 포토레지스트 패턴(350a)을 제거함으로써, 도 8d에 도시된 바와 같이, 박막 트랜지스터(140)의 채널을 형성하기 위한 반도체 패턴(137)과, 데이터 라인(130)과, 소스전극(132) 및 드레인 전극(13)을 형성하기 위한 데이터 패턴(138)과, 데이터 라인(130)에 접속된 데이터 패드 하부전극(191), 데이터 패드 하부전극(191)으로부터 신장된 데이터 쇼팅라인(195)이 접속된 데이터 쇼팅바(194) 및 제 2 게이트 쇼팅바(187)를 포함하는 제 2 도전성 패턴을 형성한다.
여기서, 데이터 쇼팅바(194)에 전기적으로 접속되는 데이터 쇼팅라인(195)은 우수차(odd) 쇼팅라인(195a)과 기수차(even) 쇼팅라인(195b)으로 구성된다.
이때, 제 2 도전성 패턴과 동시에 형성되는 제 2 쇼팅바(187)는 게이트 절연막(125)을 사이에 두고 게이트 쇼팅라인(185a),(185b)과 교차되도록 형성되되, 기수차 쇼팅라인(185b)과는 후술하는 보호막(150) 상에 형성되는 제 4 콘택홀(154)을 통해 전기적으로 접속된다.
상술한 바와 같이 제 2 도전성 패턴을 형성한 후, 도 9a 및 도 9b에 도시된 바와 같이, 제 3 마스크 공정을 통해 다수의 콘택홀(151,152,153,154) 및 오픈홀 (189)을 구비한 보호막(150)을 형성한다.
이를 보다 구체적으로 설명하면, 도 10a에 도시된 바와 같이, 제 2 도전성 패턴이 형성된 게이트 절연막(125) 상에 보호막(150)을 전면 증착시킨다.
이후, 보호막(150) 상에 포토레지스트를 전면 증착시킨 후 제 3 마스크(400)를 이용한 포토리소그래피 공정을 수행함으로써, 도 10b에 도시된 바와 같이, 보호막(150) 상에 포토레지스트 패턴(450a)을 형성한다.
이때, 포토레지스트 패턴(450a)에 의해 오픈된 보호막(125)에 대한 건식에칭을 수행함으로써, 도 10c에 도시된 바와 같이, 보호막(125) 상에 1 내지 제 4 콘택홀(151,152,153)과 제 1 게이트 쇼팅바(186)에 연결된 기수차(even)의 게이트 쇼팅라인(185b)을 단선시키는 오픈홀(189)이 형성될 영역(189a)을 오픈시킨다.
이후, 보호막(150) 상에 잔류하는 포토레지스트 패턴(450a0을 스트립 공정을 통해 제거함으로써, 도 10d에 도시된 바와 같이, 보호막(150) 상에 제 1 내지 제 4 콘택홀(151,152,153, 154)과 오픈홀(189)을 형성한다.
여기서, 보호막(150) 상에 형성된 제 1 콘택홀(151)은 보호막을 관통하여 드레인 전극(133)을 노출시키고, 제 2 콘택홀(152)은 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부전극을 노출시키고, 제 3 콘택홀(153)은 보호막을 관통하여 데이터 패드 하부전극(191)을 노출시키고, 제 4 콘택홀(154)은 보호막 및 게이트 절연막을 관통하여 게이트 쇼팅라인(185), 보다 구체적으로는 제 2 게이트 쇼팅패드(187)와 제 4 콘택홀(154)을 통해 전기적으로 접속되는 기수차(even)의 게이트 쇼팅라인(185b)을 노출시킨다.
또한, 보호막(125) 상에 형성되는 오픈홀(189)은 보호막 및 게이트 절연막을 관통하여 제 1 게이트 쇼팅바(186)와 단선되는 게이트 쇼팅라인(185), 보다 구체적으로는 제 2 게이트 쇼팅바(187)와 제 4 콘택홀(154)을 통해 전기적으로 접속되는 기수차(even)의 게이트 쇼팅라인(185b)을 노출시킨다.
상술한 바와 같이 보호막 상에 콘택홀 및 오픈홀을 형성한 후, 도 11a 및 도 11b에 도시된 바와 같이, 보호막(150) 상에 화소전극(160), 데이터 라인(130)에 연결된 소스전극(132), 채널을 사이에 두고 소스전극(132)과 대향하는 드레인 전극(133), 게이트 패드 상부전극(192) 및 데이터 패드 상부전극(193)을 포함하는 제 3 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이, 다수의 콘택홀 (151,152,153,154) 및 오픈홀(189)이 형성된 보호막(150) 상에 투명 도전막(ITO)을 전면 증착시킨다.
이후, 투명 도전막(ITO) 상에 포토레지스트를 전면 도포한 후 제 4 마스크(500)를 이용한 포토리소그래피 공정을 수행함으로써, 도 12b에 도시된 바와 같이, 투명 도전막(ITO) 상에 단차를 갖는 포토레지스트 패턴(550a)을 형성한다.
여기서, 제 4 마스크(500)로는 박막 트랜지스터(140)의 채널영역 및 오픈홀(189)에는 투과부(510)가 형성되어 있고, 제 3 도전성 패턴이 형성될 영역에는 차단부(520)가 형성되어 있으며 나머지 영역에는 회절부(530)가 형성된 회절 노광 마스크가 사용된다.
상술한 바와 같이 도전성 금속층(ITO) 상에 단차가 형성된 포토레지스트 패 턴(550a)을 형성한 후, 도 12c에 도시된 바와 같이, 포토레지스트 패턴(550)에 의해 노출된 투명 도전막(ITO), 보다 구체적으로는 박막 트랜지스터(140)의 채널 영역 및 오픈홀(189)에 형성된 투명 도전막(ITO)을 오지산(OZ Acid)을 이용한 에칭공정을 통해 제거한다.
이때, 오픈홀(189)에 형성된 투명 도전막(ITO)이 에칭공정에 의해 제거됨에 따라 노출되는 게이트 쇼팅라인(185), 보다 구체적으로는 기수차(even)의 게이트 쇼팅라인(185b)을 혼산 샤워를 수행하여 제거한다.
따라서, 기수차(even)의 게이트 쇼팅라인(185b)은 제 1 게이트 쇼팅라인(184)과 단선되는 동시에 보호막(150) 상에 형성된 4 콘택홀(154)을 통해 제 2 게이트 쇼팅라인(185)과 전기적으로 접속된다.
즉, 우수차 쇼팅라인(185a)과 기수차 쇼팅라인(185b)이 제 1 게이트 쇼팅바(186) 및 제 2 게이트 쇼팅바(187)에 각각 분리된 상태로 전기적으로 연결됨에 따라, 게이트 라인(120)에 대한 점등검사를 액정표시패널이 최종적으로 완성되기 전에도 실시간으로 수행할 수 있다.
이후, 박막 트랜지스터(140)의 채널영역에 형성된 투명 도전막(ITO)이 에칭됨에 따라 노출된 보호막(150), n+ 비정질 실리콘층(135a) 및 비정질 실리콘층(134a)을 순차적으로 건식 에칭(dry etching)함으로써, 도 12d에 도시된 바와 같이, 채널을 형성하는 활성층(134) 및 오믹 접촉층(135)으로 구성된 반도체 패턴(137), 데이터 라인(130), 데이터 라인(130)에 접속된 소스전극(132) 및 채널을 사이에 두고 소스전극(132)과 대향하는 드레인 전극(133)을 형성한다.
이때, 산소(O2)플라즈마를 이용한 애싱 공정중에 박막 트랜지스터(140)의 채널 영역에는 외부 환경으로부터 채널을 보호하기 위한 채널 보호막(136)이 형성된다.
이후, 투명 도전막(ITO) 상에 형성된 포토 레지스트 패턴(550a)에 대한 애싱(ashing) 공정을 수행함으로써, 도 12e에 도시된 바와 같이, 제 3 도전성 패턴을 구성하는 화소전극(160), 게이트 패드 상부전극(182) 및 데이터 패드 상부전극(192)이 형성될 영역 이외에 형성된 투명 도전막(ITO)을 노출시킨다.
이때, 포토레지스트 패턴(550a)에 의해 노출된 투명 도전막(ITO)을 에칭한 후 잔류하는 포토레지스트 패턴(550a)에 대한 스트립 공정을 수행함으로써, 도 12f에 도시된 바와 같이, 화소전극(160), 게이트 패드 상부전극(182) 및 데이터 패드 상부전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.
여기서, 화소전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(133)에 접속되어 공통전극과 함께 액정배향을 위한 전계를 형성한다. 이때, 화소전극(160)은 게이트 절연막(125) 및 보호막(150)을 사이에 두고 게이트 라인(120)과 중첩되도록 형성됨으로써 스토리지 캐패시터(170)를 또한 형성한다.
게이트 패드 상부 전극(182)은 보호막(150) 및 게이트 절연막(125)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 상부전극(182)과 접속된다. 여기서, 게이트 패드 상부전극(182)은 게이트 패드(180) 상에 돌출된 형상으로 형성된다.
그리고, 데이터 패드 상부 전극(192)은 보호막(150)을 관통하는 제 3 콘택홀 (153)을 통해 데이터 패드 하부전극(192)과 접속된다. 여기서, 게이트 패드 상부전극(192)은 게이트 패드(190) 상에 돌출된 형상으로 형성된다.
상술한 바와 같이, 본 발명은 게이트 라인의 점등검사시에 이용되는 게이트 쇼팅바에 연결되는 게이트 쇼팅라인을 오픈홀을 통해 우수차 및 기수차의 게이트 쇼팅라인으로 각각 분리함으로써, 기판상에 형성된 게이트 라인에 대한 점등검사를 실시간으로 수행할 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
Claims (19)
- 기판상에 형성된 게이트 라인;게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인;상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터;상기 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막;상기 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터와 접속하는 화소전극;상기 게이트 라인에 접속된 게이트 패드로부터 신장된 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인이 접속된 게이트 쇼팅바; 및상기 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인 중에서 어느 한쪽을 게이트 쇼팅바로부터 단선시키는 오픈홀을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 라인에 접속된 데이터 패드로부터 신장된 우수차(odd) 및 기수차(even)의 데이터 쇼팅라인이 접속된 데이터 쇼팅바를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 쇼팅바는,상기 오픈홀에 의해 단선되지 않은 게이트 쇼팅라인이 접속되는 제 1 게이트 쇼팅바; 및상기 오픈홀에 의해 단선된 게이트 쇼팅라인이 접속되는 제 2 게이트 쇼팅바를 포함하고,상기 제 2 게이트 쇼팅바는 보호막에 형성된 콘택홀을 통해 단선된 게이트 쇼팅라인과 전기적으로 접속되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 제 1 쇼팅바 및 게이트 쇼팅라인은 게이트 라인과 동일한 금속으로 형성되는 동시에 상호 교차된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 제 2 쇼팅바는 데이터 라인과 동일한 금속으로 형성되는 동시에 게이트 절연막을 사이에 두고 게이트 쇼팅 라인과 교차된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항 또는 제 3 항에 있어서,상기 보호막은,상기 보호막을 관통하여 박막 트랜지스터의 드레인 전극과 화소전극을 접촉시키는 제 1 콘택홀;상기 보호막 및 게이트 절연막을 관통하여 게이트 패드의 하부전극과 상부전극을 접촉시키는 제 2 콘택홀;상기 보호막을 관통하여 데이터 패드의 하부전극과 상부전극을 접촉시키는 제 3 콘택홀; 및상기 보호막 및 게이트 절연막을 관통하여 제 2 쇼팅바와 단선된 게이트 쇼팅라인을 접촉시키는 제 4 콘택홀을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항 또는 제 3 항에 있어서,상기 오픈홀은 마스크를 이용한 포토리소그래피 공정을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판상에 게이트 라인을 형성하는 단계;게이트 절연막을 사이에 두고 상기 게이트 라인과 교차된 데이터 라인을 형성하는 단계;상기 게이트 라인 및 데이터 라인의 교차부에 박막 트랜지스터를 형성하는 단계;상기 게이트 절연막 상에 형성된 박막 트랜지스터를 덮는 보호막을 형성하는 단계상기 보호막을 관통하는 접촉홀을 통해 박막 트랜지스터에 접속되는 화소전극을 형성하는 단계;상기 게이트 라인에 접속된 게이트 패드로부터 신장된 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인이 접속된 게이트 쇼팅바를 형성하는 단계; 및상기 우수차(odd) 및 기수차(even)의 게이트 쇼팅라인 중에서 어느 한쪽을 게이트 쇼팅바로부터 단선시키는 오픈홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 8 항에 있어서,상기 데이터 라인에 접속된 데이터 패드로부터 신장된 우수차(odd) 및 기수차(even)의 데이터 쇼팅라인이 접속된 데이터 쇼팅바를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 8 항에 있어서,상기 게이트 쇼팅바를 형성하는 단계는,상기 오픈홀에 의해 단선되지 않은 게이트 쇼팅라인이 접속되는 제 1 게이트 쇼팅바를 형성하는 단계; 및상기 오픈홀에 의해 단선된 게이트 쇼팅라인이 접속되는 제 2 게이트 쇼팅바를 형성하는 단계를 포함하고,상기 제 2 게이트 쇼팅바는 보호막에 형성된 콘택홀을 통해 단선된 게이트 쇼팅라인과 전기적으로 접속되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 제 1 쇼팅바 및 게이트 쇼팅라인은 게이트 라인과 동일한 금속으로 형성되는 동시에 상호 교차된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 10 항에 있어서,상기 제 2 쇼팅바는 데이터 라인과 동일한 금속으로 형성되는 동시에 게이트 절연막을 사이에 두고 게이트 쇼팅 라인과 교차된 형상으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 8 항 또는 제 10 항에 있어서,상기 보호막을 형성하는 단계는,상기 보호막을 관통하여 박막 트랜지스터의 드레인 전극과 화소전극을 접촉시키는 제 1 콘택홀을 형성하는 단계;상기 보호막 및 게이트 절연막을 관통하여 게이트 패드의 하부전극과 상부전극을 접촉시키는 제 2 콘택홀을 형성하는 단계;상기 보호막을 관통하여 데이터 패드의 하부전극과 상부전극을 접촉시키는 제 3 콘택홀을 형성하는 단계; 및상기 보호막 및 게이트 절연막을 관통하여 제 2 쇼팅바와 단선된 게이트 쇼팅라인을 접촉시키는 제 4 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 8 항에 있어서,상기 오픈홀을 형성하는 단계는,상기 단선된 게이트 쇼팅라인에 형성되는 오픈홀은 마스크를 이용한 포토리소그래피 공정을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 1 마스크 공정을 통해 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극, 상기 게이트 패드 하부전극으로부터 신장된 게이트 쇼팅라인이 접속된 제 1 게이트 쇼팅바를 포함하는 제 1 도전성 패턴을 형성하는 단계;상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성한 후, 제 2 마스크 공정을 통해 채널형성을 위한 반도체층과, 데이터 라인에 접속되는 데이터 패턴 및 데이터 패드 하부전극, 상기 데이터 패드 하부전극으로부터 신장된 데이터 쇼팅라인이 접속된 데이터 쇼팅바 및 제 2 게이트 쇼팅바를 포함하는 제 2 도전성 패턴을 형성하는 단계;상기 반도체층 및 제 2 도전성 패턴이 형성된 게이트 절연막 상에 보호막을 전면 형성한 후, 상기 보호막 상에 게이트 패드 하부전극, 데이터 패드 하부전극, 드레인 전극 및 게이트 쇼팅라인이 접속되는 제 2 게이트 쇼팅바를 노출시키기 위한 콘택홀을 형성하는 단계; 및상기 보호막 상에 투명 도전막을 전면 증착시킨 후, 제 4 마스크 공정을 통해 제 2 게이트 쇼팅바에 접속된 게이트 쇼팅라인을 제 1 게이트 쇼팅바로부터 단선시키기 위한 오픈홀 및 채널을 형성하는 반도체 패턴과, 화소전극, 데이터 라인에 연결된 소스전극 및 드레인 전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 제 1 도전성 패턴을 형성하는 단계는,기판상에 게이트 금속층을 전면 층착시키는 단계;상기 게이트 금속층에 포로레지스트를 전면 형성한 후, 상기 제 1 마스크를 이용한 포토리소그래피 공정을 통해 게이트 금속층을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스터 패턴에 의해 노출된 게이트 금속층에 대한 에칭공정을 수행하여 상기 제 3 도전성 패턴을 형성하는 단계; 및상기 제 3 도전성 패턴상에 잔류하는 포토레지스트 패턴을 스트립 공정을 통해 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 15 항에 있어서,상기 반도체층과 제 2 도전성 패턴을 형성하는 단계는,상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 비정질 실리콘층, 및 n+ 비정질 실리콘층을 순차적으로 적층하여 채널 형성을 위한 반도체층을 형성하는 단계;상기 반도체층 상에 데이터 금속층을 증착한 상태에서 포토레지스트를 전면 형성한 후, 상기 제 3 마스크를 이용한 포토리소그래피 공정을 통해 데이터 금속층을 노출시키기 위한 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 의해 노출된 데이터 금속층을 에칭하여 상기 제 2 도전성 패턴을 형성하는 단계; 및상기 제 2 도전성 패턴 상에 잔류하는 포토레지스트 패턴을 스트립 공정을 통해 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 15 항에 있어서,상기 보호막 상에 콘택홀을 형성하는 단계는,상기 보호막을 관통하여 드레인 전극을 노출시키는 제 1 콘택홀을 형성하는 단계;상기 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부전극을 노출시키는 제 2 콘택홀을 형성하는 단계;상기 보호막을 관통하여 데이터 패드 하부전극을 노출시키는 제 3 콘택홀을 형성하는 단계; 및상기 보호막 및 게이트 절연막을 관통하여 제 2 게이트 쇼팅바를 노출시키는 제 4 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 오픈홀, 반도체 패턴 및 제 3 도전성 패턴을 형성하는 단계는,상기 콘택홀이 형성된 보호막 상에 투명 도전막을 형성한 후, 상기 제 4 마스크를 이용한 포토리소그래피 공정을 통해 채널영역 및 오픈홀 영역에 형성된 투명 도전막을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 의해 노출된 투명 도전막을 에칭하여 채널영역에 형성된 데이터 패턴과 오픈홀 영역에 형성된 게이트 쇼팅라인을 노출시키는 단계;상기 노출된 데이터 패턴 및 게이트 쇼팅라인을 에칭함으로써, 채널영역에 소스전극 및 드레인 전극을 형성하는 동시에 콘택홀을 통해 제 2 게이트 쇼팅바에 접속된 게이트 쇼팅라인을 단선시키는 오픈홀을 형성하는 단계;상기 소스전극 및 드레인 전극 사이에 노출된 비정질 실리콘층 및 n+ 비정질 실리콘층을 순차적으로 에칭하여 채널형성을 위한 활성층 및 오믹 접촉층을 형성하는 단계;상기 포토레지스트 패턴에 대한 에싱공정을 통해 제 3 도전성 패턴이 형성될 영역 이외에 형성된 투명 도전막을 노출시킨 후, 상기 노출된 투명 도전막을 에칭하여 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 형성하는 단계; 및상기 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극에 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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