KR20070068381A

KR20070068381A - 내삽 지연을 위한 회로 및 방법

Info

Publication number: KR20070068381A
Application number: KR1020077008792A
Authority: KR
Inventors: 기요시 가세
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2004-10-18
Filing date: 2005-09-27
Publication date: 2007-06-29
Also published as: WO2006044111A2; EP1805894A4; JP5161576B2; US7116147B2; CN101867367A; EP1805894A2; US20060082403A1; CN101036297A; JP2008517526A; CN101867367B; WO2006044111A3

Abstract

내삽 지연을 위한 회로(100) 및 방법이 제공된다. 회로는 내삽 지연(120)을 갖는 지연 고정 루프(110)를 포함한다. 이 지연 고정 루프는 차동 인버터(241), 내삽 회로(220), 및 차동 비교 회로(230, 250)를 포함한다. 차동 인버터는 차동 클록 신호(140)를 수신하도록 연결되고 반전된 차동 클록 신호를 제공하도록 연결된다. 내삽 회로는 클록 신호와 반전된 클록 신호 양쪽 모두를 수신하고, 클록 신호에 대한 제1 지연을 갖는 내삽된(interpolated) 클록 신호를 제공하도록 연결된다. 차동 비교 회로는 반전된 클록 신호를 수신하도록 연결되고 그 클록 신호에 대한 제2 지연을 갖는 비내삽된(non-interpolated) 클록 신호를 제공하도록 연결된다. 제2 지연은 차동 인버터의 전체 지연에 대응하고 제1 지연은 전체 지연의 소정의 분수(fraction)에 대응한다.

내삽 지연, 지연 고정 루프(DLL), 부분 스테이지 지연(fractional stage delay), 전 스테이지 지연(full stage delay)

Description

내삽 지연을 위한 회로 및 방법{CIRCUIT AND METHOD FOR INTERPOLATIVE DELAY}

본 발명은 일반적으로 지연 고정 루프(delay locked loops)에 관한 것으로 더 구체적으로는 지연 고정 루프에서의 지연 라인에 관한 것이다.

예를 들어, 디지털 신호 프로세서, 마이크로컨트롤러, 메모리 디바이스, 및 그 밖의 입출력 디바이스 등의 전자 디바이스들은 종종 다중 지연 클록 신호(multiple delayed clock signals)의 이용을 필요로 한다. 다중 지연 클록 신호를 생성하기 위해 몇몇 기법들이 이용되고 있지만, 이들 기법들 중 다수는 최고급(high-end) 전자 디바이스의 타이밍 요건을 만족시키지 못한다. 예를 들면, 다중 레이트 클록 생성기(MRCG : multiple rate clock generator)는 1 GHz까지의 클록 레이트에서 작동하는 32 탭 지연 라인들을 이용할 수 있어, 탭 지연(tap delay)당 30 피코초 미만을 필요로 한다. 표준 버퍼 지연 라인들 또는 표준 전압 임계치 트랜지스터를 이용한 처리에서 이용되는 맞춤형 셀들(custom cells)은 종종 이 요건을 만족시키지 못한다.

그 밖의 다중 레이트 클록 생성기는 클록 생성 속도를 증진시키기 위해 양자택일의 정 및 부 논리(alternative positive and negative logic)를 갖는 인버터 체인을 종종 이용한다. 그러나, 이 인버터 체인은 양자택일의 논리 극성(양자택일의 NOR 및 NAND 이용)과 관련하여 인버터 체인의 비대칭적 상승/하강 전파 지연으로 인해 불균일한 위상 편이를 도입할 수 있다.

따라서, 다중 지연 클록 신호를 생성하는 개선된 전자 시스템 설계가 요구되고 있다.

본 발명은, 유사한 참조 부호가 유사하거나 혹은 동일한 구성요소들을 지시하는, 첨부 도면들에서 한정이 아니라 예로서 도시된다.

도 1은 본 발명의 일 실시예에 따른, 전자 시스템을 블록도 형태로 도시한다.

도 2는 본 발명의 일 실시예에 따른, 내삽 지연 라인(interpolative delay line)을 블록도 형태로 도시한다.

도 3은 본 발명의 일 실시예에 따른 내삽 비교기를 회로 형태로 도시한다.

도 4는 본 발명의 일 실시예에 따른, 대칭 지연 유닛(symmetric delay unit)을 회로 형태로 도시한다.

도 5는 본 발명의 일 실시예에 따른 각종 신호들의 타이밍도를 도시한다.

도면들 내의 구성요소들은 간단명료하도록 도시되어 있고 반드시 일정한 비율로 도시되지는 않았다.

이하의 설명은 본 발명의 적어도 일 실시예의 상세 설명을 제공하기 위한 것으로 발명 자체를 제한하는 것으로 간주되어서는 안 된다. 오히려, 임의의 수의 변형들이 이 설명에 후속하는 청구항들에서 정당하게 규정되는 발명의 범위 내에 속할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템(100)을 도시한다. 전자 시스템(100)은 클록(142) 및 지연 고정 루프(110)를 포함한다. 일 실시예에서, 전자 시스템(100)은 집적 회로를 포함할 수 있고, 이 집적 회로는 지연 고정 루프(110)를 포함한다. 지연 고정 루프(110)는 내삽 지연 라인(120), 루프 필터(160), 및 위상 검출기(130)를 포함한다. 위상 검출기(130)는 루프 필터(160) 및 클록(142)에 연결된다. 루프 필터(160)는 내삽 지연 라인(120)에 연결된다. 클록(142)은 내삽 지연 라인(120) 및 위상 검출기(130)에 연결된다.

일 실시예에서, 정상 동작 중에, 내삽 지연 라인(120)은 클록(142)으로부터의 클록 입력 신호(140) 및 루프 필터(160)로부터의 루프 필터 출력 신호들(165)을 수신한다. 일 실시예에서, 클록 입력 신호(140)는 차동 클록 입력 신호일 수 있다. 내삽 지연 라인(120)은 클록 입력(140) 및 루프 필터 출력 신호들(165)을 이용하여 복수의 지연 클록 출력 신호들(150)을 생성한다. 이 지연 클록 출력 신호들(150)은, 예를 들면, 디지털 신호 프로세서, 마이크로컨트롤러, 메모리 디바이스, 및 지연량이 변하는 지연 클록 신호들을 필요로 하는 그 밖의 입출력 디바이스(도시되지 않음) 등의 전자 디바이스들에 의해 이용될 수 있다. 도 1에 도시된 실시예에서, 지연 클록 출력 신호들(150)은 지연 클록 출력 신호(152), 지연 클록 출력 신호(154), 지연 클록 출력 신호(156), 및 지연 클록 출력 신호(158)를 포함한다. 다른 실시예들에서, 지연 클록 출력 신호들(150)은 더 많거나 더 적은 수의 지연 클록 출력 신호들을 포함할 수 있다. 일 실시예에서는, 예를 들면, 32개의 지연 클록 출력 신호들이 다중 레이트 클록 생성기(MRCG : Multiple Rate Clock Generator)를 이용하는 전자 시스템에서 이용될 수 있다.

일 실시예에서, 위상 검출기(130)는 클록(142)으로부터의 클록 입력(140) 및 내삽 지연 라인(120)으로부터의 지연 클록 출력 신호(158)를 수신하고 루프 필터(160)에 제공되는 위상 지시 신호(phase indication signal)(135)를 생성한다. 대안 실시예에서, 위상 검출기(130)는 클록 입력(140) 대신에 지연 클록 출력 신호(152)를 수신할 수 있다. 일 실시예에서, 위상 지시 신호(135)는 지연 클록 출력(158)과 클록 입력(140) 간의 입력 관계를 지시한다. 예를 들면, 일 실시예에서, 위상 검출기(130)는 클록 입력(140)의 상승 에지와 지연 클록 출력(158)의 상승 에지를 비교하여 지연 클록 출력(158)의 위상이 클록 입력(140)의 위상보다 앞서는지 클록 입력(140)의 위상보다 뒤처지는지를 지시하는 위상 지시 신호(135)를 출력한다.

일 실시예에서, 루프 필터(160)는 위상 검출기(130)로부터 복수의 위상 지시 값들을 수신하고 이 위상 지시 값들을 평균하여 평균 위상 지시 값을 생성한다. 평균 위상 지시 값은 루프 필터(160)에 의해 루프 필터 출력 신호들(165)(출력(165))로서 출력되어 내삽 지연 라인(120)에 제공된다. 일 실시예에서, 루프 필터(160)에 의해 출력된 평균 위상 지시 값은 클록 입력(140)과 지연 클록 출력(158) 간의 위상차의 지시로서 소용된다. 일 실시예에서, 루프 필터 출력 신호들(165)은 내삽 지연 라인(120)에 의해 지연 클록 출력 신호들(150)의 지연을 조정하는 데 이용된다.

일 실시예에서, 지연 클록 출력(152)은, 예를 들면, 클록 입력(140)의 주기의 분수(fraction)만큼 지연된 클록 입력(140)일 수 있다. 지연 클록 출력(150)의 각 지연 클록 출력의 분수 주기 지연은 지연 클록 출력(150) 내의 지연 클록 출력 신호들의 수를 이용하여 판정된다. 예를 들면, 일 실시예에서, 지연 클록 출력 신호들(150)의 수가 32이면, 각 클록 출력 신호의 지연은 클록 입력(140)의 주기를 32개의 지연량으로 나눈 것이다.

도 2는 본 발명의 일 실시예에 따른 내삽 지연 라인(120)의 일부를 도시한다. 내삽 지연 라인(120)은 대칭 지연 유닛(281), 단일 종단 대 차동 변환기(single end to differential converter)(241), 차동 비교기(230)와 같은 전 스테이지(full stage) 지연 비교 회로(230), 내삽 비교기(220)와 같은 부분 스테이지(fractional stage) 지연 비교 회로, 차동 비교기(250)와 같은 전 스테이지 지연 비교 회로, 및 부정합 보상기(mismatch compensator)(267)를 포함한다.

차동 비교기(230)는 합산기(232), 합산기(234), 및 비교기(238)를 포함한다. 차동 비교기(250)는 합산기(252), 합산기(254), 및 비교기(258)를 포함한다. 내삽 비교기(220)는 합산기(222), 합산기(224), 및 비교기(228)를 포함한다.

도시된 차동 비교기들(230 및 250)은 때때로 전 스테이지 지연 비교 회로 등으로 불린다. 도시된 내삽 비교기(220)는 때때로 부분 스테이지 지연 비교 회로 등으로 불린다. 차동 비교기(230) 및 차동 비교기(250)는 비내삽(non-interpolative) 비교 회로들이다.

도시된 부분 스테이지 지연 비교 회로(220) 및 전 스테이지 지연 비교 회로(250)는 실질적으로 정합된 출력 임피던스를 갖는다. 부분 스테이지 지연 비교 회로(220) 및 전 스테이지 지연 비교 회로(230)도 실질적으로 정합된 출력 임피던스를 가질 수 있다.

대칭 지연 유닛(281)은 지연 스테이지(210), 지연 제어 유닛 또는 회로(280), 및 대칭 정정 유닛(symmetric correction unit)(270)을 포함한다. 대칭 정정 유닛(270)은 때때로 전이 대칭 제어 회로(transition symmetry control circuit)로 불린다. 지연 스테이지(210)는 인버터(212) 및 인버터(214)를 포함한다. 일 실시예에서 인버터(212) 및 인버터(214)는 차동 인버터들이다.

일 실시예에서, 내삽 지연 라인(120)은 직렬 연결된 복수의 인버터들(212 및 214), 복수의 내삽 비교기들(220), 및 복수의 차동 비교기들(230 및 250)을 포함한다. 그러한 실시예에서, 각 내삽 비교기들(220)은 한 세트의 인버터들(212 및 214)에 대응하고, 차동 비교기들(230, 250)의 각각은 한 세트의 인버터들(212 및 214)의 입력 또는 출력에 대응한다.

단일 종단 대 차동 변환기(241)는 클록(142)으로부터의 클록 입력(140)을 수신한다. 클록 입력(140)은 단일 종단 대 차동 변환기(241)를 이용하여 상보 성분들(242 및 244)로 분리된다. 클록 성분 신호들(242 및 244)을 포함하는 차동 클록 입력(205)은 지연 스테이지(210), 내삽 비교기(220), 및 차동 비교기(230)에 제공된다.

차동 비교기(230)의 합산기(232)는 차동 성분(244)을 수신하여 차동 성분(244)과 그 자신을 합산하여 출력(233)을 생성한다. 차동 비교기(230)의 합산기(234)는 차동 성분(242)을 수신하여 차동 성분(242)과 그 자신을 합산하여 출력(235)을 생성한다. 비교기(238)는 출력(233)과 출력(235)을 비교하여 단일 종단형, 지연 출력 신호(single ended, delayed output signal)(262)를 생성한다. 지연 출력 신호(262)의 지연량은 차동 비교기(230)에 의해 유발된 지연에 의존한다. 일 실시예에서는, 출력(233)의 값이 출력(235)의 값을 초과할 경우, 지연 출력 신호(262)가 어서트(assert)된다. 다른 실시예에서는, 출력(235)의 값이 출력(233)의 값을 초과할 경우, 지연 출력 신호(262)가 어서트된다.

지연 스테이지(210)는 종단 대 차동 변환기(241)로부터의 차동 성분(242) 및 차동 성분(244) 및 지연 제어 유닛(280)으로부터의 지연 제어 신호들(284)을 수신한다. 지연 스테이지(210)는, 예를 들면, 차동 인버터일 수 있다. 일 실시예에서, 지연 제어 신호들(284)은 지연 클록 출력 신호들(150)의 지연량을 조정하기 위해 지연 스테이지(210)에 제공된다. 지연 스테이지(210)의 인버터(212)는 차동 성분(242) 및 지연 제어 신호(284)를 수신하고, 지연 스테이지(210)의 인버터(214)는 차동 성분(244) 및 지연 제어 신호(284)를 수신한다. 인버터(212)는 차동 성분(242)을 반전시켜 반전된 차동 성분(246)을 출력하고, 이것의 지연량(지연 단위)은 지연 제어 신호들(284)에 의존한다. 인버터(214)는 차동 성분(244)을 반전시켜 반전된 차동 성분(248)을 출력하고, 이것의 지연량도 지연 제어 신호들(284)에 의존한다. 반전된 차동 성분(246) 및 반전된 차동 성분(248)을 포함하는 차동 클록 출력 신호(249)는 내삽 비교기(220) 및 차동 비교기(250)에 제공된다.

차동 비교기(250)의 합산기(252)는 반전된 차동 성분(246)을 수신하고 반전된 차동 성분(246)과 그 자신을 합산하여 출력(253)을 생성한다. 차동 비교기(250)의 합산기(254)는 반전된 차동 성분(248)을 수신하고 반전된 차동 성분(248)과 그 자신을 합산하여 출력(255)을 생성한다. 비교기(258)는 출력(253)과 출력(255)을 비교하여 지연 출력 신호(266)(단일 종단형 클록 신호(266))를 생성한다. 지연 출력 신호(266)는 지연 스테이지(210)에 의해 차동 성분(242) 및 차동 성분(244)에 가해진 지연에 적어도 부분적으로 기초하여 차동 클록 입력(205)에 대한 지연을 갖는다. 일 실시예에서, 지연 출력 신호(266)의 지연은 차동 인버터(210) 및 차동 비교기(250)의 합계 지연에 대응한다. 예를 들면, 지연 출력 신호(266)의 전체 지연은 90 피코초의 지연일 수 있고, 차동 클록 입력(205)과 지연 출력 신호(262) 간의 지연은 30 피코초일 수 있다. 일 실시예에서는, 출력(253)의 값이 출력(255)의 값을 초과할 경우, 비교기(258)는 지연 출력 신호(266)를 어서트한다. 다른 실시예에서는, 출력(255)의 값이 출력(253)의 값을 초과할 경우, 비교기(258)는 지연 출력 신호(266)를 어서트한다.

내삽 비교기(220)의 합산기(222)는 차동 성분(244) 및 반전된 차동 성분(246)을 수신한다. 내삽 비교기(220)의 합산기(224)는 차동 성분(242) 및 반전된 차동 성분(248)을 수신한다. 합산기(222)는 차동 성분(244)과 반전된 차동 성분(246)을 합산하여 출력(223)을 생성한다. 합산기(224)는 차동 성분(242)과 반전된 차동 성분(248)을 합산하여 출력(225)을 생성한다. 비교기(228)는 출력(223)과 출력(225)을 비교하여 지연 출력 신호(264)(단일 종단형 클록 신호(264))를 생성한다. 지연 출력 신호(264)는 지연 스테이지(210)에 의해 차동 클록 입력(205)에 가해진 지연에 기초하여 차동 클록 입력(205)에 대한 지연을 갖는다. 일 실시예에서, 지연 출력 신호(264)의 지연은 지연 출력 신호(266)의 전체 지연의 소정의 분수에 대응한다. 예를 들면, 지연 제어 유닛(280)(후술됨)은 지연 출력 신호(266)의 전체 지연의 2분의 1이 되도록 지연 출력 신호(264)의 지연을 제어할 수 있다. 일 실시예에서, 지연 출력 신호(264)는 차동 성분(244)과 반전된 차동 성분(242)의 합과, 차동 성분(242)과 반전된 차동 성분(244)의 합의 상대 값을 나타낸다. 일 실시예에서는, 출력(223)의 값이 출력(225)의 값을 초과할 경우, 지연 출력 신호(264)가 어서트된다. 다른 실시예에서는, 출력(225)의 값이 출력(223)의 값을 초과할 경우, 지연 출력 신호(264)가 어서트된다.

지연 제어 및 대칭 정정 동작을 돕기 위하여, 지연 제어 유닛(280)은 루프 필터(160)로부터 루프 필터 출력 신호들(165)을 수신하고 이 루프 필터 출력 신호들(165)을 이용하여 지연 제어 신호들(284) 및 지연 출력 신호들(282)을 생성한다. 지연 스테이지(210)는 지연 제어 신호들(284)을 이용하여 차동 클록 입력(205)에 대한 지연 출력 신호(262), 지연 출력 신호(246), 및 지연 출력 신호(266)의 지연량을 조정한다. 전술한 바와 같이, 지연 출력 신호(264)의 지연은 지연 출력 신호(266)의 지연의 소정의 분수일 수 있다. 일 실시예에서, 지연 출력 신호(264)의 지연은 실질적으로 지연 출력 신호(266)의 지연의 2분의 1이다.

일 실시예에서, 대칭 정정 유닛(270)은 지연 출력 신호들(282), 반전된 차동 성분(246), 및 반전된 차동 성분(248)을 수신한다. 일 실시예에서, 대칭 정정 유닛(270)은 지연 제어 스테이지(210)에 연결되어 차동 클록 출력 신호들 및 차종 클록 입력 신호들의 각각에 대하여 전이가 발생하는 때를 제어한다. 일 실시예에서, 대칭 정정 유닛(270)은 지연 출력 신호들(282), 반전된 차동 성분(246), 및 반전된 차동 성분(248)을 이용하여 반전된 차동 성분(246)과 반전된 차동 성분(248)의 대칭에서의 에러를 정정한다. 일 실시예에서, 반전된 차동 성분(246)과 반전된 차동 성분(248)의 대칭에서의 에러 정정은, 도 5에 도시된 바와 같이, 출력(225)과 출력(223)의 대칭에서의 에러를 정정한다. 또한, 반전된 차동 성분(246)과 반전된 차동 성분(248)의 대칭에서의 정정은, 지연 출력 신호(264)의 지연이 지연 출력 신호(262)와 지연 출력 신호(266) 간의 지연의 2분의 1과 정렬되는 것을 가능하게 한다.

일 실시예에서, 지연 출력 신호(262), 지연 출력 신호(264), 및 지연 출력 신호(266)는 부정합 보상을 위하여 부정합 보상기(267)에 제공된다. 부정합 보상기(267)는 지연 출력 신호(262), 지연 출력 신호(264), 및 지연 출력 신호(266)를 수신하여 원하는 지연 시간 밖의 지연 시간 딜리니에이션(delay time delineation)을 보상하는 부정합 보상 동작을 수행한다. 예를 들면, 일 실시예에서, 지연 출력 신호(262), 지연 출력 신호(264), 및 지연 출력 신호(266) 간의 원하는 지연 시간이 30 피코초인데, 지연 출력 신호(262)와 지연 출력 신호(264) 간의 지연 시간이 30.5 피코초이고, 지연 출력 신호(264)와 지연 출력 신호(266) 간의 지연 시간이 29.5 피코초인 경우, 부정합 보상기(267)는 각 지연 시간이 30 피코초에 꼭 맞게 정합되도록 각 지연 출력 신호 간의 지연 시간들을 정합시킴으로써 지연 시간들의 차이를 보상할 수 있다. 부정합 보상기(267)는 지연 클록 출력 신호들(150)을 내삽 지연 라인(120)의 출력으로서 제공한다.

도 3은 본 발명의 일 실시예에 따른 내삽 비교기(220)를 도시한다. 내삽 비교기(220)는 가산기 블록(310)(합산 회로(310)), 전류원(330), 및 가산기 블록(320)(합산 회로(320))을 포함한다. 가산기 블록(310)은 PMOS 트랜지스터(312), PMOS 트랜지스터(316), NMOS 트랜지스터(314), 및 NMOS 트랜지스터(318)를 포함한다. 전류원(330)은 PMOS 트랜지스터(332) 및 NMOS 트랜지스터(314)를 포함한다. 가산기 블록(320)은 PMOS 트랜지스터(326), PMOS 트랜지스터(322), NMOS 트랜지스터(328), 및 NMOS 트랜지스터(324)를 포함한다.

PMOS 트랜지스터(312)의 제어 전극 또는 단자 및 NMOS 트랜지스터(314)의 제어 전극은 노드(340)에서 차동 성분(242)을 수신하도록 연결된다. PMOS 트랜지스터(316)의 제어 전극 및 NMOS 트랜지스터(318)의 제어 전극은 노드(342)에서 반전된 차동 성분(248)을 수신하도록 연결된다. PMOS 트랜지스터(326)의 제어 전극 및 NMOS 트랜지스터(328)의 제어 전극은 노드(344)에서 반전된 차동 성분(246)을 수신하도록 연결된다. PMOS 트랜지스터(322)의 제어 전극 및 NMOS 트랜지스터(324)의 제어 전극은 노드(346)에서 차동 성분(244)을 수신하도록 연결된다. PMOS 트랜지스터들(312, 316, 326, 및 322)의 제1 전류 전극들(때때로 전류 핸들링 단자 등으로 불림), 이 경우 소스들은 노드(335)에서 PMOS 트랜지스터(332)의 제2 전류 전극(드레인)에 연결된다. NMOS 트랜지스터들(314, 318, 328, 및 324)의 제2 전류 전극들(소스들)은 노드(333)에서 NMOS 트랜지스터(334)의 제1 전류 전극(드레인)에 연결된다. PMOS 트랜지스터(332)의 제어 전극 및 NMOS 트랜지스터(334)의 제어 전극은 노드(331)에서 트랜지스터들(312, 316, 314, 및 318)의 드레인들에 연결된다. PMOS(332)의 소스는 V_DD에 연결된다. NMOS 트랜지스터(334)의 소스는 접지 V_SS에 연결된다. 트랜지스터들(328, 324, 326, 및 322)의 드레인들은 지연 출력 신호(264)를 제공하도록 연결된다.

가산기 블록(310)은 클록(140)으로부터의 차동 성분(242) 및 인버터(214)로부터의 반전된 차동 성분(248)을 수신한다. 일 실시예에서, PMOS 트랜지스터(312) 및 NMOS 트랜지스터(314)는 노드(340)에서 차동 성분(242)을 수신하고, PMOS 트랜지스터(316) 및 NMOS 트랜지스터(318)는 노드(342)에서 반전된 차동 성분(248)을 수신한다. 가산기 블록(310)의 PMOS 트랜지스터(312), NMOS 트랜지스터(314), PMOS 트랜지스터(316), 및 NMOS 트랜지스터(318)는 결합하여 차동 성분(242)과 반전된 차동 성분(248)을 가산한다. 차동 성분(242)과 반전된 차동 성분(248)의 합을 나타내는 출력 신호(223)는 노드(335) 및 노드(333)에서 전류원(330)에 제공된다. 또한, 가산기 블록(310)은 노드(331)에서 전류원(330)에 입력 전압 신호를 제공한다. PMOS 트랜지스터(332) 및 NMOS 트랜지스터(334)의 제어 전극들은 입력 전압 신호를 수신하고, 그 입력 전압 신호의 전압에 기초하여 노드(335) 및 노드(333)에 전류를 제공한다.

내삽 비교기(220)의 비교기 동작을 돕기 위하여, 노드(331)에 제공된 전압 입력 신호는 전류원(330)에 의해 노드(335) 및 노드(333)에 제공되는 전류의 양을 지시한다. 즉, 전류원(330)의 PMOS 트랜지스터(332)는 PMOS 트랜지스터(332)의 제어 전극에 제공된 전압의 양에 기초하여 노드(335)에 전류를 제공한다. 마찬가지로, 전류원(330)의 NMOS 트랜지스터(334)는 NMOS 트랜지스터(334)의 제어 전극에 제공된 전압의 양에 기초하여 노드(333)에 전류를 제공한다.

가산기 블록(320)은 클록(140)으로부터의 차동 성분(244) 및 인버터(212)로부터의 반전된 차동 성분(246)을 수신한다. 일 실시예에서, PMOS 트랜지스터(322) 및 NMOS 트랜지스터(324)는 노드(324)에서 차동 성분(244)을 수신한다. PMOS 트랜지스터(326) 및 NMOS 트랜지스터(328)는 노드(344)에서 반전된 차동 성분(246)을 수신한다. 가산기 블록(320)의 PMOS 트랜지스터(322), NMOS 트랜지스터(324), PMOS 트랜지스터(326), 및 NMOS 트랜지스터(328)는 결합하여 차동 성분(244)과 반전된 차동 성분(246)을 가산한다. 차동 성분(244)과 반전된 차동 성분(246)의 합을 나타내는 출력 신호(225)는 노드(335) 및 노드(333)에 제공된다. 또한, 가산기 블록(320)은 노드(391)에 지연 출력 신호(264)를 제공한다.

도 4는 본 발명의 일 실시예에 따른 대칭 지연 유닛(281)을 도시한다. 대칭 지연 유닛(281)은 지연 제어 유닛(280), 대칭 정정 유닛(270), 및 지연 스테이지(210)를 포함한다. 지연 제어 유닛(280)은 PMOS 지연 제어 유닛(482) 및 NMOS 지연 제어 유닛(484)을 포함한다. PMOS 지연 제어 유닛(482)은 PMOS 트랜지스터(462), PMOS 트랜지스터(464), PMOS 트랜지스터(466), 및 PMOS 트랜지스터(468)를 포함한다. NMOS 지연 제어 유닛(484)은 NMOS 트랜지스터(452), NMOS 트랜지스터(454), NMOS 트랜지스터(456), 및 NMOS 트랜지스터(458)를 포함한다. 대칭 정정 유닛(270)은 인버터(492)에 크로스 연결된 인버터(490)를 포함한다. 인버터(490)는 PMOS 트랜지스터(432) 및 NMOS 트랜지스터(434)를 포함한다. 인버터(492)는 PMOS 트랜지스터(442) 및 NMOS 트랜지스터(444)를 포함한다. 지연 스테이지(210)는 인버터(212) 및 인버터(214)를 포함한다. 인버터(212)는 NMOS 트랜지스터(414)에 연결된 PMOS 트랜지스터(412)를 포함한다. 인버터(214)는 PMOS 트랜지스터(422) 및 NMOS 트랜지스터(424)를 포함한다.

일 실시예에서, 인버터(490)는 위크 인버터(weak inverter)일 수 있고 인버터(492)는 위크 인버터일 수 있다. 예를 들면, 일 실시예에서, 인버터(490) 및 인버터(492)의 트랜지스터들의 폭은 인버터(212) 및 인버터(214)의 트랜지스터들의 폭보다 작을 수 있다. 일 실시예에서, 대칭 정정 유닛(270)의 PMOS 트랜지스터(432), NMOS 트랜지스터(434), PMOS 트랜지스터(442), NMOS 트랜지스터(444)는 지연 스테이지(210)의 PMOS 트랜지스터(412), NMOS 트랜지스터(414), PMOS 트랜지스터(422), NMOS 트랜지스터(424)보다 크기가 작다. 일 실시예에서, 인버터(490) 및 인버터(492)의 트랜지스터들의 폭은 인버터(212) 및 인버터(214)의 트랜지스터들의 폭보다 4분의 1 작을 수 있다.

일 실시예에서, 지연 제어 유닛(280)은 지연 스테이지(210)에 지연 제어 신호들(284)을 제공하고 대칭 정정 유닛(270)에 지연 출력 신호들(282)을 제공한다. PMOS 지연 제어 유닛(482)의 PMOS 트랜지스터(462), PMOS 트랜지스터(464), PMOS 트랜지스터(466), 및 PMOS 트랜지스터(468)의 제1 전류 전극들은 전압 VDD를 수신하도록 연결된다. PMOS 트랜지스터(462), PMOS 트랜지스터(464), PMOS 트랜지스터(466), 및 PMOS 트랜지스터(468)의 제어 전극들은 루프 필터 출력(165)을 수신하도록 연결된다. PMOS 트랜지스터(462)의 제2 전류 전극은 인버터(212)의 PMOS 트랜지스터(312)의 제1 전류 전극에 지연 제어 신호(284)를 제공하도록 연결된다. PMOS 트랜지스터(468)의 제2 전류 전극은 인버터(214)의 PMOS 트랜지스터(422)의 제1 전류 전극에 지연 제어 신호(284)를 제공하도록 연결된다. PMOS 트랜지스터(464)의 제2 전류 전극은 인버터(490)의 PMOS 트랜지스터(432)의 제1 전류 전극에 지연 출력 신호(282)를 제공하도록 연결된다. PMOS 트랜지스터(466)의 제2 전류 전극은 인버터(492)의 PMOS 트랜지스터(442)의 제1 전류 전극에 지연 출력 신호(282)를 제공하도록 연결된다.

NMOS 지연 제어 유닛(484)의 NMOS 트랜지스터(452), NMOS 트랜지스터(454), NMOS 트랜지스터(456), 및 NMOS 트랜지스터(458)의 제2 전류 전극들은 접지 VSS에 연결된다. NMOS 트랜지스터(452)의 제1 전류 전극은 NMOS 트랜지스터(414)의 제2 전류 전극에 지연 제어 신호(284)를 제공하도록 연결된다. NMOS 트랜지스터(458)의 제1 전류 전극은 NMOS 트랜지스터(424)의 제2 전류 전극에 지연 제어 신호(284)를 제공하도록 연결된다. NMOS 트랜지스터(454)의 제1 전류 전극은 NMOS 트랜지스터(434)의 제2 전류 전극에 지연 출력 신호(282)를 제공하도록 연결된다. NMOS 트랜지스터(456)의 제1 전류 전극은 NMOS 트랜지스터(444)의 제2 전류 전극에 지연 출력 신호(282)를 제공하도록 연결된다. NMOS 트랜지스터(452), NMOS 트랜지스터(454), NMOS 트랜지스터(456), 및 NMOS 트랜지스터(458)의 제어 전극들은 루프 필터 출력(165)을 수신하도록 연결된다.

인버터(212)의 PMOS 트랜지스터(412) 및 NMOS 트랜지스터(414)의 제어 전극들은 클록(142)으로부터의 차동 신호(242)를 수신하도록 연결된다. PMOS 트랜지스터(412)의 제1 전류 전극은 PMOS 트랜지스터(462)의 제2 전류 전극에서 지연 제어 신호(284)를 수신하도록 연결된다. NMOS 트랜지스터(414)의 제2 전류 전극은 NMOS 트랜지스터(452)의 제1 전류 전극에서 지연 제어 신호(284)를 수신하도록 연결된다. PMOS 트랜지스터(412)의 제2 전류 전극 및 NMOS 트랜지스터(414)의 제1 전류 전극은 노드(495)에서 크로스 연결된 인버터들(490 및 492)에 연결된다. 일 실시예에서, PMOS 트랜지스터(462)의 제2 전류 전극 및 NMOS 트랜지스터(452)의 제1 전류 전극에서 제공되는 지연 제어 신호들(284)은 반전된 차동 성분(246)의 지연을 조정하기 위해 이용된다.

인버터(214)의 PMOS 트랜지스터(422) 및 NMOS 트랜지스터(424)의 제어 전극들은 클록(142)으로부터의 차동 신호(244)를 수신하도록 연결된다. PMOS 트랜지스터(422)의 제1 전류 전극은 PMOS 트랜지스터(468)의 제2 전류 전극에서 지연 제어 신호(284)를 수신하도록 연결된다. NMOS 트랜지스터(424)의 제2 전류 전극은 NMOS 트랜지스터(458)의 제1 전류 전극에서 지연 제어 신호(284)를 수신하도록 연결된다. PMOS 트랜지스터(422)의 제2 전류 전극 및 NMOS 트랜지스터(424)의 제1 전류 전극은 노드(496)에서 크로스 연결된 인버터들(490 및 492)에 반전된 차동 성분(248)을 제공하도록 연결된다. 일 실시예에서, PMOS 트랜지스터(468)의 제2 전류 전극 및 NMOS 트랜지스터(458)의 제1 전류 전극에서 제공되는 지연 제어 신호들(284)은 반전된 차동 성분(248)의 지연을 조정하기 위해 이용된다.

일 실시예에서, 대칭 정정 유닛(270)은 PMOS 지연 제어 유닛(482) 및 NMOS 지연 제어 유닛(484)으로부터의 지연 출력 신호들(282), 및 지연 스테이지(210)로부터의 반전된 차동 성분(246) 및 반전된 차동 성분(248)을 수신한다. PMOS 트랜지스터(432)의 제1 전류 전극은 PMOS 트랜지스터(464)의 제2 전류 전극에서 지연 출력 신호(282)를 수신하도록 연결된다. NMOS 트랜지스터(434)의 제2 전류 전극은 NMOS 트랜지스터(454)의 제1 전류 전극에서 지연 출력 신호(282)를 수신하도록 연결된다. PMOS 트랜지스터(432) 및 NMOS 트랜지스터(434)의 제어 전극들은 노드(496)에서 PMOS 트랜지스터(442)의 제2 전류 전극, NMOS 트랜지스터(444)의 제1 전류 전극, PMOS 트랜지스터(422)의 제2 전류 전극, NMOS 트랜지스터(424)의 제1 전류 전극에 연결된다.

PMOS 트랜지스터(442)의 제1 전류 전극은 PMOS 트랜지스터(466)의 제2 전류 전극에서 지연 출력 신호(282)를 수신하도록 연결된다. NMOS 트랜지스터(444)의 제2 전류 전극은 NMOS 트랜지스터(456)의 제1 전류 전극에서 지연 출력 신호(282)를 수신하도록 연결된다. PMOS 트랜지스터(442) 및 NMOS 트랜지스터(444)의 제어 전극들은 노드(495)에서 PMOS 트랜지스터(432)의 제2 전류 전극, NMOS 트랜지스터(434)의 제1 전류 전극, PMOS 트랜지스터(412)의 제2 전류 전극, NMOS 트랜지스터(414)의 제1 전류 전극에 연결된다. 일 실시예에서, 노드(495)에서의 반전된 차동 성분(246)은 PMOS 트랜지스터(464)의 제2 전류 전극, NMOS 트랜지스터(454)의 제1 전류 전극, PMOS 트랜지스터(466)의 제2 전류 전극, NMOS 트랜지스터(456)의 제1 전류 전극에서 제공된 지연 출력 신호(282)를 이용하여 노드(496)에서의 반전된 차동 성분(248)과 대칭하도록 조정된다. 일 실시예에서, 전이 대칭 회로(270)는 차동 클록 출력 신호들(반전된 차동 성분(246) 및 반전된 차동 성분(248)) 및 차동 클록 입력 신호들(차동 성분(242) 및 차동 성분(244))의 각각에 대하여 전이가 발생하는 때를 제어한다. 일 실시예에서, 차동 성분(242) 및 차동 성분(244)은 그들의 기울기(slope)들의 중점(midpoint)들이 대략 같도록 전이된다. 일 실시예에서, 반전된 차동 성분(246) 및 반전된 차동 성분(248)은 그들의 기울기들의 중점들이 대략 같도록 전이된다.

도 5는 본 발명의 일 실시예에 따른 차동 성분 신호(242), 차동 성분 신호(244), 반전된 차동 성분 신호(248), 반전된 차동 성분 신호(246), 차동 성분 신호(242)와 반전된 차동 성분 신호(248)의 합 신호, 차동 성분 신호(244)와 반전된 차동 성분 신호(246)의 합 신호, 지연 출력 신호(262), 지연 출력 신호(264), 및 지연 출력 신호(266)를 도시한다.

본 출원의 전반에 걸쳐서 기술된 각종 하드웨어 유닛들 및 회로는 재사용되거나 여러 기능들에 의해 공유될 수 있다는 점에 유의하자. 예를 들어, 차동 비교기(230), 내삽 비교기(220), 및 차동 비교기(250) 등의 비교기 동작들을 수행하는 비교기 회로는 본 명세서에서 기술된 비교기 동작들을 수행하는 임의의 비교기 회로일 수 있다. 일 실시예에서, 내삽 비교기(220), 차동 비교기(230), 및 차동 비교기(250)는 내부적으로 실질적으로 유사하다. 본 발명의 실시예들은 하드웨어, 소프트웨어, 또는 양자의 조합으로 구현될 수 있다. 예를 들면, 몇몇 실시예들은 제어 회로를 갖는 유한 상태 머신(finite state machine)과 그 상태 머신의 실행을 제어하는 마이크로코드에 의해 구현될 수 있다. 대안적으로, 상기 기능들을 수행하기 위해 소프트웨어 코드가 이용될 수도 있다. 또한, 지연 고정 루프(110)는 하드웨어 기술 언어를 이용하여 컴퓨터 판독 가능한 매체 상에 인코딩된 합성 가능한(synthesizable) 회로일 수 있다.

전술한 명세서에서는, 특정 실시예들에 관련해서 본 발명을 설명하였다. 그러나, 숙련된 당업자라면 아래 청구항들에서 제시되는 본 발명의 범위에서 벗어나지 않고 다양한 변형 및 변경이 행해질 수 있다는 것을 알 것이다. 따라서, 명세서 및 도면들은 제한적인 의미로가 아니라 예시적인 것으로 간주되어야 할 것이고, 모든 그러한 변형들은 본 발명의 범위 내에 포함되어야 할 것이다.

본 발명의 일 실시예에서는, 장치가 부분 스테이지 지연(fractional stage delay)을 갖는 지연 고정 루프(DLL)를 포함한다. 이 DLL은 지연 스테이지, 부분 스테이지 지연 비교 회로, 및 전 스테이지 지연 비교 회로를 포함한다. 지연 스테이지는 차동 클록 입력 신호를 수신하도록 연결되고 차동 클록 출력 신호를 제공하도록 연결된다. 부분 스테이지 지연 비교 회로는 차동 클록 출력 신호와 차동 클록 입력 신호 양쪽 모두를 수신하고, 또한 차동 클록 입력 신호에 대한 제1 지연을 갖는 제1 단일 종단형 클록 신호를 제공하도록 연결된다. 전 스테이지 지연 비교 회로는 차동 클록 출력 신호와 차동 클록 입력 신호 중 하나를 수신하도록 연결되고, 차동 클록 입력 신호에 대한 제2 지연을 갖는 제2 단일 종단형 클록 신호를 제공하도록 연결된다.

일 실시예에서는, 회로가 내삽 지연을 갖는 지연 고정 루프(DLL)를 포함한다. 이 DLL은 차동 인버터, 내삽 회로, 및 차동 비교 회로를 포함한다. 차동 인버터는 차동 클록 신호를 수신하도록 연결되고 반전된 차동 클록 신호를 제공하도록 연결된다. 내삽 회로는 클록 신호와 반전된 클록 신호 양쪽 모두를 수신하고, 클록 신호에 대한 제1 지연을 갖는 내삽된(interpolated) 클록 신호를 제공하도록 연결된다. 차동 비교 회로는 반전된 클록 신호를 수신하도록 연결되고 그 클록 신호에 대한 제2 지연을 갖는 비내삽된(non-interpolated) 클록 신호를 제공하도록 연결된다. 제2 지연은 차동 인버터의 전체 지연에 대응하고 제1 지연은 전체 지연의 소정의 분수(fraction)에 대응한다.

본 발명의 일 실시예에서는, 클록 신호를 제공하는 방법이 제시된다. 차동 클록 신호가 지연 회로에 제공된다. 이 지연 회로는 복수의 직렬 연결된 지연 스테이지들을 포함한다. 각 지연 스테이지는 클록 신호를 지연 단위(delay unit)만큼 지연시키고 클록 신호를 반전시킨다. 복수의 차동 지연 스테이지 출력 신호들이 제공된다. 각차동 지연 스테이지 출력 신호에 대하여 단일 종단형 클록 신호(single-ended clock signal)가 제공된다. 차동 지연 스테이지 클록 신호들의 쌍들 사이에 내삽이 발생한다. 각 지연 스테이지에 대하여 내삽된 단일 종단형 클록 신호가 제공된다.

일 실시예에서는, 장치가 차동 클록 신호 지연 회로, 복수의 직렬 연결된 지연 스테이지들, 각 지연 스테이지에 대하여 단일 종단형 클록 신호를 제공하는 제1 수단, 및 각 지연 스테이지에 대하여 내삽된 단일 종단형 클록 신호를 제공하는 제2 수단을 포함한다. 차동 클록 신호 지연 회로는 복수의 직렬 연결된 지연 스테이지들을 포함한다. 각 지연 스테이지는 지연 스테이지 입력 신호를 지연 단위만큼 지연시키고 그 지연 스테이지 입력 신호를 반전시켜 지연 스테이지 출력 신호를 제공하도록 구성된다. 제1 수단은 각 지연 스테이지에 대하여 차동 지연 스테이지 출력 신호 또는 차동 지연 스테이지 입력 신호 중 하나를 수신하는 것에 응답하여 각 지연 스테이지에 대하여 단일 종단형 클록 신호를 제공한다. 제2 수단은 각 지연 스테이지에 대하여 차동 지연 스테이지 출력 신호 또는 차동 지연 스테이지 입력 신호 양쪽 모두를 수신하는 것에 응답하여 각 지연 스테이지에 대하여 내삽된 단일 종단형 클록 신호를 제공한다.

일 실시예에서는, 회로가 제1 회로 수단, 제2 회로 수단, 및 제3 회로 수단을 포함한다. 제1 회로는 제1 신호와 제2 신호를 합산하기 위한 것이다. 제2 회로는 제3 신호와 제4 신호를 합산하기 위한 것이다. 제3 수단은 제1 및 제2 신호들의 합과 제3 및 제4 신호들의 합을 비교하기 위한 것이다. 제1 및 제3 신호들은 제1 차동 신호의 상보 신호들이다. 제2 및 제4 신호들은 제2 차동 신호의 상보 신호들이다. 제2 차동 신호는 제1 차동 신호의 지연 반전 신호(delayed inversion)이다.

본 명세서에서 기술된 트랜지스터들(바이폴라이든, 전계 효과이든, 어떤 것이든)은 제1 전류 핸들링 단자와 제2 전류 핸들링 단자 간의 전류의 흐름을 제어하는 제어 단자를 갖는 것으로 개념화될 수 있다. 제어 단자 상의 적당한 조건이 제1 전류 핸들링 단자에서 제2 전류 핸들링 단자로 또는 제2 전류 핸들링 단자에서 제1 전류 핸들링 단자로 전류의 흐름을 유발한다.

예를 들면, 바이폴라 NPN 트랜지스터에서, 제1 전류 핸들링 단자는 컬렉터이고, 제어 단자는 베이스이고, 제2 전류 핸들링 단자는 이미터이다. 베이스에 충분한 전류가 유입되면 컬렉터에서 이미터로의 전류가 흐르게 된다. 바이폴라 PNP 트랜지스터에서, 제1 전류 핸들링 단자는 이미터이고, 제어 단자는 베이스이고, 제2 전류 핸들링 단자는 컬렉터이다. 베이스와 이미터 간에 흐르는 전류가 이미터에서 컬렉터로의 전류가 흐르게 한다.

또한, 전계 효과 트랜지스터(FET)들은 드레인, 게이트, 및 소스를 갖는 것으로 종종 논의되지만, 대부분의 그러한 디바이스들에서 드레인은 소스와 교체 가능하다. 이것은 트랜지스터의 레이아웃 및 반도체 공정이 종종 대칭적이기 때문이다. n-채널 FET에 있어서, 보통 보다 높은 전압에 있는 전류 핸들링 단자는 관례상 드레인으로 불린다. 보통 보다 낮은 전압에 있는 전류 핸들링 단자는 관례상 소스로 불린다. 따라서 (소스 전압에 대해) 게이트 상의 충분한 전압이 드레인에서 소스로 전류가 흐르게 한다. n-채널 FET 디바이스 방정식들에서 언급되는 소스 전압은 단지 어느 드레인 또는 소스 단자가 임의의 주어진 시점에서 보다 낮은 전압을 갖는지를 지시한다. 예를 들면, 양방향 CMOS 전송 게이트의 n-채널 디바이스의 "소스"는 그 전송 게이트의 어느 쪽이 보다 낮은 전압에 있는지에 달려 있다. 대부분의 n-채널 FET 디바이스들의 이러한 대칭성을 반영하기 위하여, 제어 단자는 게이트로 간주될 수 있고, 제1 전류 핸들링 단자는 "드레인/소스"로 불릴 수 있고, 제2 전류 핸들링 단자는 "소스/드레인"으로 불릴 수 있다. 그러한 설명은 p-채널 FET 디바이스에 대해서도 동등하게 유효하다. 왜냐하면 드레인 및 소스 전압들 간의 극성, 드레인 및 소스 간의 전류 흐름의 방향은 그러한 용어에 의해 암시되지 않기 때문이다. 대안적으로, 그 둘이 다르지 않고, 교체 가능하다고 암시적으로 이해하여, 하나의 전류 핸들링 단자는 임의로 "드레인"으로 간주되고 다른 하나는 "소스"로 간주될 수 있다.

절연 게이트 FET(IGFET)들은, 그 게이트 재료가 폴리실리콘이거나 또는 금속이 아닌 어떤 재료이고, 유전체가 산질화물, 질화물, 또는 산화물이 아닌 어떤 재료라 하더라도, 일반적으로 MOSFET 디바이스(이것은 글자 그대로 "Metal-Oxide-Semiconductor Field Effect Transistor"의 두문자어이다)로 불린다. MOSFET와 같은 역사적 유산 용어들의 사용은, 문맥에서 그러한 제한이 의도되는 것으로 시사되지 않는 한, 글자 그대로 산화물 유전체를 갖는 금속 게이트 FET를 특정하는 것으로 해석되어서는 안 될 것이다.

본 명세서에서 기술된 신호들에 관하여, 숙련된 당업자라면 신호가 제1 논리 블록에서 제2 논리 블록으로 바로 송신될 수도 있고, 혹은 신호가 그러한 논리 블록들 사이에서 변형(예컨대, 증폭, 감쇠, 지연, 버퍼링, 반전, 필터링 또는 다른 방법으로 변환 또는 심지어 래치)될 수도 있다는 것을 알 것이다. 상술한 실시예의 신호들은 하나의 블록에서 다음 블록으로 송신되는 것으로 특징화될 수 있지만, 그 신호의 정보 및/또는 기능 양상이 블록들 간에 송신되는 한 그러한 직접 송신된 신호 대신에 변형된 신호들을 포함하도록 본 발명의 다양한 실시예들에서 블록들 간의 결합이 행해질 수도 있다. 어느 정도까지는, 제2 논리 블록에서의 입력 신호는 관련 회로의 물리적 한계로 인해 제1 논리 블록으로부터 출력된 제1 신호로부터 유래된 제2 신호로서 개념화될 수 있다(예컨대, 불가피하게 어떤 감쇠 및 지연이 있을 것이다). 따라서, 본 명세서에서 사용될 때 그리고 설명의 편의를 위하여, 논리 블록들 간의 신호는 제1 신호로부터 유래된 제2 신호, 상기 제1 신호, 및/또는, 회로 한계 때문이든 다른 회로 소자들을 통과한 때문이든, 제1 신호의 정보 및/또는 최종 기능 양상을 실질적으로 변경하지 않는, 제1 신호의 임의의 변형들을 포함한다.

본 명세서에서 묘사된 구조들은 단지 예시일 뿐이고, 실제로는 동일 기능성을 달성하는 다수의 다른 구조들이 구현될 수 있다는 것을 이해해야 할 것이다. 추상적이면서도 명확한 의미에서, 동일 기능성을 달성하는 구성요소들의 임의의 배열이 그 원하는 기능성이 달성되도록 유효하게 "관련(associated)"된다. 따라서, 본 명세서에서 특정 기능성을 달성하기 위해 조합된 임의의 2개의 구성요소들은, 구조 또는 매개 구성요소들에 관계없이, 그 원하는 기능성이 달성되도록 서로 "관련"되는 것으로 보일 수 있다. 마찬가지로, 그렇게 관련된 임의의 2개의 구성요소들은 또한, 원하는 기능성을 달성하기 위해, 서로 "연결(coupled)"되는 것으로 간주될 수 있다.

본 명세서에서 논의된 도체들은, 단일 도체, 복수의 도체, 단방향 도체, 또는 양방향 도체인 것에 관하여 예시 또는 설명될 수 있다. 그러나, 다른 실시예들은 도체들의 구현을 변경할 수 있다. 예를 들면, 양방향 도체가 아니라 별개의 단방향 도체들이 이용될 수도 있고 그 반대가 될 수도 있다. 또한, 복수의 도체가 다수의 신호를 직렬로 또는 시간 다중화 방식으로 전송하는 단일 도체로 대체될 수도 있다. 마찬가지로, 다수의 신호들을 나르는 단일 도체들이 이들 신호들의 서브세트들을 나르는 각종 상이한 도체들로 분리될 수도 있다. 따라서, 신호 전송을 위한 다수의 옵션들이 존재한다.

상기 상세한 설명은 예시적이기 때문에, "일 실시예"가 기술될 때, 그것은 예시적인 실시예이다. 따라서, 이 문맥에서 "일(one)"이라는 낱말의 사용은 하나 및 오직 하나의 실시예가 기술된 특징을 가질 수 있다는 것을 나타내려는 것이 아니다. 오히려, 다수의 다른 실시예가 예시적인 "일 실시예"의 기술된 특징을 가질 수 있고, 종종 그러하다. 따라서, 위에서 사용된 바와 같이, 일 실시예에 관련해서 발명이 기술될 때, 그 일 실시예는 다수의 가능한 발명의 실시예들 중 하나이다.

상세한 설명에서 "일 실시예"라는 낱말들의 사용에 관한 단서에도 불구하고, 당업자라면 아래 청구항들에서 특정 개수의 소개되는 청구 구성요소가 의도된다면, 그러한 의도는 청구항에서 명시적으로 기재될 것이고, 그러한 기재가 없는 경우 그러한 제한은 전혀 존재하거나 의도되지 않는다는 것을 이해할 것이다. 예를 들면, 아래 청구항들에서, 어떤 청구 구성요소가 "하나의(one)" 특징을 갖는 것으로 기술될 경우, 그 구성요소는 하나 및 오직 하나의 기술된 특징에 제한되는 것이 의도된다. 또한, 아래 청구항들에서 어떤 청구 구성요소가 "하나의(a)" 특징을 포함(including or comprising)하는 것으로 기술될 경우, 그 구성요소는 하나 및 오직 하나의 기술된 특징에 제한되는 것이 의도되지 않는다. 오히려, 예를 들면, "a" 특징을 포함하는 청구항은 문제의 그 특징을 하나 이상 포함하는 장치 또는 방법에 대하여 나타난다. 즉, 문제의 장치 또는 방법은 어떤 특징을 포함하기 때문에, 그 청구항은 그 장치 또는 방법이 또 다른 그러한 유사한 특징을 포함하는지 여부에 관계없이 그 장치 또는 방법에 대하여 나타난다. 이처럼 "a"라는 낱말을 청구항의 특징에 대한 비제한적인 소개의 관사(nonlimiting, introductory article)로서 사용하는 것은, 과거 여러 법정들에 의해 채택된 해석과 동일한 것으로서 본 명세서에서 출원인들에 의해 채택된다(그와 반대의 임의의 이례적인 또는 선례가 되는 판례법이 있을 수 있다 하더라도). 유사하게, 아래 청구항들에서 어떤 청구 구성요소가 전술한 특징(예컨대, "the(상기)" 특징)을 포함하는 것으로 기술될 경우, 그 구성요소는 단지 그 정관사의 부수적인 사용에 의해 하나 및 오직 하나의 그 기술된 특징에 제한되지 않는 것이 의도된다.

또한, 청구항들에서 "적어도 하나(at least one)" 또는 "하나 이상(one or more)"과 같은 소개 구문들의 사용은 부정관사 "a" 또는 "an"에 의한 또 다른 청구 구성요소의 소개가 그러한 소개된 청구 구성요소를 포함하는 임의의 특정 청구항을 오직 하나의 그러한 구성요소를 포함하는 발명들로 제한하는 것을 시사하도록 해석되어서는 안 될 것이다(그 동일한 청구항이 "하나 이상의" 또는 "적어도 하나의"라는 소개 구문들과 "a" 또는 "an"과 같은 부정관사들을 포함하는 경우에도). 정관사의 사용에 대해서도 마찬가지이다.

문맥에 의해 다르게 지시되지 않는 한, "제1" 및 "제2"와 같은 형용사들은 단지 그러한 용어들이 수식하는 구성요소들을 임의로 구별하기 위해 사용된다. 어떤 구성요소를 "제1 구성요소"(예컨대, 제1 장치 또는 제1 단계)로서 식별하는 것은 반드시 그러한 구성요소를 "제2 구성요소"보다 중요하게 만드는 것은 아니다. 제1 구성요소의 식별은 반드시 제2 구성 요소에 관련해서 또 다른 또는 유사한 액션이 취해지기 전에 제1 구성요소에 관련해서 액션이 취해졌다는 것을 의미하는 것은 아니다. 따라서, "제1" 및 "제2"라는 용어들은 문맥에서 다르게 시사되지 않는 한 구성요소들을 기술적으로 또는 일시적으로 구별하기 위해 사용되지 않는다. 그러한 문맥에서, "제1" 및 "제2"라는 용어들은 신규한 또는 다른 식으로 다른 것과 구별되는 특징을 부가하기 위해 의도된 것이 아니고, 오히려, 오로지 그들을 비제한적인 방식으로 임의로 식별하기 위한 것일 뿐이다(예컨대, "제1 구성요소"는 "제2 구성요소"와는 그 구성요소들에 관하여 청구항에서 규정되는 임의의 추가 특징들에 관해서만 상이하고, 오로지 "제1"이라는 용어를 사용한 결과로서만, 이전에 공지되거나, 본 출원에서 개시되거나, 또는 이후에 개발되는 임의의 다른 구성요소와 상이할 필요는 없고, 신규성의 요점은 청구항의 다른 곳에 제시된다).

위에서는 특정 실시예들에 관련해서 이점들, 다른 장점들, 및 문제점들에 대한 해법들이 설명되었다. 그러나, 그 이점들, 장점들, 문제점들에 대한 해법들, 및 임의의 이점, 장점, 또는 해법이 생기거나 또는 더 현저해지게 할 수 있는 어떠한 구성요소(들)든지 임의의 또는 모든 청구항들의 결정적이거나, 필요하거나, 또는 필수적인 특징 또는 구성요소로서 해석되어서는 안 될 것이다. 본 명세서에서 사용될 때, "포함한다(comprises)", "포함하는(comprising)"라는 용어들, 또는 임의의 다른 그것의 변형 용어는 비한정적인 포함(non-exclusive inclusion)을 커버하도록 의도되어 있어, 구성요소들의 리스트를 포함(comprise)하는 프로세스, 방법, 물건, 또는 장치는 그 구성요소들만을 포함하는 것이 아니라 명시적으로 열거되지 않거나 그러한 프로세스, 방법, 물건, 또는 장치에 고유한 다른 구성요소들을 포함할 수 있다.

Claims

부분 스테이지 지연(fractional stage delay)을 갖는 지연 고정 루프(DLL : delay locked loop)를 포함하는 장치로서,

상기 DLL은,

차동 클록 입력 신호를 수신하도록 연결되고 차동 클록 출력 신호를 제공하도록 연결된 지연 스테이지와;

상기 차동 클록 출력 신호와 상기 차동 클록 입력 신호 양쪽 모두를 수신하고, 상기 차동 클록 입력 신호에 대한 제1 지연을 갖는 제1 단일 종단형(single-ended) 클록 신호를 제공하도록 연결된 부분 스테이지 지연 비교 회로와;

상기 차동 클록 출력 신호 또는 상기 차동 클록 입력 신호 중 하나를 수신하도록 연결되고 상기 차동 클록 입력 신호에 대한 제2 지연을 갖는 제2 단일 종단형 클록 신호를 제공하도록 연결된 전 스테이지 지연(full stage delay) 비교 회로

를 포함하는 장치.
제1항에 있어서, 상기 DLL은,

상기 차동 클록 출력 신호 또는 상기 차동 클록 입력 신호 중 다른 하나를 수신하도록 연결되고, 제3 지연을 갖는 제3 단일 종단형 클록 신호를 제공하도록 연결된 제2 전 스테이지 지연 비교 회로를 더 포함하고, 상기 제3 지연은 적어도 상기 지연 스테이지의 지연량만큼 상기 제2 단일 종단형 클록 신호와 차이가 있는 장치.
제1항에 있어서,

상기 전 스테이지 지연 비교 회로는 상기 차동 클록 출력 신호를 수신하도록 연결되고;

상기 제1 지연은 상기 제2 지연의 소정의 분수(fraction)인 장치.
제3항에 있어서, 상기 제1 지연은 상기 제2 지연의 2분의 1(one half)과 실질적으로 같은 장치.
제1항에 있어서, 상기 부분 스테이지 지연 비교 회로 및 상기 전 스테이지 지연 비교 회로는 실질적으로 정합된 출력 임피던스들을 갖는 장치.
제1항에 있어서, 상기 차동 클록 출력 신호 및 상기 차동 클록 신호 입력의 각각은 제1 및 제2 상보 신호들을 포함하고,

상기 부분 스테이지 지연 비교 회로는,

상기 차동 클록 입력 신호의 제1 상보 신호를 수신하도록 연결된 제1 입력 및 상기 차동 클록 출력 신호의 제2 상보 신호를 수신하도록 연결된 제2 입력을 포함하는 제1 합산 회로와;

상기 차동 클록 입력 신호의 제2 상보 신호를 수신하도록 연결된 제1 입력 및 상기 차동 클록 출력 신호의 제1 상보 신호를 수신하도록 연결된 제2 입력을 포함하는 제2 합산 회로

를 포함하는 장치.
제6항에 있어서, 상기 부분 스테이지 지연 비교 회로는,

상기 차동 클록 입력 신호의 제1 상보 신호와 상기 차동 클록 출력 신호의 제2 상보 신호의 합과, 상기 차동 클록 입력 신호의 제2 상보 신호와 상기 차동 클록 출력 신호의 제1 상보 신호의 합의 상대 값을 나타내는 신호를 제공하도록 연결된 비교기를 더 포함하는 장치.
제7항에 있어서, 상기 제1 합산 회로는 복수의 트랜지스터들을 포함하고 상기 비교기는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들의 양쪽 모두에는 적어도 하나의 트랜지스터가 있는 장치.
제6항에 있어서, 상기 전 스테이지 지연 비교 회로는 제1 및 제2 전 스테이지 지연 비교 회로들 중 제1의 것이고, 상기 DLL은 상기 제2 전 스테이지 지연 비교 회로를 더 포함하고,

상기 제1 전 스테이지 지연 비교 회로는,

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 입력 신호의 제1 상보 신호를 수신하도록 연결됨 - 을 포함하는 제1 합산 회로와;

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 입력 신호의 제2 상보 신호를 수신하도록 연결됨 - 을 포함하는 제2 합산 회로

를 포함하고;

상기 제2 전 스테이지 지연 비교 회로는,

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 출력 신호의 제1 상보 신호를 수신하도록 연결됨 - 을 포함하는 제1 합산 회로와;

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 출력 신호의 제2 상보 신호를 수신하도록 연결됨 - 을 포함하는 제2 합산 회로

를 포함하는 장치.
제6항에 있어서, 상기 전 스테이지 지연 비교 회로는,

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 출력 신호의 제1 상보 신호를 수신하도록 연결됨 - 을 포함하는 제1 합산 회로와;

제1 및 제2 입력들 - 이 입력들의 각각은 상기 차동 클록 출력 신호의 제2 상보 신호를 수신하도록 연결됨 - 을 포함하는 제2 합산 회로

를 포함하는 장치.
제1항에 있어서, 상기 지연 스테이지는 차동 버퍼로서,

상기 차동 클록 입력 신호의 제1 상보 신호를 수신하고 상기 차동 클록 출력 신호의 제1 상보 신호를 제공하도록 연결된 제1 인버터와;

상기 차동 클록 입력 신호의 제2 상보 신호를 수신하고 상기 차동 클록 출력 신호의 제2 상보 신호를 제공하도록 연결된 제2 인버터

를 포함하는 차동 버퍼인 장치.
제1항에 있어서, 상기 DLL은,

전이 대칭(transition symmetry) 제어 회로를 더 포함하고, 상기 전이 대칭 제어 회로는 상기 지연 스테이지에 연결되어 상기 차동 클록 출력 신호와 상기 차동 클록 입력 신호의 각각에 대하여 전이가 발생하는 때를 제어하는 장치.
내삽 지연(interpolation delay)을 갖는 지연 고정 루프(DLL)를 포함하는 회로로서,

상기 DLL은,

차동 클록 신호를 수신하도록 연결되고 반전된 차동 클록 신호를 제공하도록 연결된 차동 인버터와;

상기 클록 신호와 상기 반전된 클록 신호 양쪽 모두를 수신하도록 연결되고, 상기 차동 클록 신호에 대한 제1 지연을 갖는 내삽된(interpolated) 클록 신호를 제공하도록 연결된 내삽 회로와;

상기 반전된 차동 클록 신호를 수신하도록 연결되고 상기 차동 클록 신호에 대한 제2 지연을 갖는 비내삽된(non-interpolated) 클록 신호를 제공하도록 연결된 차동 비교 회로 - 상기 제2 지연은 상기 차동 인버터의 전체 지연에 대응하고 상기 제1 지연은 상기 전체 지연의 소정의 분수에 대응함 -

를 포함하는 회로.
클록 신호들을 제공하는 방법으로서,

차동 클록 신호를 지연 회로에 제공하는 단계 - 상기 지연 회로는 복수의 직렬 연결된 지연 스테이지들을 포함하고, 각 지연 스테이지는 상기 차동 클록 신호를 지연 단위(delay unit)만큼 지연시키고 상기 차동 클록 신호를 반전(invert)시킴 - 와;

복수의 차동 지연 스테이지 출력 신호들을 제공하는 단계와;

각 차동 지연 스테이지 출력 신호에 대하여, 단일 종단형 클록 신호를 제공하는 단계와;

상기 차동 지연 클록 신호들의 쌍들 사이에 내삽(interpolate)하는 단계와;

각 지연 스테이지에 대하여, 내삽된 단일 종단형 클록 신호를 제공하는 단계

를 포함하는 방법.
제14항에 있어서, 상기 내삽하는 단계는,

차동 지연 스테이지 입력 신호와 차동 지연 스테이지 출력 신호를 수신하는 단계 - 상기 차동 신호들의 각각은 제1 및 제2 상보 신호들을 포함함 - 와;

상기 차동 지연 스테이지 입력 신호의 제1 상보 신호와 상기 차동 지연 스테이지 출력 신호의 제2 상보 신호를 합산하여 제1 합을 제공하는 단계와;

상기 차동 지연 스테이지 입력 신호의 제2 상보 신호와 상기 차동 지연 스테이지 출력 신호의 제1 상보 신호를 합산하여 제2 합을 제공하는 단계와;

상기 제1 합과 상기 제2 합을 비교하는 단계와;

상기 비교에 응답하여 상기 내삽된 단일 종단형 클록 신호를 제공하는 단계

를 포함하는 방법.
제14항에 있어서,

각 차동 지연 스테이지 출력 신호에 대하여 발생하는 상보 신호 전이들(complementary signal transitions)이 나타내는 대칭의 양을 제어하는 단계를 더 포함하는 방법.
제14항에 있어서,

위상 검출 회로에의 입력 신호와 상기 위상 검출 회로로부터의 출력 신호 간의 위상차를 검출하는 단계와;

상기 위상차를 검출하는 것에 응답하여 지연의 단위를 조정하는 단계

를 더 포함하는 방법.
복수의 직렬 연결된 지연 스테이지들을 포함하는 차동 클록 신호 지연 회로 - 각 지연 스테이지는 지연 스테이지 입력 신호를 지연 단위만큼 지연시키고 상기 지연 스테이지 입력 신호를 반전시켜 지연 스테이지 출력 신호를 제공하도록 구성 됨 - 와;

각 지연 스테이지에 대하여 상기 차동 지연 스테이지 출력 신호 또는 상기 차동 지연 스테이지 입력 신호 중 하나를 수신하는 것에 응답하여, 각 지연 스테이지에 대하여, 단일 종단형 클록 신호를 제공하는 제1 수단과;

각 지연 스테이지에 대하여 상기 차동 지연 스테이지 출력 신호 또는 상기 차동 지연 스테이지 입력 신호 양쪽 모두를 수신하는 것에 응답하여, 각 지연 스테이지에 대하여, 내삽된 단일 종단형 클록 신호를 제공하는 제2 수단

을 포함하는 장치.
제18항에 있어서, 상기 제2 수단은,

각 지연 스테이지에 대하여, 상기 차동 지연 스테이지 입력 신호의 제1 상보 신호와 상기 차동 지연 스테이지 출력 신호의 제2 상보 신호를 합산하여 제1 합을 제공하는 수단과;

각 지연 스테이지에 대하여, 상기 차동 지연 스테이지 입력 신호의 제2 상보 신호와 상기 차동 지연 스테이지 출력 신호의 제1 상보 신호를 합산하여 제2 합을 제공하는 수단과;

각 지연 스테이지에 대하여 상기 제1 합과 상기 제2 합을 비교하는 수단

을 포함하고,

상기 장치는,

각 차동 지연 스테이지 출력 신호에 대하여 발생하는 상보 신호 전이들이 나 타내는 대칭의 양을 제어하는 수단과;

위상 검출 회로에의 입력 신호와 상기 위상 검출 회로로부터의 출력 신호 간의 위상차를 검출하는 수단과;

상기 위상차를 검출하는 것에 응답하여 지연의 단위를 조정하는 수단

을 더 포함하는 장치.
제1 신호와 제2 신호를 합산하는 제1 회로 수단과;

제3 신호와 제4 신호를 합산하는 제2 회로 수단과;

상기 제1 및 제2 신호들의 합과 상기 제3 및 제4 신호들의 합을 비교하는 제3 비교 수단

을 포함하고;

상기 제1 및 제3 신호들은 제1 차동 신호의 상보 신호들이고;

상기 제2 및 제4 신호들은 제1 차동 신호의 상보 신호들이고;

상기 제2 차동 신호는 상기 제1 차동 신호의 지연 반전 신호(delayed inversion)인 회로.